JP2002197858A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002197858A JP2002197858A JP2000398893A JP2000398893A JP2002197858A JP 2002197858 A JP2002197858 A JP 2002197858A JP 2000398893 A JP2000398893 A JP 2000398893A JP 2000398893 A JP2000398893 A JP 2000398893A JP 2002197858 A JP2002197858 A JP 2002197858A
- Authority
- JP
- Japan
- Prior art keywords
- command
- port
- refresh
- input
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】本発明は、ＤＲＡＭ特有の問題点を解決したＤ
ＲＡＭ型のマルチポートメモリを提供することを目的と
する。 【解決手段】半導体記憶装置は、各々がコマンドを受信
する複数Ｎ個の外部ポートと、外部ポートにそれぞれ対
応した複数Ｎ組のバスと、複数Ｎ組のバスに接続される
複数のメモリブロックと、複数Ｎ個の外部ポートからそ
れぞれ入力される複数のコマンドがアクセスするアドレ
スを比較するアドレス比較回路と、アドレス比較により
同一のメモリブロックに対するアクセスをアドレス比較
回路が検出すると、同一のメモリブロックにアクセスす
るコマンドのうち何れを実行し何れを実行しないかを決
定する裁定回路を含む。
ＲＡＭ型のマルチポートメモリを提供することを目的と
する。 【解決手段】半導体記憶装置は、各々がコマンドを受信
する複数Ｎ個の外部ポートと、外部ポートにそれぞれ対
応した複数Ｎ組のバスと、複数Ｎ組のバスに接続される
複数のメモリブロックと、複数Ｎ個の外部ポートからそ
れぞれ入力される複数のコマンドがアクセスするアドレ
スを比較するアドレス比較回路と、アドレス比較により
同一のメモリブロックに対するアクセスをアドレス比較
回路が検出すると、同一のメモリブロックにアクセスす
るコマンドのうち何れを実行し何れを実行しないかを決
定する裁定回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくは複数のポートを備えた半導体記憶
装置に関する。
装置に関し、詳しくは複数のポートを備えた半導体記憶
装置に関する。
【０００２】
【従来の技術】複数のポートを備えた半導体記憶装置で
あるマルチポートメモリには、いくつかの種類がある。
以下において、マルチポートメモリと言った場合、複数
のポートを持ちそれぞれのポートから共通のメモリアレ
イに対し独立にアクセスできるメモリを指すこととす
る。そのようなメモリでは、例えば、ＡポートとＢポー
トを備え、Ａポートに接続したＣＰＵとＢポートに接続
したＣＰＵから共通のメモリアレイに独立に読み書きで
きる。
あるマルチポートメモリには、いくつかの種類がある。
以下において、マルチポートメモリと言った場合、複数
のポートを持ちそれぞれのポートから共通のメモリアレ
イに対し独立にアクセスできるメモリを指すこととす
る。そのようなメモリでは、例えば、ＡポートとＢポー
トを備え、Ａポートに接続したＣＰＵとＢポートに接続
したＣＰＵから共通のメモリアレイに独立に読み書きで
きる。
【０００３】マルチポートメモリは、アービタと呼ばれ
る裁定回路を備える。このアービタが、複数のポートか
ら受信したアクセス要求の優先順位を決定し、メモリア
レイの制御回路が、この優先順位に従ってアクセスを順
次実行する。例えば各ポートへの入力が早いアクセスか
ら順番に、優先的に実行される。
る裁定回路を備える。このアービタが、複数のポートか
ら受信したアクセス要求の優先順位を決定し、メモリア
レイの制御回路が、この優先順位に従ってアクセスを順
次実行する。例えば各ポートへの入力が早いアクセスか
ら順番に、優先的に実行される。
【０００４】このような場合、メモリアレイは複数のポ
ートからランダムにアクセスされるので、1回のアクセ
スに対して読み出し又は書き込み動作を実施したら直ち
にリセットして、次のアクセスに備える必要がある。即
ち、あるポートからのアクセスに対して、例えばＤＲＡ
Ｍで一般的なコラムアクセス動作のようにワード線を選
択状態に保持して順次コラムアドレスを移動して読み出
していくといった動作をすると、別のポートからのアク
セスがその間待たされ続けることになる。従って、1回
の読み出し或いは書き込み動作後には直ちにリセットを
する必要がある。
ートからランダムにアクセスされるので、1回のアクセ
スに対して読み出し又は書き込み動作を実施したら直ち
にリセットして、次のアクセスに備える必要がある。即
ち、あるポートからのアクセスに対して、例えばＤＲＡ
Ｍで一般的なコラムアクセス動作のようにワード線を選
択状態に保持して順次コラムアドレスを移動して読み出
していくといった動作をすると、別のポートからのアク
セスがその間待たされ続けることになる。従って、1回
の読み出し或いは書き込み動作後には直ちにリセットを
する必要がある。
【０００５】従来、マルチポートメモリのメモリアレイ
としては、一般的にＳＲＡＭが用いられてきた。ＳＲＡ
Ｍはランダムアクセスが高速であり、また非破壊の読み
出しが可能だからである。
としては、一般的にＳＲＡＭが用いられてきた。ＳＲＡ
Ｍはランダムアクセスが高速であり、また非破壊の読み
出しが可能だからである。
【０００６】例えば２ポートのマルチポートメモリで
は、１つのＳＲＡＭメモリセルに対して、ワード線とビ
ット線対が２セットずつ設けられる。一方のポートは、
一方のワード線とビット線対のセットを用いて読み書き
動作を実行し、他方のポートは、他方のワード線とビッ
ト線対のセットを用いて読み書き動作を実行する。これ
によって、２つのポートから独立に読み書きができるこ
とになる。但し、同じセルに両ポートから同時に書き込
み指示があった時は、同時に実施することは不可能とな
るので、片方のポートを優先して実施し、他方のポート
にはＢＵＳＹ信号を発生する。これをＢＵＳＹ状態とい
う。
は、１つのＳＲＡＭメモリセルに対して、ワード線とビ
ット線対が２セットずつ設けられる。一方のポートは、
一方のワード線とビット線対のセットを用いて読み書き
動作を実行し、他方のポートは、他方のワード線とビッ
ト線対のセットを用いて読み書き動作を実行する。これ
によって、２つのポートから独立に読み書きができるこ
とになる。但し、同じセルに両ポートから同時に書き込
み指示があった時は、同時に実施することは不可能とな
るので、片方のポートを優先して実施し、他方のポート
にはＢＵＳＹ信号を発生する。これをＢＵＳＹ状態とい
う。
【０００７】
【発明が解決しようとする課題】システムが高性能化す
るにつれて扱うデータ量も増大し、マルチポートメモリ
にも大容量が必要とされてきている。しかし上記のよう
なＳＲＡＭ型マルチポートメモリには、メモリセルの面
積が大きいという問題がある。
るにつれて扱うデータ量も増大し、マルチポートメモリ
にも大容量が必要とされてきている。しかし上記のよう
なＳＲＡＭ型マルチポートメモリには、メモリセルの面
積が大きいという問題がある。
【０００８】これを解決するために、新しいタイプのマ
ルチポートメモリとして、ＤＲＡＭアレイをマルチポー
トメモリに採用することが考えられる。マルチポートＳ
ＲＡＭに対して大幅な高集積度を達成するためには、一
般のＤＲＡＭセルの場合と同様に、マルチポートメモリ
に使用するＤＲＡＭの１つのメモリセルは、１本のワー
ド線と１本のビット線にだけ接続されることが必要であ
る。このようにＤＲＡＭセルを用いてメモリブロックを
構成した場合、あるブロックのメモリセルに対してある
ポートから読み出し又は書き込み動作を実行すると、そ
の動作中は、そのブロックに対して他のポートからアク
セスすることが出来ない。これは、ＤＲＡＭセルは破壊
読み出しであるためである。即ち一旦情報を読み出す
と、この情報を増幅してセルに書き戻し更にワード線・
ビット線をプリチャージした後でなくては、同一ブロッ
ク内の他のワード線を選択することが出来ない。
ルチポートメモリとして、ＤＲＡＭアレイをマルチポー
トメモリに採用することが考えられる。マルチポートＳ
ＲＡＭに対して大幅な高集積度を達成するためには、一
般のＤＲＡＭセルの場合と同様に、マルチポートメモリ
に使用するＤＲＡＭの１つのメモリセルは、１本のワー
ド線と１本のビット線にだけ接続されることが必要であ
る。このようにＤＲＡＭセルを用いてメモリブロックを
構成した場合、あるブロックのメモリセルに対してある
ポートから読み出し又は書き込み動作を実行すると、そ
の動作中は、そのブロックに対して他のポートからアク
セスすることが出来ない。これは、ＤＲＡＭセルは破壊
読み出しであるためである。即ち一旦情報を読み出す
と、この情報を増幅してセルに書き戻し更にワード線・
ビット線をプリチャージした後でなくては、同一ブロッ
ク内の他のワード線を選択することが出来ない。
【０００９】従来のＳＲＡＭ型のマルチポートメモリで
は、同一のメモリセルに複数のポートから同時に書き込
み要求があったときだけＢＵＳＹ状態が発生する。従っ
て、ＤＲＡＭ型のマルチポートメモリでは、従来のＳＲ
ＡＭ型のマルチポートメモリとは異なった独自のＢＵＳ
Ｙ状態制御が必要になる。
は、同一のメモリセルに複数のポートから同時に書き込
み要求があったときだけＢＵＳＹ状態が発生する。従っ
て、ＤＲＡＭ型のマルチポートメモリでは、従来のＳＲ
ＡＭ型のマルチポートメモリとは異なった独自のＢＵＳ
Ｙ状態制御が必要になる。
【００１０】またＳＲＡＭ型のマルチポートメモリと異
なり、ＤＲＡＭ型のマルチポートメモリでは情報の保持
のために定期的にリフレッシュすることが必要となるの
で、リフレッシュのタイミング等についても対策が必要
になる。
なり、ＤＲＡＭ型のマルチポートメモリでは情報の保持
のために定期的にリフレッシュすることが必要となるの
で、リフレッシュのタイミング等についても対策が必要
になる。
【００１１】以上を鑑みて、本発明は、ＤＲＡＭ特有の
問題点を解決したＤＲＡＭ型のマルチポートメモリを提
供することを目的とする。
問題点を解決したＤＲＡＭ型のマルチポートメモリを提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、各々がコマンドを受信する複数Ｎ個の外部ポート
と、該外部ポートにそれぞれ対応した複数Ｎ組のバス
と、該複数Ｎ組のバスに接続される複数のメモリブロッ
クと、該複数Ｎ個の外部ポートからそれぞれ入力される
複数のコマンドがアクセスするアドレスを比較するアド
レス比較回路と、該アドレス比較により同一のメモリブ
ロックに対するアクセスを該アドレス比較回路が検出す
ると、同一のメモリブロックにアクセスするコマンドの
うち何れを実行し何れを実行しないかを決定する裁定回
路を含む。
は、各々がコマンドを受信する複数Ｎ個の外部ポート
と、該外部ポートにそれぞれ対応した複数Ｎ組のバス
と、該複数Ｎ組のバスに接続される複数のメモリブロッ
クと、該複数Ｎ個の外部ポートからそれぞれ入力される
複数のコマンドがアクセスするアドレスを比較するアド
レス比較回路と、該アドレス比較により同一のメモリブ
ロックに対するアクセスを該アドレス比較回路が検出す
ると、同一のメモリブロックにアクセスするコマンドの
うち何れを実行し何れを実行しないかを決定する裁定回
路を含む。
【００１３】上記発明では、外部からあるポートに入力
したコマンドと他のポートに入力したコマンドとが、同
一のメモリブロックにアクセスする場合、裁定回路が、
実行するコマンドと実行しないコマンドとを決定する。
例えば、コマンドのタイミングを比較して、最も早いコ
マンドを実行し、それ以外のコマンドを不実行とすれば
よい。またあるコマンドを不実行とすると、ＢＵＳＹ信
号等を発生して外部に出力すればよい。これによって、
ＤＲＡＭコアを使用したマルチポートメモリにおいて、
コマンド間でアクセスが衝突した場合であっても適切な
アクセス動作を実行することが可能になり、また適切な
ＢＵＳＹ制御が可能になる。
したコマンドと他のポートに入力したコマンドとが、同
一のメモリブロックにアクセスする場合、裁定回路が、
実行するコマンドと実行しないコマンドとを決定する。
例えば、コマンドのタイミングを比較して、最も早いコ
マンドを実行し、それ以外のコマンドを不実行とすれば
よい。またあるコマンドを不実行とすると、ＢＵＳＹ信
号等を発生して外部に出力すればよい。これによって、
ＤＲＡＭコアを使用したマルチポートメモリにおいて、
コマンド間でアクセスが衝突した場合であっても適切な
アクセス動作を実行することが可能になり、また適切な
ＢＵＳＹ制御が可能になる。
【００１４】また本発明のある側面によると、該複数の
メモリブロックはダイナミック型メモリセルで構成され
たセル配列を含み、該半導体記憶装置は該メモリセルを
リフレッシュするタイミングを規定するリフレッシュ回
路を更に含み、第１のモードでは該複数Ｎ個の外部ポー
トの少なくとも１つへ入力されるリフレッシュコマンド
に応じて該メモリセルをリフレッシュし、第２のモード
では該リフレッシュ回路が指定するタイミングで該メモ
リセルをリフレッシュする。
メモリブロックはダイナミック型メモリセルで構成され
たセル配列を含み、該半導体記憶装置は該メモリセルを
リフレッシュするタイミングを規定するリフレッシュ回
路を更に含み、第１のモードでは該複数Ｎ個の外部ポー
トの少なくとも１つへ入力されるリフレッシュコマンド
に応じて該メモリセルをリフレッシュし、第２のモード
では該リフレッシュ回路が指定するタイミングで該メモ
リセルをリフレッシュする。
【００１５】上記発明では、外部ポートから指定してリ
フレッシュ動作を実行する動作モードと、内蔵リフレッ
シュ回路の指示によりリフレッシュ動作を実行する動作
モードを用意しておくことで、例えば所定の外部ポート
をリフレッシュ管理用のポートとして定期的にリフレッ
シュコマンドを入力するように動作させることや、全て
の外部ポートが非活性状態の場合に内蔵リフレッシュ回
路によってリフレッシュ動作を実行させること等が可能
になり、システム構成に応じて柔軟にリフレッシュ管理
を行うことが出来る。
フレッシュ動作を実行する動作モードと、内蔵リフレッ
シュ回路の指示によりリフレッシュ動作を実行する動作
モードを用意しておくことで、例えば所定の外部ポート
をリフレッシュ管理用のポートとして定期的にリフレッ
シュコマンドを入力するように動作させることや、全て
の外部ポートが非活性状態の場合に内蔵リフレッシュ回
路によってリフレッシュ動作を実行させること等が可能
になり、システム構成に応じて柔軟にリフレッシュ管理
を行うことが出来る。
【００１６】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１７】図１は、本発明によるマルチポートメモリ
の実施例を示す構成図である。この例では、Ａポートと
Ｂポートの２つのポートを持つ構成となっている。
の実施例を示す構成図である。この例では、Ａポートと
Ｂポートの２つのポートを持つ構成となっている。
【００１８】図１のマルチポートメモリ１０は、Ａポー
ト１１、Ｂポート１２、セルフリフレッシュ回路１３、
メモリブロック１４−１乃至１４−ｎ、アービタ１５、
リフレッシュアドレスカウンタ１６、アドレス切り換え
回路１７、アドレス切り換え回路１８、アドレス比較器
１９、バスＡ２０−１、及びバスＢ２０−２を含む。
ト１１、Ｂポート１２、セルフリフレッシュ回路１３、
メモリブロック１４−１乃至１４−ｎ、アービタ１５、
リフレッシュアドレスカウンタ１６、アドレス切り換え
回路１７、アドレス切り換え回路１８、アドレス比較器
１９、バスＡ２０−１、及びバスＢ２０−２を含む。
【００１９】Ａポート１１は、モードレジスタ３１、Ｃ
ＬＫバッファ３２、データ入出力回路３３、コマンドデ
コーダ・レジスタ３４、アドレスバッファ／レジスタ３
５、及びＢＵＳＹ信号Ｉ／Ｏ部３６を含む。またＢポー
ト１２は、モードレジスタ４１、ＣＬＫバッファ４２、
データ入出力回路４３、コマンドデコーダ・レジスタ４
４、アドレスバッファ／レジスタ４５、及びＢＵＳＹ信
号Ｉ／Ｏ部４６を含む。Ａポート１１及びＢポート１２
では、それぞれのクロックＣＬＫＡ及びＣＬＫＢに同期
して、独立して外部バスとのアクセスが確立される。モ
ードレジスタ３１及び４１には、それぞれのポートに対
して、データレイテンシやバースト長等のモードを設定
できるようになっている。この実施例では、Ａポート１
１及びＢポート１２の両方のポートにモードレジスタを
配置し、それぞれのポートでモード設定可能な構成とし
てある。しかし例えば、片方のポートにだけモードレジ
スタを配置して、両方のポート分の設定を片方のポート
で実施するようにしてもよい。
ＬＫバッファ３２、データ入出力回路３３、コマンドデ
コーダ・レジスタ３４、アドレスバッファ／レジスタ３
５、及びＢＵＳＹ信号Ｉ／Ｏ部３６を含む。またＢポー
ト１２は、モードレジスタ４１、ＣＬＫバッファ４２、
データ入出力回路４３、コマンドデコーダ・レジスタ４
４、アドレスバッファ／レジスタ４５、及びＢＵＳＹ信
号Ｉ／Ｏ部４６を含む。Ａポート１１及びＢポート１２
では、それぞれのクロックＣＬＫＡ及びＣＬＫＢに同期
して、独立して外部バスとのアクセスが確立される。モ
ードレジスタ３１及び４１には、それぞれのポートに対
して、データレイテンシやバースト長等のモードを設定
できるようになっている。この実施例では、Ａポート１
１及びＢポート１２の両方のポートにモードレジスタを
配置し、それぞれのポートでモード設定可能な構成とし
てある。しかし例えば、片方のポートにだけモードレジ
スタを配置して、両方のポート分の設定を片方のポート
で実施するようにしてもよい。
【００２０】セルフリフレッシュ回路１３は、リフレッ
シュタイマ４６と、リフレッシュコマンド発生器４７を
含む。セルフリフレッシュ回路１３は、内部でリフレッ
シュコマンドを発生する回路であり、信号ＣＫＥＡ１及
びＣＫＥＢ１をＡポート１１及びＢポート１２から受け
取る。信号ＣＫＥＡ１及びＣＫＥＢ１は、外部からの信
号ＣＫＥＡとＣＫＥＢを、それぞれＣＬＫバッファ３２
及び４２でバッファした信号である。外部からの信号Ｃ
ＫＥＡとＣＫＥＢは、それぞれのポートのクロックバッ
ファを停止させ当該ポートを非活性にするために用いら
れる。Ａポート１１及びＢポート１２の両方のポートが
非活性になったら、セルフリフレッシュ回路１３が動作
する。
シュタイマ４６と、リフレッシュコマンド発生器４７を
含む。セルフリフレッシュ回路１３は、内部でリフレッ
シュコマンドを発生する回路であり、信号ＣＫＥＡ１及
びＣＫＥＢ１をＡポート１１及びＢポート１２から受け
取る。信号ＣＫＥＡ１及びＣＫＥＢ１は、外部からの信
号ＣＫＥＡとＣＫＥＢを、それぞれＣＬＫバッファ３２
及び４２でバッファした信号である。外部からの信号Ｃ
ＫＥＡとＣＫＥＢは、それぞれのポートのクロックバッ
ファを停止させ当該ポートを非活性にするために用いら
れる。Ａポート１１及びＢポート１２の両方のポートが
非活性になったら、セルフリフレッシュ回路１３が動作
する。
【００２１】複数のメモリブロック１４−１乃至１４−
ｎは、それぞれが複数の内部バスＡ２０−１及び内部バ
スＢ２０−２に接続されている。外部ポートが複数あり
（ＡポートとＢポート）、Ａポート１１はバスＡ２０−
１を介して各メモリブロック１４−１乃至１４−ｎとイ
ンタフェイスし、ＢポートはバスＡ２０−２を介して各
メモリブロック１４−１乃至１４−ｎとインタフェイス
する。
ｎは、それぞれが複数の内部バスＡ２０−１及び内部バ
スＢ２０−２に接続されている。外部ポートが複数あり
（ＡポートとＢポート）、Ａポート１１はバスＡ２０−
１を介して各メモリブロック１４−１乃至１４−ｎとイ
ンタフェイスし、ＢポートはバスＡ２０−２を介して各
メモリブロック１４−１乃至１４−ｎとインタフェイス
する。
【００２２】Ａポート１１からのアクセスとＢポート１
２からのアクセスが同時期に入力された場合、それらの
アクセスが異なるメモリブロックに対するものであれ
ば、アクセスされたメモリブロックは、それぞれアクセ
スに対応した動作を独立に実行する。
２からのアクセスが同時期に入力された場合、それらの
アクセスが異なるメモリブロックに対するものであれ
ば、アクセスされたメモリブロックは、それぞれアクセ
スに対応した動作を独立に実行する。
【００２３】Ａポート１１からのアクセスとＢポート１
２からのアクセスとが同じメモリブロックに対するもの
である場合は、アービタ（裁定回路）１５でコマンドの
入力順位を判定し、先に入力された方のコマンドを実行
すると共に後から入力されたコマンドを取り消す。コマ
ンドを取り消した場合、アービタ１５はＢＵＳＹ信号を
発生し、後から入力されたコマンドに対するアクセスが
取り消されたことを外部コントローラに通知する。
２からのアクセスとが同じメモリブロックに対するもの
である場合は、アービタ（裁定回路）１５でコマンドの
入力順位を判定し、先に入力された方のコマンドを実行
すると共に後から入力されたコマンドを取り消す。コマ
ンドを取り消した場合、アービタ１５はＢＵＳＹ信号を
発生し、後から入力されたコマンドに対するアクセスが
取り消されたことを外部コントローラに通知する。
【００２４】アドレス比較器１９が、両ポートからのア
クセスが同じメモリブロックに対するものであるか否か
を判定する。具体的には、両ポートに入力されたアドレ
スに含まれるブロック選択アドレスを比較し、両者が一
致した場合に一致信号をアービタ１５に供給する。
クセスが同じメモリブロックに対するものであるか否か
を判定する。具体的には、両ポートに入力されたアドレ
スに含まれるブロック選択アドレスを比較し、両者が一
致した場合に一致信号をアービタ１５に供給する。
【００２５】Ａポート１１またはＢポート１２が活性化
されている状態では、リフレッシュコマンドはＡポート
１１又はＢポート１２から入力する。
されている状態では、リフレッシュコマンドはＡポート
１１又はＢポート１２から入力する。
【００２６】外部からあるポートに入力したリフレッシ
ュコマンドと、他のポートに入力した読み出しコマンド
又は書き込みコマンドとが、同一のメモリブロックにア
クセスする場合、アービタ１５が順序を判定する。リフ
レッシュコマンドの方が遅い場合には、そのリフレッシ
ュコマンドは取り消される。このときアービタ１５は、
ＢＵＳＹ信号を発生して外部に供給する。外部コントロ
ーラは、ＢＵＳＹ信号を検出すると、そのＢＵＳＹ信号
が切れた後に、再度リフレッシュコマンドをマルチポー
トメモリ１０に送信する。
ュコマンドと、他のポートに入力した読み出しコマンド
又は書き込みコマンドとが、同一のメモリブロックにア
クセスする場合、アービタ１５が順序を判定する。リフ
レッシュコマンドの方が遅い場合には、そのリフレッシ
ュコマンドは取り消される。このときアービタ１５は、
ＢＵＳＹ信号を発生して外部に供給する。外部コントロ
ーラは、ＢＵＳＹ信号を検出すると、そのＢＵＳＹ信号
が切れた後に、再度リフレッシュコマンドをマルチポー
トメモリ１０に送信する。
【００２７】ポート間でリフレッシュコマンドの方が早
い場合或いはセルフリフレッシュ回路１３からのセルフ
リフレッシュコマンドが入力された場合には、アービタ
１５はカウントアップ信号を生成して、リフレッシュア
ドレスカウンタ１６に供給する。
い場合或いはセルフリフレッシュ回路１３からのセルフ
リフレッシュコマンドが入力された場合には、アービタ
１５はカウントアップ信号を生成して、リフレッシュア
ドレスカウンタ１６に供給する。
【００２８】リフレッシュアドレスカウンタ１６は、カ
ウントアップ信号に応じてアドレスをカウントアップ
し、リフレッシュアドレスを発生する。このようにアー
ビタ１５でカウントアップ信号を発生する理由は、上記
のようにリフレッシュが取り消される場合があるため、
アービタ１５から実際に発生されたリフレッシュコマン
ドに基づいてカウントアップする必要があるからであ
る。なおカウントアップ動作は、リフレッシュ動作を実
行した後におこなう。
ウントアップ信号に応じてアドレスをカウントアップ
し、リフレッシュアドレスを発生する。このようにアー
ビタ１５でカウントアップ信号を発生する理由は、上記
のようにリフレッシュが取り消される場合があるため、
アービタ１５から実際に発生されたリフレッシュコマン
ドに基づいてカウントアップする必要があるからであ
る。なおカウントアップ動作は、リフレッシュ動作を実
行した後におこなう。
【００２９】アドレス切り換え回路１７は、Ａポート１
１への入力コマンドがＲｅａｄコマンド（読み出しコマ
ンド）或いはＷｒｉｔｅコマンド（書き込みコマンド）
の場合には、外部からＡポート１１に入力されたアドレ
スをバスＡ２０−１に転送する。またＡポート１１への
入力コマンドがリフレッシュコマンドの場合には、リフ
レッシュアドレスカウンタ１６が発生したアドレスを、
バスＡ２０−１に転送する。
１への入力コマンドがＲｅａｄコマンド（読み出しコマ
ンド）或いはＷｒｉｔｅコマンド（書き込みコマンド）
の場合には、外部からＡポート１１に入力されたアドレ
スをバスＡ２０−１に転送する。またＡポート１１への
入力コマンドがリフレッシュコマンドの場合には、リフ
レッシュアドレスカウンタ１６が発生したアドレスを、
バスＡ２０−１に転送する。
【００３０】アドレス切り換え回路１８は、Ｂポート１
２への入力コマンドがＲｅａｄコマンド（読み出しコマ
ンド）或いはＷｒｉｔｅコマンド（書き込みコマンド）
の場合には、外部からＢポート１２に入力されたアドレ
スをバスＢ２０−２に転送する。またＢポート１２への
入力コマンドがリフレッシュコマンドの場合には、リフ
レッシュアドレスカウンタ１６が発生したアドレスを、
バスＢ２０−２に転送する。
２への入力コマンドがＲｅａｄコマンド（読み出しコマ
ンド）或いはＷｒｉｔｅコマンド（書き込みコマンド）
の場合には、外部からＢポート１２に入力されたアドレ
スをバスＢ２０−２に転送する。またＢポート１２への
入力コマンドがリフレッシュコマンドの場合には、リフ
レッシュアドレスカウンタ１６が発生したアドレスを、
バスＢ２０−２に転送する。
【００３１】前述のように、Ａポート１１及びＢポート
１２が非活性状態の場合には、セルフリフレッシュ回路
１３が、内蔵するリフレッシュタイマ４６のタイミング
信号に基づいてリフレッシュコマンドを発生する。この
実施例において、セルフリフレッシュコマンド及びセル
フリフレッシュアドレスは、バスＡ２０−１を介してメ
モリブロック１４−１乃至１４−ｎに転送している。セ
ルフリフレッシュはＡポート１１及びＢポート１２のコ
マンドと競合しないため、アービタ１５で順位を判定す
る必要はない。しかしカウントアップ信号をアービタ１
５で作成する必要があるため、セルフリフレッシュコマ
ンドをアービタ１５に入力する構成となっている。
１２が非活性状態の場合には、セルフリフレッシュ回路
１３が、内蔵するリフレッシュタイマ４６のタイミング
信号に基づいてリフレッシュコマンドを発生する。この
実施例において、セルフリフレッシュコマンド及びセル
フリフレッシュアドレスは、バスＡ２０−１を介してメ
モリブロック１４−１乃至１４−ｎに転送している。セ
ルフリフレッシュはＡポート１１及びＢポート１２のコ
マンドと競合しないため、アービタ１５で順位を判定す
る必要はない。しかしカウントアップ信号をアービタ１
５で作成する必要があるため、セルフリフレッシュコマ
ンドをアービタ１５に入力する構成となっている。
【００３２】図２は、本発明によるマルチポートメモリ
１０の動作の一例を示すタイミング図である。
１０の動作の一例を示すタイミング図である。
【００３３】コマンドのＲｅａｄ−ｘは、メモリブロッ
ク１４−（ｘ＋１）に対するＲｅａｄコマンドを示して
いる。最初にＡポート１１にＲｅａｄ−０が入力され、
続いてＢポート１２にＲｅａｄ−３が入力される。この
場合、アクセスするメモリブロックが異なるために、メ
モリブロック１４−１及びメモリブロック１４−４が並
列に動作する。
ク１４−（ｘ＋１）に対するＲｅａｄコマンドを示して
いる。最初にＡポート１１にＲｅａｄ−０が入力され、
続いてＢポート１２にＲｅａｄ−３が入力される。この
場合、アクセスするメモリブロックが異なるために、メ
モリブロック１４−１及びメモリブロック１４−４が並
列に動作する。
【００３４】次にＡポート１１にＲｅａｄ−１が入力さ
れ、続いてＢポート１２にＲｅａｄ−１が入力される。
アクセス対象のメモリブロックが同じなので一致信号が
発生し、後から入力されたＢポート１２のコマンドが取
り消される。更に、Ｂポート１２のＢＵＳＹ信号Ｉ／Ｏ
部４６に、ＢＵＳＹ−Ｂ（負論理）が発生する。
れ、続いてＢポート１２にＲｅａｄ−１が入力される。
アクセス対象のメモリブロックが同じなので一致信号が
発生し、後から入力されたＢポート１２のコマンドが取
り消される。更に、Ｂポート１２のＢＵＳＹ信号Ｉ／Ｏ
部４６に、ＢＵＳＹ−Ｂ（負論理）が発生する。
【００３５】Ｂポート１２に対応する外部コントロー
ラ、ＢＵＳＹ−Ｂを検出し、この信号が終了した後に再
度Ｒｅａｄ−１をマルチポートメモリ１０に送信する。
ラ、ＢＵＳＹ−Ｂを検出し、この信号が終了した後に再
度Ｒｅａｄ−１をマルチポートメモリ１０に送信する。
【００３６】図３は、本発明によるマルチポートメモリ
１０の動作の別の例を示すタイミング図である。
１０の動作の別の例を示すタイミング図である。
【００３７】図３に示す動作は、Ａポート１１とＢポー
ト１２への２番目のコマンドが共にＲｅａｄ−１で、Ｂ
ＵＳＹ−Ｂが発生するまでは、図２の動作例と同様であ
る。その後この例では、Ｂポート１２においてＲｅａｄ
−１でＢＵＳＹ−Ｂが発生すると、ＢＵＳＹ−Ｂが終了
する前に、他のメモリブロックに対する読み出しコマン
ドＲｅａｄ−２を与えている。このように、他のメモリ
ブロックに対するコマンドならば、ＢＵＳＹが出ている
最中であっても入力することが出来る。
ト１２への２番目のコマンドが共にＲｅａｄ−１で、Ｂ
ＵＳＹ−Ｂが発生するまでは、図２の動作例と同様であ
る。その後この例では、Ｂポート１２においてＲｅａｄ
−１でＢＵＳＹ−Ｂが発生すると、ＢＵＳＹ−Ｂが終了
する前に、他のメモリブロックに対する読み出しコマン
ドＲｅａｄ−２を与えている。このように、他のメモリ
ブロックに対するコマンドならば、ＢＵＳＹが出ている
最中であっても入力することが出来る。
【００３８】図４は、本発明によるマルチポートメモリ
１０の動作の更に別の例を示すタイミング図である。
１０の動作の更に別の例を示すタイミング図である。
【００３９】図４に示されるのは、Ｗｒｉｔｅコマンド
入力の場合の例である。Ａポート１１にはＲｅａｄコマ
ンドが入力され、Ｂポート１２にはＷｒｉｔｅコマンド
が連続して入力される。
入力の場合の例である。Ａポート１１にはＲｅａｄコマ
ンドが入力され、Ｂポート１２にはＷｒｉｔｅコマンド
が連続して入力される。
【００４０】本実施例において、入出力データはバース
トタイプである。即ち、データ出力は、複数のコラムア
ドレスからデータをパラレルに読み出して、出力時にデ
ータ入出力回路３３及び４３でシリアルに変化してデー
タ出力する。またデータ入力は、データをシリアルに入
力してデータ入出力回路３３及び４３でパラレルに変換
し、対応するメモリブロックの複数のコラムアドレスに
パラレルデータを書き込む。このようにバーストタイプ
とすることにより、データ転送速度を向上させることが
可能となる。この例ではバースト長＝４であり、４個の
データが連続して入出力される。
トタイプである。即ち、データ出力は、複数のコラムア
ドレスからデータをパラレルに読み出して、出力時にデ
ータ入出力回路３３及び４３でシリアルに変化してデー
タ出力する。またデータ入力は、データをシリアルに入
力してデータ入出力回路３３及び４３でパラレルに変換
し、対応するメモリブロックの複数のコラムアドレスに
パラレルデータを書き込む。このようにバーストタイプ
とすることにより、データ転送速度を向上させることが
可能となる。この例ではバースト長＝４であり、４個の
データが連続して入出力される。
【００４１】Ｗｒｉｔｅ動作の場合は、連続して入力さ
れる４個のデータが揃わないとＷｒｉｔｅ動作を開始で
きない。従って、Ｗｒｉｔｅ動作に対してアービタ１５
で順位を判定するタイミングは、シリアルに入力される
一連のデータの最後のデータが入力されたタイミングと
なる。
れる４個のデータが揃わないとＷｒｉｔｅ動作を開始で
きない。従って、Ｗｒｉｔｅ動作に対してアービタ１５
で順位を判定するタイミングは、シリアルに入力される
一連のデータの最後のデータが入力されたタイミングと
なる。
【００４２】図４においては、Ａポート１１の３番目の
コマンド入力Ｒｅａｄ−３と、Ｂポート１２の２番目の
コマンド入力Ｗｒｉｔｅ−３とが、同一のメモリブロッ
クに対するアクセスとなる。ポートへのコマンド入力の
タイミング自体は、Ｂポート１２のＷｒｉｔｅ−３の方
が早いが、最終書き込みデータが入力される前に、Ａポ
ート１１のＲｅａｄ−３が入力される。従って、アービ
タ１５はＡポート１１のコマンドが早いと判定し、Ｂポ
ート１２のコマンドが取り消される。
コマンド入力Ｒｅａｄ−３と、Ｂポート１２の２番目の
コマンド入力Ｗｒｉｔｅ−３とが、同一のメモリブロッ
クに対するアクセスとなる。ポートへのコマンド入力の
タイミング自体は、Ｂポート１２のＷｒｉｔｅ−３の方
が早いが、最終書き込みデータが入力される前に、Ａポ
ート１１のＲｅａｄ−３が入力される。従って、アービ
タ１５はＡポート１１のコマンドが早いと判定し、Ｂポ
ート１２のコマンドが取り消される。
【００４３】なお図１に示すように、Ａポート１１及び
Ｂポート１２にそれぞれＣＬＫバッファ３２及び４２を
備え、各ポート毎に異なるクロック信号を外部から供給
することが出来る。この場合のクロック信号は、ポート
間で位相や周波数が同一であってもよく、また異なって
もよい。
Ｂポート１２にそれぞれＣＬＫバッファ３２及び４２を
備え、各ポート毎に異なるクロック信号を外部から供給
することが出来る。この場合のクロック信号は、ポート
間で位相や周波数が同一であってもよく、また異なって
もよい。
【００４４】図５は、コマンドデコーダ・レジスタ３４
及び４４の構成図である。
及び４４の構成図である。
【００４５】コマンドデコーダ・レジスタ３４は、入力
バッファ６１、コマンドデコーダ６２、及び（ｎ−１）
クロックディレイ回路６３を含む。またコマンドデコー
ダ・レジスタ４４は、入力バッファ７１、コマンドデコ
ーダ７２、及び（ｎ−１）クロックディレイ回路７３を
含む。
バッファ６１、コマンドデコーダ６２、及び（ｎ−１）
クロックディレイ回路６３を含む。またコマンドデコー
ダ・レジスタ４４は、入力バッファ７１、コマンドデコ
ーダ７２、及び（ｎ−１）クロックディレイ回路７３を
含む。
【００４６】入力バッファ６１或いは７１に入力された
コマンドは、Ｒｅａｄコマンド（ＲＡ１、ＲＢ１）或い
はリフレッシュコマンド（ＲＥＦＡ、ＲＥＦＢ）の場合
は、コマンドデコーダ６２或いは７２を介して、そのま
まのタイミングでアービタ１５に転送される。Ｗｒｉｔ
ｅコマンド（ＷＡ１、ＷＢ１）の場合は、（ｎ−１）ク
ロックディレイ回路６３或いは７３で（ｎ−１）クロッ
ク遅延され、書き込まれる一連のバーストデータのｎ個
目の最終データが入力されたタイミングで、アービタ１
５に転送される。
コマンドは、Ｒｅａｄコマンド（ＲＡ１、ＲＢ１）或い
はリフレッシュコマンド（ＲＥＦＡ、ＲＥＦＢ）の場合
は、コマンドデコーダ６２或いは７２を介して、そのま
まのタイミングでアービタ１５に転送される。Ｗｒｉｔ
ｅコマンド（ＷＡ１、ＷＢ１）の場合は、（ｎ−１）ク
ロックディレイ回路６３或いは７３で（ｎ−１）クロッ
ク遅延され、書き込まれる一連のバーストデータのｎ個
目の最終データが入力されたタイミングで、アービタ１
５に転送される。
【００４７】図６は、本発明の実施例によるアービタ１
５の構成図である。
５の構成図である。
【００４８】アービタ１５は、レジスタ８１、遅延回路
８２、転送ゲート８３、レジスタ８４、レジスタ８５、
遅延回路８６、転送ゲート８７、レジスタ８８、ＮＯＲ
回路９１及び９２、ＮＡＮＤ回路９３乃至９６、インバ
ータ９７乃至１０１、及びＮＯＲ回路１０２及び１０３
を含む。
８２、転送ゲート８３、レジスタ８４、レジスタ８５、
遅延回路８６、転送ゲート８７、レジスタ８８、ＮＯＲ
回路９１及び９２、ＮＡＮＤ回路９３乃至９６、インバ
ータ９７乃至１０１、及びＮＯＲ回路１０２及び１０３
を含む。
【００４９】コマンドデコーダ・レジスタ３４及び４４
から転送されたコマンドは、レジスタ８１及び８５に保
持される。Ａポート１１に何らかのコマンド入力がある
と、インバータ９７の出力であるノードＮ１に、ＨＩＧ
Ｈ信号が発生する。Ｂポート１２に何らかのコマンド入
力があると、インバータ１００の出力であるノードＮ２
に、ＨＩＧＨ信号が発生する。Ｎ１或いはＮ２の何れか
タイミングの早い方が、ノードＮ３或いはＮ４にラッチ
される。
から転送されたコマンドは、レジスタ８１及び８５に保
持される。Ａポート１１に何らかのコマンド入力がある
と、インバータ９７の出力であるノードＮ１に、ＨＩＧ
Ｈ信号が発生する。Ｂポート１２に何らかのコマンド入
力があると、インバータ１００の出力であるノードＮ２
に、ＨＩＧＨ信号が発生する。Ｎ１或いはＮ２の何れか
タイミングの早い方が、ノードＮ３或いはＮ４にラッチ
される。
【００５０】Ａポート１１及びＢポート１２でブロック
選択アドレスが一致していない場合は、アドレス比較器
１９からの一致信号はＬＯＷである。従ってこの場合、
Ｎ５及びＮ６はＨＩＧＨとなる。このＨＩＧＨ信号によ
って、転送ゲートＡ８３及び転送ゲートＢ８７は両方と
も導通状態になり、レジスタ８１及び８５のコマンド
は、無条件でレジスタ８４及び８８に伝達される。
選択アドレスが一致していない場合は、アドレス比較器
１９からの一致信号はＬＯＷである。従ってこの場合、
Ｎ５及びＮ６はＨＩＧＨとなる。このＨＩＧＨ信号によ
って、転送ゲートＡ８３及び転送ゲートＢ８７は両方と
も導通状態になり、レジスタ８１及び８５のコマンド
は、無条件でレジスタ８４及び８８に伝達される。
【００５１】Ａポート１１及びＢポート１２でブロック
選択アドレスが一致した場合は、アドレス比較器１９か
らの一致信号はＨＩＧＨとなる。従ってこの場合、Ｎ３
及びＮ４の信号レベルによって、ノードＮ５及びＮ６の
信号レベルが決まる。例えば、Ａポート１１が早いとき
には、Ｎ５はＨＩＧＨとなりＮ６はＬＯＷとなる。Ｎ５
がＨＩＧＨとなることで、転送ゲートＡ８３が導通とな
り、その時のＡポート１１のコマンドがレジスタ８４に
転送される。またＮ６がＬＯＷとなることで、転送ゲー
トＢ８７が非導通となり、その時のＢポート１２のコマ
ンドはレジスタ８８に転送されない。
選択アドレスが一致した場合は、アドレス比較器１９か
らの一致信号はＨＩＧＨとなる。従ってこの場合、Ｎ３
及びＮ４の信号レベルによって、ノードＮ５及びＮ６の
信号レベルが決まる。例えば、Ａポート１１が早いとき
には、Ｎ５はＨＩＧＨとなりＮ６はＬＯＷとなる。Ｎ５
がＨＩＧＨとなることで、転送ゲートＡ８３が導通とな
り、その時のＡポート１１のコマンドがレジスタ８４に
転送される。またＮ６がＬＯＷとなることで、転送ゲー
トＢ８７が非導通となり、その時のＢポート１２のコマ
ンドはレジスタ８８に転送されない。
【００５２】またＮ５及びＮ６の信号レベルに基づい
て、レジスタ８１及び８５をリセットするリセット信号
及びＢＵＳＹ１−Ａ信号及びＢＵＳＹ１−Ｂ信号が作ら
れる。例えば、Ａポート１１のコマンドが選択された場
合には、レジスタ８５がリセットされると共に、ＢＵＳ
Ｙ１−Ｂが発生する。
て、レジスタ８１及び８５をリセットするリセット信号
及びＢＵＳＹ１−Ａ信号及びＢＵＳＹ１−Ｂ信号が作ら
れる。例えば、Ａポート１１のコマンドが選択された場
合には、レジスタ８５がリセットされると共に、ＢＵＳ
Ｙ１−Ｂが発生する。
【００５３】セルフリフレッシュコマンドは、順番を判
定する必要が無いので、レジスタ８４の出力部分で、Ａ
ポート１１からのリフレッシュコマンドＲＥＦＡと合成
される。こうして作成されるＡポート１１に対するリフ
レッシュコマンド信号ＲＥＦＡ２を、Ｂポート１２に対
するリフレッシュコマンド信号ＲＥＦＢ２と合成するこ
とで、カウントアップ信号を生成する。カウントアップ
信号は、リフレッシュコマンドが発生すると、アービタ
１５からリフレッシュアドレスカウンタ１６に供給され
る。
定する必要が無いので、レジスタ８４の出力部分で、Ａ
ポート１１からのリフレッシュコマンドＲＥＦＡと合成
される。こうして作成されるＡポート１１に対するリフ
レッシュコマンド信号ＲＥＦＡ２を、Ｂポート１２に対
するリフレッシュコマンド信号ＲＥＦＢ２と合成するこ
とで、カウントアップ信号を生成する。カウントアップ
信号は、リフレッシュコマンドが発生すると、アービタ
１５からリフレッシュアドレスカウンタ１６に供給され
る。
【００５４】図７は、アービタ１５の動作を示すタイミ
ング図である。
ング図である。
【００５５】図７に示されるのは、Ａポート１１及びＢ
ポート１２でブロック選択アドレスが一致し、Ａポート
１１側のＲｅａｄコマンドＲＡ１がＢポート１２側のＲ
ｅａｄコマンドＲＢ１よりもタイミングが早い場合であ
る。上記説明のように、Ｎ１及びＮ２を反映したＮ３及
びＮ４の信号レベルによって、ノードＮ５及びＮ６の信
号レベルが決まり、これに基づいて、アービタ１５から
ＲｅａｄコマンドＲＡ２が出力される。Ｂポート１２側
のＲｅａｄコマンドは出力されずに取り消され、またＢ
ＵＳＹ１−Ｂ信号が発生する。
ポート１２でブロック選択アドレスが一致し、Ａポート
１１側のＲｅａｄコマンドＲＡ１がＢポート１２側のＲ
ｅａｄコマンドＲＢ１よりもタイミングが早い場合であ
る。上記説明のように、Ｎ１及びＮ２を反映したＮ３及
びＮ４の信号レベルによって、ノードＮ５及びＮ６の信
号レベルが決まり、これに基づいて、アービタ１５から
ＲｅａｄコマンドＲＡ２が出力される。Ｂポート１２側
のＲｅａｄコマンドは出力されずに取り消され、またＢ
ＵＳＹ１−Ｂ信号が発生する。
【００５６】図８は、アドレスバッファ／レジスタ及び
アドレス切り換え回路の構成図である。
アドレス切り換え回路の構成図である。
【００５７】図８において、ある信号名の信号（例えば
ＲＡ１等）の末尾にＰが付く信号（ＲＡ１Ｐ等）は、そ
の信号名の信号（ＲＡ１等）の立ち上がりエッジをパル
ス化したものである。
ＲＡ１等）の末尾にＰが付く信号（ＲＡ１Ｐ等）は、そ
の信号名の信号（ＲＡ１等）の立ち上がりエッジをパル
ス化したものである。
【００５８】Ａポート１１のアドレスバッファ／レジス
タ３５は、入力バッファ３５−１、転送ゲート３５−
２、及びＯＲ回路３５−３を含む。図５に示されるコマ
ンドデコーダ６２の出力である読み出しコマンド信号Ｒ
Ａ１に対して、立ち上がりエッジをパルス化したパルス
信号が、ＯＲ回路３５−３の一方の入力にＲＡ１Ｐとし
て供給される。また図５に示されるコマンドデコーダ６
２のもう一方の出力である書き込みコマンド信号ＷＡ１
に対して、立ち上がりエッジをパルス化したパルス信号
が、ＯＲ回路３５−３のもう一方の入力にＷＡ１Ｐとし
て供給される。ＯＲ回路３５−３の出力が、転送ゲート
３５−２に転送を指示する転送指示信号として供給され
る。
タ３５は、入力バッファ３５−１、転送ゲート３５−
２、及びＯＲ回路３５−３を含む。図５に示されるコマ
ンドデコーダ６２の出力である読み出しコマンド信号Ｒ
Ａ１に対して、立ち上がりエッジをパルス化したパルス
信号が、ＯＲ回路３５−３の一方の入力にＲＡ１Ｐとし
て供給される。また図５に示されるコマンドデコーダ６
２のもう一方の出力である書き込みコマンド信号ＷＡ１
に対して、立ち上がりエッジをパルス化したパルス信号
が、ＯＲ回路３５−３のもう一方の入力にＷＡ１Ｐとし
て供給される。ＯＲ回路３５−３の出力が、転送ゲート
３５−２に転送を指示する転送指示信号として供給され
る。
【００５９】Ｂポート１２のアドレスバッファ／レジス
タ４５は、入力バッファ４５−１、転送ゲート４５−
２、及びＯＲ回路４５−３を含む。Ｂポート１２に対す
るアドレスバッファ／レジスタ４５の構成は、Ａポート
１１に対するアドレスバッファ／レジスタ３５の構成と
同様である。
タ４５は、入力バッファ４５−１、転送ゲート４５−
２、及びＯＲ回路４５−３を含む。Ｂポート１２に対す
るアドレスバッファ／レジスタ４５の構成は、Ａポート
１１に対するアドレスバッファ／レジスタ３５の構成と
同様である。
【００６０】アドレス切り換え回路１７は、アドレスラ
ッチ１７−１、転送ゲート１７−２及び１７−３、アド
レスラッチ１７−４、及びＯＲ回路１７−５及び１７−
６を含む。ＯＲ回路１７−５には、信号ＲＡ１Ｐ及びＷ
ＡＤ１Ｐが供給され、出力を転送ゲート１７−２に転送
指示信号として供給する。またＯＲ回路１７−６には、
信号ＲＥＦＡＰ及びＳＲ−ＡＰが供給され、出力を転送
ゲート１７−３に転送指示信号として供給する。
ッチ１７−１、転送ゲート１７−２及び１７−３、アド
レスラッチ１７−４、及びＯＲ回路１７−５及び１７−
６を含む。ＯＲ回路１７−５には、信号ＲＡ１Ｐ及びＷ
ＡＤ１Ｐが供給され、出力を転送ゲート１７−２に転送
指示信号として供給する。またＯＲ回路１７−６には、
信号ＲＥＦＡＰ及びＳＲ−ＡＰが供給され、出力を転送
ゲート１７−３に転送指示信号として供給する。
【００６１】アドレス切り換え回路１８は、アドレスラ
ッチ１８−１、転送ゲート１８−２及び１８−３、アド
レスラッチ１８−４、及びＯＲ回路１８−５を含む。Ｏ
Ｒ回路１８−５には、信号ＲＢ１Ｐ及びＷＢＤ１Ｐが供
給され、出力を転送ゲート１８−３に転送指示信号とし
て供給する。また転送ゲート１８−２には、信号ＲＥＦ
ＢＰが、転送指示信号として供給される。
ッチ１８−１、転送ゲート１８−２及び１８−３、アド
レスラッチ１８−４、及びＯＲ回路１８−５を含む。Ｏ
Ｒ回路１８−５には、信号ＲＢ１Ｐ及びＷＢＤ１Ｐが供
給され、出力を転送ゲート１８−３に転送指示信号とし
て供給する。また転送ゲート１８−２には、信号ＲＥＦ
ＢＰが、転送指示信号として供給される。
【００６２】ＲｅａｄコマンドまたはＷｒｉｔｅコマン
ドが外部から入力されると、それと同時に入力されたア
ドレスが、アドレス切り換え回路１７或いはアドレス切
り換え回路１８に転送される。コマンドがＲｅａｄコマ
ンドの場合には、そのままのタイミングでアドレスラッ
チ１７−４或いは１８−４に転送される。コマンドがＷ
ｒｉｔｅコマンドの場合には、一連の書き込みデータの
最終データの取り込みタイミングで、アドレスラッチ１
７−４或いは１８−４に転送される。
ドが外部から入力されると、それと同時に入力されたア
ドレスが、アドレス切り換え回路１７或いはアドレス切
り換え回路１８に転送される。コマンドがＲｅａｄコマ
ンドの場合には、そのままのタイミングでアドレスラッ
チ１７−４或いは１８−４に転送される。コマンドがＷ
ｒｉｔｅコマンドの場合には、一連の書き込みデータの
最終データの取り込みタイミングで、アドレスラッチ１
７−４或いは１８−４に転送される。
【００６３】リフレッシュコマンドの場合には、リフレ
ッシュアドレスカウンタ１６で発生したリフレッシュア
ドレスが、信号ＲＥＦＡ、ＲＥＦＢ、又はＳＲ−Ａのタ
イミングで、アドレスラッチ１７−４或いは１８−４に
転送される。
ッシュアドレスカウンタ１６で発生したリフレッシュア
ドレスが、信号ＲＥＦＡ、ＲＥＦＢ、又はＳＲ−Ａのタ
イミングで、アドレスラッチ１７−４或いは１８−４に
転送される。
【００６４】図９は、メモリブロックの構成図である。
【００６５】図９には、メモリブロック１４−１乃至１
４−ｎのうちメモリブロック１４−１を代表として示
す。メモリブロック１４−１乃至１４−ｎは、各々同一
構成を有する。
４−ｎのうちメモリブロック１４−１を代表として示
す。メモリブロック１４−１乃至１４−ｎは、各々同一
構成を有する。
【００６６】メモリブロック１４−１は、メモリアレイ
１１１、制御回路１１２、バスセレクタ１１３及び１１
４、センスアンプバッファ１１５、及びライトアンプ１
１６を含む。メモリアレイ１１１は、ＤＲＡＭメモリセ
ル、セルゲートトランジスタ、ワード線、ビット線、セ
ンスアンプ、コラム線、コラムゲート等からなり、読み
出し動作・書き込み動作の対象となるデータを記憶す
る。制御回路１１２は、メモリブロック１４−１の動作
を制御する。ライトアンプ１１６は、メモリアレイ１１
１に書き込むデータを増幅する。センスバッファ１１５
は、メモリアレイ１１１から読み出すデータを増幅す
る。
１１１、制御回路１１２、バスセレクタ１１３及び１１
４、センスアンプバッファ１１５、及びライトアンプ１
１６を含む。メモリアレイ１１１は、ＤＲＡＭメモリセ
ル、セルゲートトランジスタ、ワード線、ビット線、セ
ンスアンプ、コラム線、コラムゲート等からなり、読み
出し動作・書き込み動作の対象となるデータを記憶す
る。制御回路１１２は、メモリブロック１４−１の動作
を制御する。ライトアンプ１１６は、メモリアレイ１１
１に書き込むデータを増幅する。センスバッファ１１５
は、メモリアレイ１１１から読み出すデータを増幅す
る。
【００６７】制御回路１１２は、バスＡ２０−１及びバ
スＢ２０−２に接続され、当該ブロックに対応したブロ
ック選択アドレスを受信すると選択される。選択される
と、制御回路１１２は、当該ブロック選択アドレスが発
生したバスからコマンドを取り込む。バスＡ２０−１の
コマンドを取り込んだ場合には、バスＡ２０−１のアド
レス信号をメモリアレイ１１１に送るように、バスセレ
クタ１１３を制御する。またバスセレクタ１１４を制御
して、センスバッファ１１５又はライトアンプ１１６
を、バスＡ２０−１のデータ線と接続する。バスＢ２０
−２のコマンドを取り込んだ場合には、バスＢ２０−２
のアドレス信号をメモリアレイ１１１に送るように、バ
スセレクタ１１３を制御する。またバスセレクタ１１４
を制御して、センスバッファ１１５又はライトアンプ１
１６を、バスＢ２０−２のデータ線と接続する。但し、
制御回路１１２が取り込んだコマンドがリフレッシュコ
マンドである場合には、バスセレクタ１１４は動作させ
なくてよい。
スＢ２０−２に接続され、当該ブロックに対応したブロ
ック選択アドレスを受信すると選択される。選択される
と、制御回路１１２は、当該ブロック選択アドレスが発
生したバスからコマンドを取り込む。バスＡ２０−１の
コマンドを取り込んだ場合には、バスＡ２０−１のアド
レス信号をメモリアレイ１１１に送るように、バスセレ
クタ１１３を制御する。またバスセレクタ１１４を制御
して、センスバッファ１１５又はライトアンプ１１６
を、バスＡ２０−１のデータ線と接続する。バスＢ２０
−２のコマンドを取り込んだ場合には、バスＢ２０−２
のアドレス信号をメモリアレイ１１１に送るように、バ
スセレクタ１１３を制御する。またバスセレクタ１１４
を制御して、センスバッファ１１５又はライトアンプ１
１６を、バスＢ２０−２のデータ線と接続する。但し、
制御回路１１２が取り込んだコマンドがリフレッシュコ
マンドである場合には、バスセレクタ１１４は動作させ
なくてよい。
【００６８】以上のようにバスを選択し、その後、ワー
ド線選択、セルデータ増幅、Ｒｅａｄ又はＷｒｉｔｅ又
はＲｅｆｒｅｓｈ、及びプリチャージ動作を一連の流れ
で実行する。
ド線選択、セルデータ増幅、Ｒｅａｄ又はＷｒｉｔｅ又
はＲｅｆｒｅｓｈ、及びプリチャージ動作を一連の流れ
で実行する。
【００６９】図１０は、メモリブロックの動作を示すタ
イミング図である。
イミング図である。
【００７０】図１０（ａ）が読み出し動作の場合を示
し、図１０（ｂ）が書き込み動作の場合を示す。図１０
（ａ）及び（ｂ）に示されるような動作タイミングで、
１個のコマンドに対し、ワード線選択、データ増幅、読
み出し或いは書き込み、ライトバック（データリスト
ア）、及びプリチャージを順次実行して、所定の動作を
完結させる。
し、図１０（ｂ）が書き込み動作の場合を示す。図１０
（ａ）及び（ｂ）に示されるような動作タイミングで、
１個のコマンドに対し、ワード線選択、データ増幅、読
み出し或いは書き込み、ライトバック（データリスト
ア）、及びプリチャージを順次実行して、所定の動作を
完結させる。
【００７１】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００７２】
【発明の効果】本発明では、外部からあるポートに入力
したコマンドと他のポートに入力したコマンドとが、同
一のメモリブロックにアクセスする場合、裁定回路が、
実行するコマンドと実行しないコマンドとを決定する。
例えば、コマンドのタイミングを比較して、最も早いコ
マンドを実行し、それ以外のコマンドを不実行とすれば
よい。またあるコマンドを不実行とすると、ＢＵＳＹ信
号等を発生して外部に出力すればよい。これによって、
ＤＲＡＭコアを使用したマルチポートメモリにおいて、
コマンド間でアクセスが衝突した場合であっても適切な
アクセス動作を実行することが可能になり、また適切な
ＢＵＳＹ制御が可能になる。
したコマンドと他のポートに入力したコマンドとが、同
一のメモリブロックにアクセスする場合、裁定回路が、
実行するコマンドと実行しないコマンドとを決定する。
例えば、コマンドのタイミングを比較して、最も早いコ
マンドを実行し、それ以外のコマンドを不実行とすれば
よい。またあるコマンドを不実行とすると、ＢＵＳＹ信
号等を発生して外部に出力すればよい。これによって、
ＤＲＡＭコアを使用したマルチポートメモリにおいて、
コマンド間でアクセスが衝突した場合であっても適切な
アクセス動作を実行することが可能になり、また適切な
ＢＵＳＹ制御が可能になる。
【００７３】また本発明では、外部ポートから指定して
リフレッシュ動作を実行する動作モードと、内蔵リフレ
ッシュ回路の指示によりリフレッシュ動作を実行する動
作モードを用意しておくことで、例えば所定の外部ポー
トをリフレッシュ管理用のポートとして定期的にリフレ
ッシュコマンドを入力するように動作させることや、全
ての外部ポートが非活性状態の場合に内蔵リフレッシュ
回路によってリフレッシュ動作を実行させること等が可
能になり、システム構成に応じて柔軟にリフレッシュ管
理を行うことが出来る。
リフレッシュ動作を実行する動作モードと、内蔵リフレ
ッシュ回路の指示によりリフレッシュ動作を実行する動
作モードを用意しておくことで、例えば所定の外部ポー
トをリフレッシュ管理用のポートとして定期的にリフレ
ッシュコマンドを入力するように動作させることや、全
ての外部ポートが非活性状態の場合に内蔵リフレッシュ
回路によってリフレッシュ動作を実行させること等が可
能になり、システム構成に応じて柔軟にリフレッシュ管
理を行うことが出来る。
【図１】本発明によるマルチポートメモリの実施例を示
す構成図である。
す構成図である。
【図２】本発明によるマルチポートメモリの動作の一例
を示すタイミング図である。
を示すタイミング図である。
【図３】本発明によるマルチポートメモリの動作の別の
例を示すタイミング図である。
例を示すタイミング図である。
【図４】本発明によるマルチポートメモリの動作の更に
別の例を示すタイミング図である。
別の例を示すタイミング図である。
【図５】コマンドデコーダ・レジスタの構成図である。
【図６】本発明の実施例によるアービタの構成図であ
る。
る。
【図７】アービタの動作を示すタイミング図である。
【図８】アドレスバッファ／レジスタ及びアドレス切り
換え回路の構成図である。
換え回路の構成図である。
【図９】メモリブロックの構成図である。
【図１０】メモリブロックの動作を示すタイミング図で
ある。
ある。
１１ Ａポート １２ Ｂポート １３ セルフリフレッシュ回路 １４−１、１４−２、・・・１４−ｎ メモリブロック １５ アービタ １６ リフレッシュアドレスカウンタ １７ アドレス切り換え回路 １８ アドレス切り換え回路 １９ アドレス比較器 ２０−１ バスＡ ２０−２ バスＢ
Claims (10)
- 【請求項１】各々がコマンドを受信する複数Ｎ個の外部
ポートと、 該外部ポートにそれぞれ対応した複数Ｎ組のバスと、 該複数Ｎ組のバスに接続される複数のメモリブロック
と、 該複数Ｎ個の外部ポートからそれぞれ入力される複数の
コマンドがアクセスするアドレスを比較するアドレス比
較回路と、 該アドレス比較により同一のメモリブロックに対するア
クセスを該アドレス比較回路が検出すると、同一のメモ
リブロックにアクセスするコマンドのうち何れを実行し
何れを実行しないかを決定する裁定回路を含むことを特
徴とする半導体記憶装置。 - 【請求項２】あるコマンドの不実行を決定すると該裁定
回路はコマンド不実行を示す信号を装置外部に出力する
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】該コマンド不実行を示す信号は該不実行コ
マンドに対応するポートから出力されることを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項４】該複数のメモリブロックはダイナミック型
メモリセルで構成されたセル配列を含み、 該半導体記憶装置は該メモリセルをリフレッシュするタ
イミングを規定するリフレッシュ回路を更に含み、 第１のモードでは該複数Ｎ個の外部ポートの少なくとも
１つへ入力されるリフレッシュコマンドに応じて該メモ
リセルをリフレッシュし、第２のモードでは該リフレッ
シュ回路が指定するタイミングで該メモリセルをリフレ
ッシュすることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項５】該複数Ｎ個の外部ポートが全て非活性であ
る場合に該第２のモードになることを特徴とする請求項
４記載の半導体記憶装置。 - 【請求項６】リフレッシュ対象のアドレスを生成するリ
フレッシュアドレスカウンタを更に含み、該リフレッシ
ュアドレスカウンタは該裁定回路が発行したリフレッシ
ュコマンドに応じてカウントアップすることを特徴とす
る請求項４記載の半導体記憶装置。 - 【請求項７】該複数のメモリブロックの各々は制御回路
を含み、該制御回路は、対応するメモリブロックに対応
するアドレスを該複数Ｎ組のバスのうち１組のバスにお
いて検出すると、該１組のバスからコマンド信号を受信
することを特徴とする請求項１記載の半導体記憶装置。 - 【請求項８】該複数のメモリブロックの各々はバス選択
部及びメモリセル配列を更に含み、該バス選択部は、該
１組のバスを該メモリセル配列に接続することを特徴と
する請求項７記載の半導体記憶装置。 - 【請求項９】該複数Ｎ個の外部ポートの各々は、 シリアルに受信したデータをパラレルデータとして該複
数Ｎ組のバスのうちの対応するバスに供給する回路と、 該複数Ｎ組のバスのうちの対応するバスからパラレルに
供給されたデータをシリアルデータとして外部に出力す
る回路を含むことを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項１０】該複数Ｎ個の外部ポートからそれぞれ入
力される複数のコマンドは読み出しコマンドと書き込み
コマンドとを含み、該裁定回路は、該読み出しコマンド
については外部ポートへのコマンド入力タイミングに基
づいて、該書き込みコマンドについてはシリアル入力さ
れるデータの最後のデータが外部ポートへ入力されるタ
イミングに基づいて、コマンドの実行又は不実行を決定
することを特徴とする請求項９記載の半導体記憶装置。
Priority Applications (23)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398893A JP4783501B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体記憶装置 |
| DE60112701T DE60112701T2 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von DRAM |
| DE60132382T DE60132382T2 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von DRAM |
| EP05010995A EP1564748B1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| DE60142756T DE60142756D1 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von mehreren Speicherkernen |
| EP05010996A EP1564749B8 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| US09/968,516 US20020078311A1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| EP01308424A EP1220226B1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on DRAM core |
| EP07103542A EP1808861B1 (en) | 2000-12-20 | 2001-10-02 | Multi-port memory based on a plurality of memory cores |
| DE60136574T DE60136574D1 (de) | 2000-12-20 | 2001-10-02 | Multiportspeicher auf Basis von DRAM |
| TW090124818A TW526500B (en) | 2000-12-20 | 2001-10-08 | Multi-port memory based on DRAM core |
| KR1020010066494A KR100801119B1 (ko) | 2000-12-20 | 2001-10-26 | 디램 코어를 기반으로 한 다중 포트 메모리 |
| CN2009101503100A CN101582290B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器及其控制方法 |
| CN2008101849509A CN101477829B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CN2006101212012A CN1905059B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器及其控制方法 |
| CN 200510083508 CN1734668B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CN2008101849551A CN101452737B (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| CNB011393580A CN1271636C (zh) | 2000-12-20 | 2001-11-26 | 基于动态随机存取存储器核心的多端口存储器 |
| US10/284,092 US7120761B2 (en) | 2000-12-20 | 2002-10-31 | Multi-port memory based on DRAM core |
| US11/512,319 US7911825B2 (en) | 2000-12-20 | 2006-08-30 | Multi-port memory based on DRAM core |
| US13/031,080 US8547776B2 (en) | 2000-12-20 | 2011-02-18 | Multi-port memory based on DRAM core |
| US13/601,406 US8717842B2 (en) | 2000-12-20 | 2012-08-31 | Multi-port memory based on DRAM core |
| US13/601,475 US8687456B2 (en) | 2000-12-20 | 2012-08-31 | Multi-port memory based on DRAM core |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398893A JP4783501B2 (ja) | 2000-12-27 | 2000-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002197858A true JP2002197858A (ja) | 2002-07-12 |
| JP4783501B2 JP4783501B2 (ja) | 2011-09-28 |
Family
ID=18863764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398893A Expired - Fee Related JP4783501B2 (ja) | 2000-12-20 | 2000-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4783501B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190197A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002197864A (ja) * | 2000-12-27 | 2002-07-12 | Fujitsu Ltd | マルチポートメモリおよびその制御方法 |
| JP2002237184A (ja) * | 2001-02-09 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008077813A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
| JP2009503682A (ja) * | 2005-07-26 | 2009-01-29 | マイクロン テクノロジー， インク． | 複数アドレス、データ及びコマンドバスを有するメモリデバイス及び方法 |
| JP2009543268A (ja) * | 2006-06-29 | 2009-12-03 | モシス・インコーポレイテッド | シングルポートメモリセルを用いたデュアルポートｓｒａｍメモリ |
| JP2011023110A (ja) * | 2010-09-30 | 2011-02-03 | Fujitsu Semiconductor Ltd | マルチポートメモリおよびその制御方法 |
| US8006026B2 (en) | 2008-03-19 | 2011-08-23 | Elpida Memory, Inc. | Multi-port memory and computer system provided with the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190197A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002237184A (ja) * | 2001-02-09 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002245776A (ja) * | 2001-02-14 | 2002-08-30 | Fujitsu Ltd | 半導体記憶装置 |
-
2000
- 2000-12-27 JP JP2000398893A patent/JP4783501B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190197A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002237184A (ja) * | 2001-02-09 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002245776A (ja) * | 2001-02-14 | 2002-08-30 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190197A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002197864A (ja) * | 2000-12-27 | 2002-07-12 | Fujitsu Ltd | マルチポートメモリおよびその制御方法 |
| JP2002237184A (ja) * | 2001-02-09 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2009503682A (ja) * | 2005-07-26 | 2009-01-29 | マイクロン テクノロジー， インク． | 複数アドレス、データ及びコマンドバスを有するメモリデバイス及び方法 |
| JP4852692B2 (ja) * | 2005-07-26 | 2012-01-11 | ラウンド ロック リサーチ、エルエルシー | 複数アドレス、データ及びコマンドバスを有するメモリデバイス及び方法 |
| JP2009543268A (ja) * | 2006-06-29 | 2009-12-03 | モシス・インコーポレイテッド | シングルポートメモリセルを用いたデュアルポートｓｒａｍメモリ |
| JP2008077813A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
| US8006026B2 (en) | 2008-03-19 | 2011-08-23 | Elpida Memory, Inc. | Multi-port memory and computer system provided with the same |
| JP2011023110A (ja) * | 2010-09-30 | 2011-02-03 | Fujitsu Semiconductor Ltd | マルチポートメモリおよびその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4783501B2 (ja) | 2011-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7911825B2 (en) | Multi-port memory based on DRAM core | |
| KR100801119B1 (ko) | 디램 코어를 기반으로 한 다중 포트 메모리 | |
| KR100618070B1 (ko) | 리프레시를 자동으로 행하는 동적 메모리 회로 | |
| KR100816053B1 (ko) | 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치 | |
| JP5070656B2 (ja) | 半導体記憶装置 | |
| JPH1031886A (ja) | ランダムアクセスメモリ | |
| US6728157B2 (en) | Semiconductor memory | |
| US6549991B1 (en) | Pipelined SDRAM memory controller to optimize bus utilization | |
| JP4783501B2 (ja) | 半導体記憶装置 | |
| JP2002008371A (ja) | 半導体記憶装置 | |
| JP4997663B2 (ja) | マルチポートメモリおよびその制御方法 | |
| JP4824180B2 (ja) | 半導体記憶装置 | |
| JP4116801B2 (ja) | 半導体記憶装置 | |
| JP2002245776A (ja) | 半導体記憶装置 | |
| JP2009217310A (ja) | メモリアクセス方法及びメモリアクセス装置 | |
| JP5333398B2 (ja) | マルチポートメモリおよびその制御方法 | |
| JP2002093196A (ja) | 同期型半導体記憶装置 | |
| JP2003151268A (ja) | 半導体記憶装置 | |
| JP2002367372A (ja) | ダイナミック型メモリ装置 | |
| TW201032230A (en) | System and method for resolving request collision in a single-port SRAM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070906 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100720 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100917 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110614 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110711 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |