JP2002190197A

JP2002190197A - 半導体記憶装置

Info

Publication number: JP2002190197A
Application number: JP2000387891A
Authority: JP
Inventors: Yasuro Matsuzaki; 康郎松崎; Takaaki Suzuki; 孝章鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-12-20
Filing date: 2000-12-20
Publication date: 2002-07-05
Anticipated expiration: 2020-12-20
Also published as: CN1905059A; CN1832028A; CN1734668B; JP5070656B2; CN1905059B; CN1828766A; CN100530418C; CN101582290B; CN101582290A; CN101452737B; CN101477830A; CN101477829A; CN101477829B; CN101452737A; CN1734668A; CN100530417C

Abstract

(57)【要約】【課題】本発明は、ＤＲＡＭ特有の問題点を解決したＤ
ＲＡＭ型のマルチポートメモリを提供することを目的と
する。【解決手段】半導体記憶装置は、各々がコマンドを受信
する複数Ｎ個の外部ポートと、外部ポートの１つに入力
される複数のコマンド間の最小間隔の間に少なくともＮ
回のアクセス動作を逐次的に実行する内部回路を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくは複数のポートを備えた半導体記憶
装置に関する。

【０００２】

【従来の技術】複数のポートを備えた半導体記憶装置で
あるマルチポートメモリには、いくつかの種類がある。
以下において、マルチポートメモリと言った場合、複数
のポートを持ちそれぞれのポートから共通のメモリアレ
イに対し独立にアクセスできるメモリを指すこととす
る。そのようなメモリでは、例えば、ＡポートとＢポー
トを備え、Ａポートに接続したＣＰＵとＢポートに接続
したＣＰＵから共通のメモリアレイに独立に読み書きで
きる。

【０００３】マルチポートメモリは、アービタと呼ばれ
る裁定回路を備える。このアービタが、複数のポートか
ら受信したアクセス要求の優先順位を決定し、メモリア
レイの制御回路が、この優先順位に従ってアクセスを順
次実行する。例えば各ポートへの入力が早いアクセスか
ら順番に、優先的に実行される。

【０００４】このような場合、メモリアレイは複数のポ
ートからランダムにアクセスされるので、1回のアクセ
スに対して読み出し又は書き込み動作を実施したら直ち
にリセットして、次のアクセスに備える必要がある。即
ち、あるポートからのアクセスに対して、例えばＤＲＡ
Ｍで一般的なコラムアクセス動作のようにワード線を選
択状態に保持して順次コラムアドレスを移動して読み出
していくといった動作をすると、別のポートからのアク
セスがその間待たされ続けることになる。従って、1回
の読み出し或いは書き込み動作後には直ちにリセットを
する必要がある。

【０００５】従来、マルチポートメモリのメモリアレイ
としては、一般的にＳＲＡＭが用いられてきた。ＳＲＡ
Ｍはランダムアクセスが高速であり、また非破壊の読み
出しが可能だからである。

【０００６】例えば２ポートのマルチポートメモリで
は、１つのＳＲＡＭメモリセルに対して、ワード線とビ
ット線対が２セットずつ設けられる。一方のポートは、
一方のワード線とビット線対のセットを用いて読み書き
動作を実行し、他方のポートは、他方のワード線とビッ
ト線対のセットを用いて読み書き動作を実行する。これ
によって、２つのポートから独立に読み書きができるこ
とになる。但し、同じセルに両ポートから同時に書き込
み指示があった時は、同時に実施することは不可能とな
るので、片方のポートを優先して実施し、他方のポート
にはＢＵＳＹ信号を発生する。これをＢＵＳＹ状態とい
う。

【０００７】

【発明が解決しようとする課題】システムが高性能化す
るにつれて扱うデータ量も増大し、マルチポートメモリ
にも大容量が必要とされてきている。しかし上記のよう
なＳＲＡＭ型マルチポートメモリには、メモリセルの面
積が大きいという問題がある。

【０００８】これを解決するために、ＤＲＡＭアレイを
マルチポートメモリに採用することが考えられる。マル
チポートＳＲＡＭに対して大幅な高集積度を達成するた
めには、一般のＤＲＡＭセルの場合と同様に、マルチポ
ートメモリに使用するＤＲＡＭの１つのメモリセルは、
１本のワード線と１本のビット線にだけ接続されること
が必要である。このようにＤＲＡＭセルを用いてメモリ
ブロックを構成した場合、あるブロックのメモリセルに
対してあるポートから読み出し又は書き込み動作を実行
すると、その動作中は、そのブロックに対して他のポー
トからアクセスすることが出来ない。これは、ＤＲＡＭ
セルは破壊読み出しであるためである。即ち一旦情報を
読み出すと、この情報を増幅してセルに書き戻し更にワ
ード線・ビット線をプリチャージした後でなくては、同
一ブロック内の他のワード線を選択することが出来な
い。

【０００９】この理由のために、あるポートからアクセ
ス中のメモリブロックに他のポートからアクセスがある
と、ＢＵＳＹ状態になってしまう。ＳＲＡＭ型のマルチ
ポートメモリでは、同一のメモリセルに複数のポートか
ら同時に書き込み要求があったときだけＢＵＳＹ状態が
発生するが、ＤＲＡＭ型のマルチポートメモリでは、同
一のメモリブロックに複数のポートから同時に何らかの
アクセス要求があった場合にＢＵＳＹ状態が発生する。
従って、ＤＲＡＭ型のＢＵＳＹ発生確率は、ＳＲＡＭ型
のＢＵＳＹ発生確率に比べるとかなり大きい。ＢＵＳＹ
状態になると、所望の動作が実行出来ない、或いは待ち
時間が発生するので処理が遅くなるといった問題点があ
る。

【００１０】またＳＲＡＭ型のマルチポートメモリと異
なり、ＤＲＡＭ型のマルチポートメモリでは情報の保持
のために定期的にリフレッシュすることが必要となるの
で、リフレッシュのタイミング等についても対策が必要
になる。

【００１１】以上を鑑みて、本発明は、ＤＲＡＭ特有の
問題点を解決したＤＲＡＭ型のマルチポートメモリを提
供することを目的とする。

【００１２】

【課題を解決するための手段】本発明により半導体記憶
装置は、各々がコマンドを受信する複数Ｎ個の外部ポー
トと、外部ポートの１つに入力される複数のコマンド間
の最小間隔の間に少なくともＮ回のアクセス動作を逐次
的に実行する内部回路を含むことを特徴とする。

【００１３】また複数Ｎ個の外部ポートからそれぞれ入
力される複数のコマンドを内部回路に実行させるコマン
ド実行順番を決定する裁定回路を更に含むことを特徴と
する。

【００１４】上記発明では、複数Ｎ個のポートからコマ
ンドが入力された場合に、Ｎ個のポートに対応するＮ個
のコマンドを、あるポートに着目した場合の最小のコマ
ンドサイクルの間に順次実行する。これにより、外部か
らは任意のポートについて、最小のコマンドサイクルの
間に、そのポートのコマンド入力に対するアクセス動作
を実行するように見える。この場合、ＢＵＳＹ状態とな
る可能性があるのは、同一のアドレスに複数のポートか
ら同時にアクセス要求があったときだけである。従っ
て、ＳＲＡＭ型のマルチポートメモリのＢＵＳＹ発生確
率と、同等の低いＢＵＳＹ発生確率を実現することが出
来る。

【００１５】また更に本発明の半導体記憶装置におい
て、内部回路は、ダイナミック型メモリセルで構成され
たセル配列と、メモリセルをリフレッシュするタイミン
グを規定するリフレッシュ回路を含み、第１のモードで
は複数Ｎ個の外部ポートの少なくとも１つへ入力される
リフレッシュコマンドに応じてメモリセルをリフレッシ
ュし、第２のモードではリフレッシュ回路が指定するタ
イミングでメモリセルをリフレッシュすることを特徴と
する。

【００１６】上記発明では、外部ポートから指定してリ
フレッシュ動作を実行する動作モードと、内蔵リフレッ
シュ回路の指示によりリフレッシュ動作を実行する動作
モードを用意しておくことで、例えば所定の外部ポート
をリフレッシュ管理用のポートとして定期的にリフレッ
シュコマンドを入力するように動作させたり、このリフ
レッシュ管理用のポートが非活性状態の場合に内蔵リフ
レッシュ回路によってリフレッシュ動作を実行すること
等が可能になり、システム構成に応じて柔軟にリフレッ
シュ管理を行うことが出来る。

【００１７】

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。

【００１８】まず本発明の動作原理について説明する。

【００１９】図1は、本発明の動作原理を説明するため
の図である。図１には、２ポートの場合の原理図を示す
が、２つ以上のＮポートの場合であっても同様の動作が
可能である。

【００２０】内部（ＤＲＡＭコア）が２サイクル回る時
間を、外部コマンドサイクルの１サイクルと設定する。
すなわち外部のコマンドサイクルに対し内部動作サイク
ルは倍速で回る。AポートとBポートの両方から入ってき
たコマンドを、コマンド受け付けの早いものから順番
に、内部メモリにおいて倍速で処理し、出力データをそ
れぞれのポートに渡す。即ち、１回の内部動作サイクル
で、ワード線の選択、データの増幅、コラム選択、Read
又はWrite動作、及びプリチャージの一連の動作を実行
し、当該メモリブロックに対するアクセス動作を完結さ
せる。

【００２１】例えば、図１のＡポートに対する外部コマ
ンドサイクルのタイミングＣ１では、Ａポートから読み
出しコマンドが入力される。また、Ｂポートに対する外
部コマンドサイクルのタイミングＣ１’では、Ｂポート
から読み出しコマンドが入力される。Ａポートからの読
み出しコマンドの方が僅かにタイミングが早いために、
Ｂポートからの読み出しコマンドよりも先に内部で実行
される。ここで外部コマンドサイクルは４クロックサイ
クルである。各読み出しコマンドは、図１に示されるよ
うに、内部動作サイクルである２クロックサイクルで実
行され完了する。従って、Ａポートからの読み出しアク
セスとＢポートからの読み出しアクセスとが同一のブロ
ックに対するものであっても、各アクセスを２クロック
サイクルで実行完了することによって、外部コマンドサ
イクルである４クロックサイクルで入力されたＡポート
及びＢポートからの読み出し命令に対して、ＢＵＳＹ状
態を発生することなく読み出し動作を実行することが出
来る。

【００２２】このようにして、仮に同一のメモリブロッ
クに複数のポートから同時期にアクセスがある場合であ
っても、内部メモリでは倍速に連続して処理することが
可能であるために、ＢＵＳＹ状態とはならない。

【００２３】また図１に示されるように、リフレッシュ
コマンドを外部から与えた場合（例えばＡポートから与
えた場合）、他のポート（この例ではＢポート）のアク
セスに影響を与えないで形で、内部においてリフレッシ
ュ動作を実行することができる。この場合、例えば、複
数のポートのうちの１つのポート（図１の例ではＡポー
ト）をリフレッシュ管理をするポートとして設定して、
リフレッシュ命令は常にこのポートから入力するように
して良い。

【００２４】またデータ出力は、複数のコラムアドレス
からデータをパラレルに読み出して出力時にシリアルに
変化してデータ出力するバーストタイプとすることによ
り、データ転送速度を向上させ、連続したＲｅａｄコマ
ンドに対しデータを連続して出力することが可能とな
る。

【００２５】図２は、複数のポートのうちの一方のポー
トだけを動作させた場合のリフレッシュ動作を示す図で
ある。

【００２６】図２に示すように、例えばＡポート及びＢ
ポートの２つのポートを備えている場合に、必ずしも両
方のポートを動作させる必要はない。リフレッシュタイ
マを内蔵させることで、内部でリフレッシュコマンドを
内部で発生させることが出来る。例えば、図２に示され
るように、片方のポート（例えばＢポート）が停止して
いる場合にリフレッシュコマンドを内部で発生させ、Ａ
ポートのアクセスに影響を与えずに内部でリフレッシュ
を実施することが可能である。

【００２７】例えば、ＡポートをコントローラＡが制御
し、ＢポートをコントローラＢが制御し、コントローラ
Ｂがリフレッシュの管理を実施している場合を考える。
このような場合、上記のような内部リフレッシュの機能
があれば、Ｂポートを完全に止めてＡポートだけを使用
することができるので、システムの動作に対応した電力
削減が可能になる。

【００２８】図３は、２ポート、３ポート、及びＮポー
トの場合の本発明の原理を説明するための図である。

【００２９】前述のように、本発明は３ポート以上のマ
ルチポートメモリにも適用が可能である。図３（ａ）
は、図１及び図２で示したような２ポートの場合の１つ
のポートに対する動作を示す。また（ｂ）には、３ポー
トの場合の１つのポートに対する動作を示し、（ｃ）に
は、Nポートメモリの場合を示す。図３（ｃ）に示され
るように、Nポートメモリの場合には、外部コマンドサ
イクルに対して内部動作サイクルの長さを１／Nにすれ
ばよい。

【００３０】以下に、本発明の実施例による半導体記憶
装置を説明する。

【００３１】図４は、本発明によるマルチポートメモリ
の第１の実施例を示す構成図である。この例では、Ａポ
ートとＢポートの２つのポートを持つ構成となってい
る。

【００３２】図４のマルチポートメモリ１０は、Ａポー
ト１１、Ｂポート１２、セルフリフレッシュ回路１３、
ＤＲＡＭコア１４、アービタ１５、リフレッシュコマン
ドレジスタ１６、コマンドレジスタＡ１７、コマンドレ
ジスタＢ１８、リフレッシュアドレスレジスタ１９、ア
ドレスレジスタＡ２０、アドレスレジスタＢ２１、Ｗｒ
ｉｔｅデータレジスタＡ２２、Ｗｒｉｔｅデータレジス
タＢ２３、転送ゲートＡ２４、及び転送ゲートＢ２５を
含む。

【００３３】Ａポート１１は、モードレジスタ３１、Ｃ
ＬＫバッファ３２、データ入出力回路３３、アドレスバ
ッファ３４、及びコマンドデコーダ３５を含む。またＢ
ポート１２は、モードレジスタ４１、ＣＬＫバッファ４
２、データ入出力回路４３、アドレスバッファ４４、及
びコマンドデコーダ４５を含む。Ａポート１１及びＢポ
ート１２では、それぞれのクロックＣＬＫＡ及びＣＬＫ
Ｂに同期して、独立して外部バスとのアクセスが確立さ
れる。モードレジスタ３１及び４１には、それぞれのポ
ートに対して、データレイテンシやバースト長等のモー
ドを設定できるようになっている。この実施例では、Ａ
ポート１１及びＢポート１２の両方のポートにモードレ
ジスタを配置し、それぞれのポートでモード設定可能な
構成としてある。しかし例えば、片方のポートにだけモ
ードレジスタを配置して、両方のポート分の設定を片方
のポートで実施するようにしてもよい。

【００３４】セルフリフレッシュ回路１３は、リフレッ
シュタイマ４６と、リフレッシュコマンド発生器４７を
含む。セルフリフレッシュ回路１３は、内部でリフレッ
シュコマンドを発生する回路であり、信号ＣＫＥＡ１及
びＣＫＥＢ１をＡポート１１及びＢポート１２から受け
取る。信号ＣＫＥＡ１及びＣＫＥＢ１は、外部からの信
号ＣＫＥＡとＣＫＥＢを、それぞれＣＬＫバッファ３２
及び４２でバッファした信号である。外部からの信号Ｃ
ＫＥＡとＣＫＥＢは、それぞれのポートのクロックバッ
ファを停止させ当該ポートを非活性にするために用いら
れる。Ａポート１１及びＢポート１２のうちで片方のポ
ートが非活性になったら、セルフリフレッシュ回路１３
が動作する。モードレジスタ３１及び４１にどちらのポ
ートがリフレッシュ管理を担当するかを設定しておけ
ば、リフレッシュ管理担当ポートが非活性になった時
に、セルフリフレッシュ回路１３を動作させるようにし
てもよい。

【００３５】またＤＲＡＭコア１４は、メモリアレイ５
１、デコーダ５２、制御回路５３、ＷｒｉｔｅＡｍｐ５
４、及びセンスバッファ５５を含む。メモリアレイ５１
は、ＤＲＡＭメモリセル、セルゲートトランジスタ、ワ
ード線、ビット線、センスアンプ、コラム線、コラムゲ
ート等からなり、読み出し動作・書き込み動作の対象と
なるデータを記憶する。デコーダ５２は、アクセスする
アドレスをデコードする。制御回路５３は、ＤＲＡＭコ
ア１４の動作を制御する。ＷｒｉｔｅＡｍｐ５４は、メ
モリアレイ５１に書き込むデータを増幅する。センスバ
ッファ５５は、メモリアレイ５１から読み出すデータを
増幅する。

【００３６】Ａポート１１への入力は、アドレスレジス
タＡ２０、リフレッシュコマンドレジスタ１６、コマン
ドレジスタＡ１７、及びＷｒｉｔｅデータレジスタＡ２
２に転送される。またＢポート１２への入力は、アドレ
スレジスタＢ２１、リフレッシュコマンドレジスタ１
６、コマンドレジスタＢ１８、及びＷｒｉｔｅデータレ
ジスタＢ２３に供給される。アービタ（裁定回路）１５
は、Ａポート１１及びＢポート１２の間でどちらのコマ
ンドを優先して処理するかを決定するために、コマンド
の入力された順番を判定する。その判定結果に従った順
番で、アービタ１５は、各レジスタからＤＲＡＭコア１
４にコマンド、アドレス、及びデータ（書き込み動作の
場合）を転送する。転送されたデータに基づいて、ＤＲ
ＡＭコア１４が動作する。読み出しコマンドの場合に
は、ＤＲＡＭコア１４から読み出されたデータは、対応
するコマンドが入力されたポートに転送され、パラレル
・シリアル変換され、そのポートのクロックに同期して
出力される。

【００３７】図５は、アービタ１５へのコマンド入力に
関連する回路の構成図である。

【００３８】コマンドデコーダ３５は、入力バッファ６
１、コマンドデコーダ６２、及び（ｎ−１）クロックデ
ィレイ回路６３を含む。またコマンドデコーダ４５は、
入力バッファ７１、コマンドデコーダ７２、及び（ｎ−
１）クロックディレイ回路７３を含む。コマンドレジス
タＡ１７は、Ｒｅａｄコマンドレジスタ１７−１及びＷ
ｒｉｔｅコマンドレジスタ１７−２を含む。またコマン
ドレジスタＢ１8は、Ｒｅａｄコマンドレジスタ１８−
１及びＷｒｉｔｅコマンドレジスタ１８−２を含む。

【００３９】入力バッファ６１或いは７１に入力された
コマンドは、Ｒｅａｄコマンドの場合は、コマンドデコ
ーダ６２或いは７２を介して、そのままのタイミングで
Ｒｅａｄコマンドレジスタ１７−１或いは１８−１に転
送される。Ｗｒｉｔｅコマンドの場合は、（ｎ−１）ク
ロックディレイ回路６３或いは７３で（ｎ−１）クロッ
ク遅延され、書き込まれる一連のバーストデータのｎ個
目の最終データが入力されたタイミングで、Ｗｒｉｔｅ
コマンドレジスタ１７−２或いは１８−２に転送され
る。

【００４０】またリフレッシュコマンドに関しては、Ａ
ポート１１、Ｂポート１２、及びリフレッシュコマンド
発生器４７からのリフレッシュコマンドが、リフレッシ
ュコマンドレジスタ１６に転送される。リフレッシュコ
マンドの発生頻度が低いので、リフレッシュコマンドレ
ジスタを複数個用意する必要は無い。またリフレッシュ
コマンド発生器４７に入力されるセルフリフレッシュ設
定情報は、モードレジスタ３１及び４１から供給される
情報であり、どちらのポートがリフレッシュ管理をして
いるかを示す情報である。

【００４１】アービタ１５は、各コマンドレシスタにコ
マンドが転送された順番を検出し、ＤＲＡＭ制御回路５
３にそのコマンドを順番に1個づつ転送する。

【００４２】ＤＲＡＭ制御回路５３はコマンドを受信し
たら（またはコマンド実行が終了に近づいたら）、ＲＥ
ＳＥＴ１信号を発生し、アービタ１５に次ぎのコマンド
を用意させる。本実施例では、ＲＥＳＥＴ１信号が切断
されると、ＤＲＡＭ制御回路５３は次のコマンドを受信
する。

【００４３】アービタ１５はＲＥＳＥＴ１信号を受け取
ると、リセット信号ＲｅｓｅｔＲＡ、ＲｅｓｅｔＷＡ、
ＲｅｓｅｔＲＢ、ＲｅｓｅｔＷＢ、及びＲｅｓｅｔＲＥ
Ｆのいずれかを、コマンドレジスタＡ１７、コマンドレ
ジスタＢ１８、及びリフレッシュコマンドレジスタ１６
のうちの対応するコマンドレジスタに供給する。これに
よって、ＤＲＡＭコア１４への転送が終了したコマンド
が格納されているコマンドレジスタをリセットし、この
コマンドレジスタに次ぎのコマンドを用意する。

【００４４】図６は、アービタ１５の構成を示す回路図
である。

【００４５】図６（ａ）に示されるように、アービタ１
５は、比較器８０−１乃至８０−１０、ＡＮＤ回路８１
−１乃至８１−５、ＡＮＤ回路８２−１乃至８２−５、
ＡＮＤ回路８３−１乃至８３−５、ディレイ回路８４−
１乃至８４−５、インバータ８５乃至８７、ＮＡＮＤ回
路８８、及びインバータ８９及び９０を含む。比較器８
０−１乃至８０−１０の各々は同一の回路構成を有して
おり、図６（ｂ）に示されるように、ＮＡＮＤ回路９１
及び９２と、インバータ９３及び９４を含む。

【００４６】コマンドレジスタＡ１７からの読み出しコ
マンド信号ＲＡ２と書き込みコマンド信号ＷＡ２と、コ
マンドレジスタＢ１８からの読み出しコマンド信号ＲＢ
２と書き込みコマンド信号ＷＢ２と、更にリフレッシュ
コマンドレジスタ１６からのリフレッシュコマンドＲＥ
Ｆ２が、アービタ１５に供給される。これら５個のコマ
ンド信号から２つを選択する１０通りの組合せ全てに対
して、１０個の比較器８０−１乃至８０−１０が、コマ
ンド到着タイミングの前後関係を判定する。

【００４７】各比較器は２個のコマンドのタイミングを
比較して、先にＨＩＧＨが入力された側の出力をＨＩＧ
Ｈとする。例えば、比較器８０−１乃至８０−４は、Ａ
ポート１１に対する読み出しコマンド信号ＲＡ２と、他
の４個のコマンドとの前後関係を判定する。読み出しコ
マンド信号ＲＡ２が、他の４個のコマンドのいずれより
も早い場合には、ＡＮＤ回路８１−１の出力である読み
出しコマンド信号ＲＡ３１がＨＩＧＨになる。ＲＥＳＥ
Ｔ１信号がＬＯＷの場合には、この読み出しコマンド信
号ＲＡ３１が、読み出しコマンド信号ＲＡ３として、ア
ービタ１５からＤＲＡＭコア１４に出力される。

【００４８】コマンドをＤＲＡＭコア１４が受信する
と、ＲＥＳＥＴ１信号がＤＲＡＭコアで発生されＨＩＧ
Ｈとなる。このＲＥＳＥＴ１信号は、インバータ８５乃
至８７、ＮＡＮＤ回路８８、及びインバータ８９によっ
てパルス信号に変換され、ＡＮＤ回路８３−１乃至８３
−５に供給される。例えば、読み出しコマンド信号ＲＡ
３１がＨＩＧＨの場合には、ディレイ回路８４−１を介
して、受信済のコマンドが格納されたコマンドレジスタ
をリセットする信号（ＲｅｓｅｔＲＡ）を発生する。

【００４９】図７は、アービタ１５の動作を示すタイミ
ングチャートである。

【００５０】図７に示される信号名は、図６の各部に示
される。図７は、読み出しコマンドが、Ａポート１１と
Ｂポート１２に供給された場合のアービタ１５の動作を
示す。図７に示されるように、まずＡポート１１に対応
する読み出し命令であるＲＡ２が優先的に選択されてＲ
Ａ３１が生成され、コア回路が読み出し動作ＲＥＡＤ−
Ａを実行する。これにより生成されたリセット信号ＲＥ
ＳＥＴ１に応じて、読み出しコマンド信号ＲＡ２がリセ
ットされる。これに応じて、Ｂポート１２に対応する読
み出し命令であるＲＢ２が選択されＲＢ３１が生成され
る。リセット信号ＲＥＳＥＴ１がＬＯＷになると、読み
出し命令ＲＢ３がコア回路に供給され、読み出し動作Ｒ
ＥＡＤ−Ｂを実行する。

【００５１】図８は、ＤＲＡＭコア１４へのアドレス入
力に関連する回路の構成図である。

【００５２】Ａポート１１のアドレスバッファ３４は、
入力バッファ３４−１、転送ゲート３４−２、及びＯＲ
回路３４−３を含む。図５に示されるコマンドデコーダ
６２の出力である読み出しコマンド信号ＲＡ１に対し
て、立ち上がりエッジをパルス化したパルス信号が、Ｏ
Ｒ回路３４−３の一方の入力にＲＡ１Ｐとして供給され
る。また図５に示されるコマンドデコーダ６２のもう一
方の出力である書き込みコマンド信号ＷＡ１に対して、
立ち上がりエッジをパルス化したパルス信号が、ＯＲ回
路３４−３のもう一方の入力にＷＡ１Ｐとして供給され
る。以降同様に、信号名の最後にＰが付いている信号
は、対応する信号名の信号に対して、その立ち上がりエ
ッジをパルス化する等して作成した信号を表す。

【００５３】Ｂポート１２のアドレスバッファ４４は、
入力バッファ４４−１、転送ゲート４４−２、及びＯＲ
回路４４−３を含む。

【００５４】アドレスレジスタＡ２０は、アドレスラッ
チ１０１、転送ゲート１０２、アドレスラッチ１０３、
転送ゲート１０４、転送ゲート１０５、アドレスラッチ
１０６、及び転送ゲート１０７を含む。またアドレスレ
ジスタＢ２１は、アドレスラッチ１１１、転送ゲート１
１２、アドレスラッチ１１３、転送ゲート１１４、転送
ゲート１１５、アドレスラッチ１１６、及び転送ゲート
１１７を含む。

【００５５】リフレッシュアドレスレジスタ１９は、リ
フレッシュアドレスカウンタ／レジスタ１９−１、イン
バータ１９−２、及び転送ゲート１９−３を含む。リフ
レッシュアドレスはリフレッシュアドレスカウンタ／レ
ジスタ１９−１で発生され保持される。

【００５６】上記回路構成によって、Ｒｅａｄコマンド
またはＷｒｉｔｅコマンドが外部から入力されると、そ
れと同時に入力されたアドレスが、アドレスラッチ１０
１或いは１１１に転送される。コマンドがＲｅａｄコマ
ンドの場合には、そのままのタイミングでアドレスラッ
チ１０６或いは１１６に転送される。コマンドがＷｒｉ
ｔｅコマンドの場合には、一連の書き込みデータの最終
データの取り込みタイミングで、アドレスラッチ１０３
或いは１１３に転送される。

【００５７】図８の回路構成に示されるように、アービ
タ１５がＤＲＡＭコア１４に転送するコマンド信号であ
るＲＡ３、ＷＡ３、ＲＢ３、ＷＢ３、及びＲＥＦ３に対
応したパルス信号ＲＡ３Ｐ、ＷＡ３Ｐ、ＲＢ３Ｐ、ＷＢ
３Ｐ、及びＲＥＦ３Ｐに応答して、アドレス信号がアド
レスラッチからＤＲＡＭコア１４に転送される。

【００５８】図９は、データ出力に関連する回路の構成
図である。

【００５９】データ入出力回路３３のデータ出力に関連
する部分は、データラッチ１２１、転送ゲート１２２、
データラッチ１２３、パラレル・シリアル変換器１２
４、出力バッファ１２５、及び転送信号発生回路１２６
を含む。またデータ入出力回路４３のデータ出力に関連
する部分は、データラッチ１３１、転送ゲート１３２、
データラッチ１３３、パラレル・シリアル変換器１３
４、出力バッファ１３５、及び転送信号発生回路１３６
を含む。

【００６０】メモリアレイ５１から読み出されたデータ
は、センスバッファ５５で増幅され、転送ゲートＡ２４
或いは転送ゲートＢ２５を介して、データ入出力回路３
３或いはデータ入出力回路４３に供給される。この際、
実行したコマンドがＡポート１１側の読み出しであれば
転送ゲートＡ２４が開き、実行したコマンドがＢポート
１２側の読み出しであれば転送ゲートＢ２５が開く。こ
れにより供給されたデータは、データラッチ１２１或い
は１３１にラッチされ保持される。

【００６１】転送ゲート１２２或いは１３２は、転送信
号発生回路１２６或いは１３６からの転送信号によっ
て、各ポートでのＲｅａｄコマンド受信から所定のレイ
テンシ後に開かれる。これによりデータラッチ１２１或
いは１３１のデータは、データラッチ１２３或いは１３
３に転送される。その後パラレル・シリアル変換器１２
４或いは１３４でパラレルデータからシリアルデータに
変換され、出力バッファ１２５或いは１３５に転送され
出力される。

【００６２】図１０は、転送信号発生回路１２６或いは
１３６の構成を示す回路図である。

【００６３】転送信号発生回路１２６或いは１３６は、
フリップフロップ１４１乃至１４４及びマルチプレクサ
１４５を含む。フリップフロップ１４１には、読み出し
コマンド信号ＲＡ１或いはＲＢ１が供給され、クロック
信号ＣＬＫＡ１或いはＣＬＫＢ１に同期して、次段のフ
リップフロップにコマンド信号が伝播されていく。マル
チプレクサ１４５には、レイテンシ情報Ａ或いはＢが供
給される。このレイテンシ情報は、レイテンシを例えば
何クロックサイクルと指定する情報である。このレイテ
ンシ情報に基づいて、マルチプレクサ１４５が、対応す
るフリップフロップのＱ出力を選択して、データ転送信
号として出力する。

【００６４】図１１は、データ入力に関連する回路の構
成図である。

【００６５】データ入出力回路３３のデータ入力に関連
する部分は、データ入力バッファ１５１、シリアル・パ
ラレル変換器１５２、及びデータ転送部１５３を含む。
またデータ入出力回路４３のデータ入力に関連する部分
は、データ入力バッファ１５４、シリアル・パラレル変
換器１５５、及びデータ転送部１５６を含む。

【００６６】データ入力バッファ１５１或いは１５４に
シリアル入力されたデータが、シリアル・パラレル変換
器１５２或いは１５５でパラレルデータに変換される。
最後のデータが入力された時点で、パラレルデータが、
ＷｒｉｔｅデータレジスタＡ２２或いはＷｒｉｔｅデー
タレジスタＢ２３に転送される。アービタ１５からＷｒ
ｉｔｅコマンドがＤＲＡＭコア１４に転送されると、そ
れに対応するタイミングを示す信号ＷＡ３Ｐ或いはＷＢ
３Ｐによって、ＷｒｉｔｅデータレジスタＡ２２或いは
ＷｒｉｔｅデータレジスタＢ２３のデータがＤＲＡＭコ
ア１４に転送される。

【００６７】図１２は、連続してＲｅａｄコマンドが入
力された場合の動作を示すタイミング図である。

【００６８】Ａポート１１とＢポート１２は、それぞれ
周波数の異なるクロックＣＬＫＡとＣＬＫＢに同期して
動作する。この例では、Ａポート１１は最高クロック周
波数で動作し、Ｂポート１２はそれより遅いクロック周
波数で動作する。

【００６９】Ａポート１１はＲｅａｄコマンドサイクル
＝４（ＣＬＫＡ）、データレイテンシ＝４、バースト長
＝４であり、Ｂポート１２はＲｅａｄコマンドサイクル
＝２（ＣＬＫＢ）、データレイテンシ＝２、バースト長
＝２である。データレイテンシとバースト長はそれぞれ
のポートのモードレジスタに設定される。

【００７０】両ポートが受信したコマンドは、それぞれ
コマンドレジスタに保持される。またリフレッシュコマ
ンドは、リフレッシュコマンドレジスタに保持される。
アービタはこれらのコマンドレジスタを監視し、早く発
生したコマンドから順番にＤＲＡＭコアに転送する。前
回転送したコマンドの処理が終了してから、次ぎのコマ
ンドを転送する。

【００７１】ＤＲＡＭコアから読み出されたデータは、
センスバッファから各ポートのデータラッチ（図９参
照）に転送される。その後、パラレルデータからシリア
ルデータに変換され、外部クロックに同期してバースト
出力される。

【００７２】図１２に示されるように、リフレッシュコ
マンドがＡポートから1回入力されているが、Ｂポート
の動作には影響を与えていない。

【００７３】図１３は、連続してＷｒｉｔｅコマンドが
入力された場合の動作を示すタイミング図である。

【００７４】書き込み動作時に外部から入力されるデー
タは、バースト入力である。このときＷｒｉｔｅコマン
ドレジスタにＷｒｉｔｅコマンドが保持されるタイミン
グは、バースト入力の最終データが入力されたタイミン
グである。

【００７５】図１３に示されるように、Ａポートから与
えたリフレッシュコマンドは、Ｂポートの動作に影響を
与えていない。

【００７６】図１４は、Ａ及びＢの両ポートが最高クロ
ック周波数で動作する場合を示すタイミング図である。

【００７７】図１４に示されるように、両ポートのクロ
ックの位相に差があってもよい。両ポートともＲｅａｄ
コマンドサイクル＝４、データレイテンシ＝４、バース
ト長＝４である。両ポートを最高クロック周波数で動作
させて、連続してＲｅａｄコマンドを入力した場合であ
っても、問題なく動作しているのがわかる。

【００７８】図１５は、Ａ及びＢの両ポートが最高クロ
ック周波数で動作する場合を示すタイミング図である。
図１５では、両ポートに書き込みコマンドが連続して入
力される。

【００７９】図１５に示されるように、両ポートのクロ
ックの位相に差があってもよい。両ポートともＷｒｉｔ
ｅコマンドサイクル＝４、データレイテンシ＝４、バー
スト長＝４である。両ポートを最高クロック周波数で動
作させて、連続してＷｒｉｔｅコマンドを入力した場合
であっても、問題なく動作しているのがわかる。

【００８０】図１６は、コマンドがＲｅａｄからＷｒｉ
ｔｅに切り替わる場合の動作を示すタイミング図であ
る。

【００８１】図１６に示されるように、Ｗｒｉｔｅ→Ｗ
ｒｉｔｅまたはＲｅａｄ→Ｒｅａｄのコマンド間隔に対
して、Ｗｒｉｔｅ→Ｒｅａｄは余分にコマンド間隔を空
ける必要がある。これは書き込みコマンドをコマンドレ
ジスタに転送して処理するタイミングが、バースト入力
の最後のデータを入力したタイミングとされているため
である。これに対して読み出しコマンドをコマンドレジ
スタに転送して処理するのは、読み出しコマンドが入力
されたタイミングであるので、Ｗｒｉｔｅ→Ｒｅａｄと
コマンドが続く場合には、余分にコマンド間隔を空ける
必要がある。但しこれは、データをバースト入力してパ
ラレルデータに変換するという動作に起因するものであ
り、例えば４つのデータをバースト入力する代わりに１
つだけデータを入力するよう構成すれば、Ｗｒｉｔｅ→
Ｒｅａｄとコマンドが続く場合であってもコマンド間隔
を空ける必要はない。

【００８２】即ち、１つの書き込みコマンドに対して１
つだけデータを入力するよう構成すれば、Ｗｒｉｔｅ→
Ｒｅａｄとコマンドが続く場合であっても、Ｗｒｉｔｅ
→ＷｒｉｔｅまたはＲｅａｄ→Ｒｅａｄと同様のコマン
ド間隔で動作することが可能である。

【００８３】図１７は、コマンドがＲｅａｄからＷｒｉ
ｔｅに切り替わる場合にリフレッシュコマンドを入力す
るタイミングを示した図である。

【００８４】図１７上部に、リフレッシュコマンドを入
力するタイミングを示してある。ここに示した期間の何
処かのタイミングで、リフレッシュコマンドを入力すれ
ばよい。例えば、図１７に示されるタイミングでリフレ
ッシュコマンドを入力しても、リフレッシュ動作が実際
に開始されるのは先行する書き込みコマンドの実行が終
了してからであり、それまでの間リフレッシュコマンド
はリフレッシュコマンドレジスタで待機する状態にあ
る。従って、この待機状態に対応する期間内であれは、
任意のタイミングでリフレッシュコマンドを投入して良
いことが分かる。

【００８５】図１８は、片方のポートを非活性にした場
合の動作を示すタイミング図である。

【００８６】図１８に示されるように、片方のポート
（図ではＡポート１１）を非活性にした場合には、リフ
レッシュタイマに基づいて内部でリフレッシュコマンド
が発生され、これに応じてリフレッシュ動作が実行され
る。

【００８７】図１９は、両ポートを非活性にした場合の
動作を示すタイミング図である。

【００８８】図１９に示されるように、両方のポートを
非活性にした場合も、リフレッシュタイマに基づいて内
部でリフレッシュコマンドが発生され、これに応じてリ
フレッシュ動作が実行される。

【００８９】図２０は、ＤＲＡＭコアの動作を示すタイ
ミング図である。図２０（ａ）が読み出し動作の場合を
示し、図２０（ｂ）が書き込み動作の場合を示す。図２
０（ａ）及び（ｂ）に示されるような動作タイミング
で、１個のコマンドに対し、ワード線選択、データ増
幅、ライトバック、及びプリチャージを順次実行し、動
作を完結させる。

【００９０】図２１は、１つのポートだけ動作させた場
合の倍速動作を示すタイミング図である。

【００９１】２つ設けられたポートのうち一方のポート
を停止することにより、他方のポートから入力するコマ
ンドの間隔を半分にすることが出来る。このとき外部コ
マンドの最高サイクルと内部動作の最高サイクルとは一
致する。図２１の例では、クロック周波数は変えずに、
コマンド間隔を短くしている。この場合、バースト長も
短くなるので、データ転送レートは両方のポートを使用
する場合と変わらない。

【００９２】図２２は、クロック周波数を２倍にしてデ
ータ転送レートを２倍にした倍速動作を示すタイミング
図である。

【００９３】図２２では、２つ設けられたポートのうち
一方のポートを停止した場合に、他方のポートから入力
するクロック信号を２倍の周波数とする。これに伴っ
て、コマンド入力の時間間隔は半分になる。この場合、
バースト長は両方のポートを使用する場合と同じである
ので、データ転送レートは両方のポートを使用する場合
に対して２倍になる。

【００９４】なお外部クロック信号は入出力回路部にし
か入力されないので、その部分を高速動作に対応して設
計しておけば、上記倍速動作を容易に実現することが可
能となる。

【００９５】図２３は、本発明の第２の実施例を説明す
るための図である。

【００９６】メモリは一般的に、用途に応じて拡張する
ものである。マルチポートメモリの場合も同様であり、
１個で使うだけではなく、複数個搭載してメモリを拡張
する場合がある。

【００９７】マルチポートメモリはアービタを内蔵して
おり、どちらのポートのコマンドが早いかを検出して、
その順番でコマンドを実行する。両ポートのコマンドが
殆ど同時に入力された場合も、順番を決定して順次実行
する。図２３のように複数のマルチポートメモリ２００
−１乃至２００−ｎを搭載し、これらのマルチポートメ
モリ２００−１乃至２００−ｎに、Ａポートコントロー
ラ２０１及びＢポートコントローラ２０２から、同一の
コマンドを与えたとする。ＡポートとＢポートのコマン
ドが同時に発行されたとしても、信号線の長さや電源ノ
イズの影響によって、各マルチポートメモリに到達する
コマンドの相対的タイミングが若干異なってしまう場合
がある。この場合、各々のマルチポートメモリのアービ
タが、各々異なる順番でコマンドを実行してしまう可能
性がある。

【００９８】このＡポートとＢポートのコマンドが別々
のアドレスに対するコマンドであれば、メモリデバイス
間で順番が異なっても問題ないが、同一のアドレスに対
するコマンドの場合には問題が発生する。

【００９９】例えば、同じセルに対してＷｒｉｔｅして
からＲｅａｄするのと、ＲｅａｄしてからＷｒｉｔｅす
るのでは、Ｒｅａｄしたデータが異なる結果となる。ま
た例えば、ＡポートのデータをＷｒｉｔｅした後にBポ
ートのデータをＷｒｉｔｅした場合、メモリに残るのは
Ｂポートのデータであるが、逆の順で実行した場合に
は、メモリにはＡポートのデータが残ることになる。

【０１００】このようにメモリデバイス間でコマンド実
行の順番が異なってしまったのでは、データの信頼性に
大きな問題が発生する。

【０１０１】従って、複数のマルチポートメモリを使用
する場合には、マルチポートメモリ間でアービタの判定
を合わせる必要がある。これを解決するために、本発明
の第２の実施例では、複数のマルチポートメモリの中で
1つをマスタデバイス２００−１とし、残りをスレーブ
デバイス２００−２乃至２００−ｎとし、マスタデバイ
スのアービタの判定にスレーブデバイスが判定を合わせ
る。

【０１０２】図２４は、本発明によるマルチポートメモ
リの第２の実施例を示す構成図である。この例では、Ａ
ポートとＢポートの２つのポートを持つ構成となってい
る。

【０１０３】図４に示される第1の実施例との違いとし
ては、ＢＵＳＹ信号Ｉ／Ｏ部３６及び４６をＡポート１
１Ａ及びＢポート１２Ａに備えること、またＡポートと
Ｂポートのアドレスを比較するアドレス比較器２６を備
えることが挙げられる。またアービタ１５Ａは、アドレ
ス比較器２６でアドレスが一致して一致信号が発生した
ら、ＤＲＡＭコアの動作モードを連続モードに切り換え
るように動作する。

【０１０４】図２５は、連続モードの説明をするための
タイミング図である。

【０１０５】第1の実施例の動作図（図２０）に示され
るように、ＤＲＡＭコア動作は、ＲＯＷ動作とＣＯＬＵ
ＭＮ動作に分けられる。本発明では、ＲＯＷ動作、ＣＯ
ＬＵＭＮ動作、及びプリチャージ動作を、一連の流れで
実行する１回の内部動作サイクルとしている。

【０１０６】第２の実施例における連続モードとは、通
常のＤＲＡＭのコラムアクセス動作と同じであり、同一
のセルに対し連続してコマンドを実行する動作である。
即ち、ＲＯＷ系動作の後にＣＯＬＵＭＮ系動作を複数回
実行した後にプリチャージするモードである。ただし、
同じセルのＷｒｉｔｅコマンドが重複した場合は、後か
ら入力された方を実施して前に入力されたものは実施し
ない。これはＷｒｉｔｅを連続して実施しても、前にＷ
ｒｉｔｅしたデータは後からＷｒｉｔｅしたデータに上
書きされて後に残らないためである。

【０１０７】図２５（ａ）に示すように、連続モードに
すると通常の内部動作サイクルの２サイクルよりも動作
を短縮することができ、時間に余裕ができる。この時間
の余裕を、図２５（ｂ）に示すようにＲＯＷ系動作とＣ
ＯＬＵＭＮ系動作の間に持たせる（以降Ｗａｉｔ期間と
呼ぶ）。このＷａｉｔ期間中に、マスタとスレーブの間
でコマンド実行順序を合わせる処理をする。

【０１０８】以下に、ＢＵＳＹ信号によりマスタとスレ
ーブとの動作を合わせる手順を説明する。

【０１０９】マスタとスレーブの間でコマンド実行順序
を合わせるために、ＢＵＳＹ信号を用いる。ＢＵＳＹ信
号Ｉ／Ｏ部３６及び４６は、マスタデバイス２００−１
ではＢＵＳＹ信号を出力するＢＵＳＹ出力回路となり、
スレーブデバイス２００−２乃至２００−ｎではＢＵＳ
Ｙ信号を受け取るＢＵＳＹ入力回路となる。マスタデバ
イスかスレーブデバイスかを示す情報は、モードレジス
タ３１或いは４１に設定される。

【０１１０】メモリデバイスは、まず一方のポートから
コマンドを受信し、図２０に示す動作を開始する。

【０１１１】ＲＯＷ系動作の期間内に他のポートから同
じアドレスに対してコマンドが入力されると、アドレス
比較器２６から一致信号が発生する。この一致信号を受
け取ると、アービタ１５Ａは、ＤＲＡＭコア１４の制御
回路５３に連続モード信号を供給する。連続モード信号
に応答して、ＤＲＡＭコア１４は、図２５（ｂ）に示す
ような連続モードに移行する。

【０１１２】Ｗａｉｔ期間中に、マスタデバイス２００
−１は、アービタ１５Ａの判定結果に基づいてＢＵＳＹ
−ＡまたはＢＵＳＹ−Ｂを発生する。この例において
は、アービタ１５Ａで先に受信したと判定した方のポー
トに対して、ＢＵＳＹ信号を発生する。

【０１１３】同じくＷａｉｔ期間中に、スレーブデバイ
スはマスタデバイスの発生するＢＵＳＹ信号を検出し、
それが自身のアービタ１５Ａの判定と違っていたら、自
身のアービタ１５Ａの判定をマスタに合わせて変更す
る。変更後の順序に従って、ＣＯＬＵＭＮ系動作を実行
する。

【０１１４】図２６は、ＡポートのＲｅａｄとＢポート
のＷｒｉｔｅでＢＵＳＹが発生した場合の動作を示すタ
イミング図である。

【０１１５】この実施例ではＢＵＳＹ信号は選択”Ｌ”
の論理にしてある。またＢＵＳＹ信号は、非同期で発信
／受信する信号とするのがよい。これは限られたＷａｉ
ｔ期間内にＢＵＳＹを速やかに伝達するためである。

【０１１６】図２６の例では、ＡポートのＲｅａｄＡ２
がＢポートのＷｒｉｔｅＢ２よりも早いので、Ｗａｉｔ
期間中にマスタはＡポートのＢＵＳＹ信号を発生する。
このＢＵＳＹ信号をスレーブは受信して、ＡポートのＲ
ｅａｄＡ２がＢポートのＷｒｉｔｅＢ２よりも早いこと
を知る。その後、マスタ及びスレーブにおいて、コラム
動作をＲｅａｄＡ２→ＷｒｉｔｅＢ２の順に連続モード
で実行する。

【０１１７】図２７は、ＡポートのＲｅａｄとＢポート
のＷｒｉｔｅでＢＵＳＹが発生した場合の動作を示すタ
イミング図である。図２６では、ＡポートのＲｅａｄが
早い場合を示したが、図２７では、ＢポートのＷｒｉｔ
ｅが早い場合を示している。

【０１１８】図２８は、ＡポートのＷｒｉｔｅとＢポー
トのＷｒｉｔｅでＢＵＳＹが発生した場合の動作を示す
タイミング図である。

【０１１９】図２８に示される動作例は、Ａポートの書
き込みコマンドが、Ｂポートの書き込みコマンドよりも
早い場合である。即ち、ＡポートのＷｒｉｔｅＡ２がＢ
ポートのＷｒｉｔｅＢ２よりも早いので、ＡポートのＢ
ＵＳＹ信号が発生し、これがスレーブに供給される。こ
の場合には、Ａポートの書き込みコマンドを実行しても
直ぐに書き換えられることになるので、後から入力され
たＢポートの書き込みコマンドＷｒｉｔｅＢ２のみを実
行する。

【０１２０】図２９は、ＡポートのＷｒｉｔｅとＢポー
トのＷｒｉｔｅでＢＵＳＹが発生した場合の動作を示す
タイミング図である。

【０１２１】図２９に示される動作例は、Ｂポートの書
き込みコマンドが、Ａポートの書き込みコマンドよりも
早い場合である。この場合には、Ｂポートの書き込みコ
マンドを実行しても直ぐに書き換えられることになるの
で、Ａポートの書き込みコマンドＷｒｉｔｅＡ２のみを
実行する。この例では、Ａポートのクロック周波数が、
Ｂポートのクロック周波数よりも少し低い設定となって
いる。ＷｒｉｔｅＡ２及びＷｒｉｔｅＢ２のコマンドに
対しては、Ａポートの方がコマンド入力は早いが、最終
データ入力はＢポートの方が早い。従って、Ｂポートの
書き込みコマンドが、Ａポートの書き込みコマンドより
も早いことになる。

【０１２２】なお上記説明において、ＡポートのＲｅａ
ｄとＢポートのＲｅａｄの場合については書かれていな
い。この場合は、どちらが先であってもデータの信頼性
に影響がないので、ＢＵＳＹにする必要はない。

【０１２３】図３０は、コントローラによるインタラプ
トを挿入可能なよう構成された場合の動作を示すタイミ
ング図である。

【０１２４】インタラプトとは、ＢＵＳＹになった場合
にマスタデバイスのアービタの判定に対して、コントロ
ーラからその判定を変更させる指示を出すことである。
インタラプトの指示の方法としては次のようなものがあ
る。ａ）コマンドで入力する方法ｂ）専用端子を設ける方法ｃ）特殊なアドレス組合せによる方法ｄ）ＢＵＳＹ信号を用いる方法上記ｄ）は例えば、ＢＵＳＹが発生しなかった方のポー
トのＢＵＳＹ信号をコントローラから与え、それをマス
タとスレーブのメモリが検出する等の方法である。

【０１２５】図３０の例では、ＡポートのＷｒｉｔｅと
ＢポートのＷｒｉｔｅでＢＵＳＹが発生した場合につい
て、インタラプトが発生される。図２８及び図２９で説
明したように、Ｗｒｉｔｅ−ＷｒｉｔｅでＢＵＳＹにな
る場合は、ＡまたはＢのどちらかのＷｒｉｔｅだけを実
行するので、先に入力された方のデータが消えてしま
う。

【０１２６】図３０では、ＡポートのＷｒｉｔｅＡ２が
ＢポートのＷｒｉｔｅＢ２よりも早いので、Ａポートの
ＢＵＳＹ信号が発生する。マスタが生成したＢＵＳＹ信
号を受信したコントローラは、Ａポートの書き込みデー
タが消えてしまうのを防止するために、インタラプト指
示を発生する。

【０１２７】マスタおよびスレーブは、コントローラか
らのインタラプト指示を受信し、アービタの判定を変更
し、Ｗａｉｔ後にインタラプト指示に従ってＷｒｉｔｅ
動作を実施する。即ち、アービタはＡポートのコマンド
ＷｒｉｔｅＡ２がＢポートのコマンドよりも遅いものと
判定変更をして、ＷｒｉｔｅＡ２の書き込み動作を実行
する。これによって、Ａポートの書き込みデータが消去
されることを防ぐことができる。なおＷｒｉｔｅ→Ｗｒ
ｉｔｅの動作の場合には、書き込み動作を１回実行する
だけでよいので、Ｗａｉｔ時間はＲｅａｄ→Ｗｒｉｔｅ
やＷｒｉｔｅ→Ｒｅａｄの連続モードに比べて長くとる
ことができる。従ってこの時間を利用して、ＢＵＳＹ信
号に基づくインタラプト指示を実施することが可能にな
る。

【０１２８】上記の動作を達成するためのアドレス比較
器・ＢＵＳＹ入出力系・インタラプト系の構成について
以下に説明する。

【０１２９】図３１は、本発明の第２の実施例によるマ
ルチポートメモリにおけるアドレス比較器・ＢＵＳＹ入
出力系・インタラプト系の構成を示す図である。

【０１３０】アドレス比較器２６は、アドレスレジスタ
に保持されているアドレスを比較して、Ａポート１１の
アドレスとＢポート１２のアドレスとが一致する場合に
一致信号を出力する。またどの２つのアドレスが一致し
ているかを示すためにＡＲＡ、ＡＷＡ、ＡＲＢ、及びＡ
ＷＢの信号を発生する。例えばＡポートのＷｒｉｔｅと
ＢポートのＷｒｉｔｅのアドレスが一致する場合には、
ＡＷＡとＡＷＢを”Ｈ”にする。ＮＡＮＤ回路２０８乃
至２１０によって、これらの信号のＮＡＮＤをとり、Ｎ
１、Ｎ２、及びＮ３の何れかが”Ｌ”になる。

【０１３１】図３１の左側（アドレス比較器２６の下）
に配置されているのが、ＢＵＳＹ信号Ｉ／Ｏ部３６及び
４６とインタラプト回路である。ＢＵＳＹ・Ｉ／Ｏ制御
部２１１は、一致信号を検出すると、モードレジスタ３
１或いは４１の設定に基づいて、マスタデバイスの場合
は活性化信号(マスタ)を発生し、スレーブデバイスの場
合は活性化信号(スレーブ)を発生する。活性化信号(マ
スタ)は、ＢＵＳＹ出力回路２１２及び２１３を活性化
し、活性化信号(スレーブ)は、ＢＵＳＹ入力回路２１４
及び２１５を活性化する。

【０１３２】この時アービタにおいて、１番の順位で選
択されたコマンドが、アービタの出力ＲＡ３、ＷＡ３、
ＲＢ３、及びＷＢ３の何れか１つに出力されている（何
れか１つが”Ｈ”になっている）。マスタデバイスの場
合は、一致信号の立ち上がりをパルス化した信号Ｎ４に
よって、ＲＡ３〜ＷＢ３をラッチ２１６及び２１７にラ
ッチする。ラッチされたデータに基づいて、ＢＵＳＹ−
ＡまたはＢＵＳＹ−Ｂが出力される。

【０１３３】スレーブデバイスの場合は、例えばＢＵＳ
Ｙ−Ａ＝”Ｌ”を受信すると、インタラプト回路２１８
の出力である信号Ｎ１０は”Ｌ”となる。またＢＵＳＹ
−Ｂ＝”Ｌ”を受信すると、インタラプト回路２１９の
出力である信号Ｎ１１は”Ｌ”となる。Ｎ１０及びＮ１
１は、非活性時は”Ｈ”であり、ＢＵＳＹ受信又はイン
タラプトが入った場合に”Ｌ”になる。

【０１３４】インタラプト検出部２２０は、コントロー
ラよりのインタラプト指示を検出し、インタラプトA又
はBを出力する。これらのインタラプト信号は、ＢＵＳ
Ｙ入力信号よりも優先されて、信号Ｎ１０及びＮ１１に
伝達される。

【０１３５】図３１の下部に示される３個の比較器８０
−３、８０−５、及び８０−６は、アービタ１５Ａの比
較器の一部である（図６及び図２４参照）。これらは、
ＢＵＳＹの判定が必要なコマンドの組合について、比較
する比較器である。

【０１３６】図３２は、マスタデバイスの動作を示すタ
イミング図である。図３３は、スレーブデバイスの動作
を示すタイミング図である。

【０１３７】これらの動作タイミング図に示すように、
ＡポートのＲｅａｄとＢポートのＷｒｉｔｅのアドレス
が一致したとする。図３２のマスタはAポートが早いと
判定し、図３３のスレーブはBポートが早いと判断した
とする。この場合マスタの比較器８０−３の出力は、Ｎ
２１＝”Ｌ”及びＮ２２＝”Ｈ”となる。またスレーブ
の比較器８０−３の出力は、Ｎ２１＝”Ｈ”及びＮ２２
＝”Ｌ”となる。マスタはＢＵＳＹ−Ａを発生し、それ
を受信したスレーブはＮ１０＝”Ｌ”になる。このとき
Ｎ１＝”Ｌ”になっているので、Ｎ１０のＬＯＷ信号
が、ＮＯＲ回路２２１及びインバータ２２２を介して、
スレーブの比較器８０−３に供給される。これにより、
スレーブの比較器８０−３の出力は、Ｎ２１＝”Ｌ”及
びＮ２２＝”Ｈ”に切り替わる。これによってスレーブ
のアービタの判定が変更される。

【０１３８】上記動作と逆に、ＡポートのＷｒｉｔｅと
ＢポートのＲｅａｄのアドレスが一致したとする。この
場合には、スレーブの比較器８０−５の出力が切り替わ
ることによって、スレーブのアービタの判定が変更され
る。

【０１３９】比較器８０−６は、ＷＡ２とＷＢ２の比較
器であるが、Ｗｒｉｔｅ同士でＢＵＳＹになった場合は
ＡポートとＢポートのどちらかのコマンドを残すという
動作になるので、比較器８０−３及び８０−５とは周辺
回路の構成が異なる。

【０１４０】図３４は、両ポートの書き込みアドレスが
一致した場合のマスタデバイスの動作を示すタイミング
図である。図３５は、両ポートの書き込みアドレスが一
致した場合のスレーブデバイスの動作を示すタイミング
図である。

【０１４１】図３４のようにマスタはＡポートが早いと
判断し、図３５のようにスレーブはＢポートが早いと判
断したとする。アドレス比較器２６から一致信号が発生
した時点の状態では、マスタの比較器８０−６の出力は
Ｎ２５＝”Ｌ”及びＮ２６＝”Ｈ”であり、スレーブの
比較器８０−６の出力はＮ２５＝”Ｈ”及びＮ２６＝”
Ｌ”となっている。マスタはこの状態におけるＲＡ３、
ＷＡ３、ＲＢ３、及びＷＢ３をラッチして、ＢＵＳＹ−
Ａ信号を出力する。

【０１４２】この場合のように、Ｗｒｉｔｅ−Ｗｒｉｔ
ｅでＢＵＳＹが発生する場合は、先に入力された方のＷ
ｒｉｔｅを消す必要がある。インバータ２３１、ＮＯＲ
回路２３２、ＮＡＮＤ回路２３３及び２３４、インバー
タ２３５及び２３６は、そのために設けられた回路であ
る。一致信号が発生すると、ＨＩＧＨエッジパルス化回
路２３０によって、信号Ｎ４の”Ｈ”パルスが発生す
る。信号Ｎ３と論理を取ってＮ３１に”Ｈ”パルスが発
生する。この例において、マスタの場合は、Ｎ２６＝”
Ｈ”であるので、Ｎ３３に”Ｈ”パルスが発生しＮ２５
＝”Ｈ” 及びＮ２６＝”Ｌ”に切り替わる。ディレイ
回路２３７及び２３８は、ＢＵＳＹ信号を発生するため
に切り替わり前の状態での時間を稼ぐと共に、切り替わ
った結果がＮＡＮＤ回路２３３及び２３４にフィードバ
ックされて、再度切り替わってしまうのを防止するため
である。またスレーブの方においては、Ｎ２５＝”Ｌ”
及びＮ２６＝”Ｈ”に切り替わる。

【０１４３】前述したようにマスタはＢＵＳＹ−Ａを発
生し、それを受信したスレーブにおいてはＮ１０＝”
Ｌ”になる。このときＮ３＝”Ｌ”になっているから、
スレーブの比較器８０−６は再度反転されて、Ｎ２５
＝”Ｈ”及びＮ２６＝”Ｌ”に切り替わる。

【０１４４】ディレイ回路２５０は、信号Ｎ４を受け取
り所定時間遅延させてＷａｉｔ解除信号を出力すること
で、Ｗａｉｔ期間を作成する機能を有する。ここで、Ｎ
１或いはＮ２が選択された場合はDelay(t1)が選択さ
れ、Ｎ３が選択された場合はDelay(t2)が選択される。

【０１４５】ＮＡＮＤ回路２５１及び２５２とインバー
タ２５３及び２５４は、Ｗａｉｔ期間が終了したら、消
去した方のＷｒｉｔｅコマンドをコマンドレジスタから
削除するための回路である。例えば、Ｗａｉｔ期間が終
了した時にＮ２５＝”Ｌ”及びＮ２６＝”Ｈ”であれ
ば、ＡポートのＷｒｉｔｅコマンドを実行する。従っ
て、ＢポートのＷｒｉｔｅコマンドをレジスタから消去
するために、ＲｅｓｅｔＷＢ２が発生する。Ｗａｉｔ期
間中は、ＢＵＳＹ受信やインタラプトで判定を変える必
要があるので、その期間はコマンドレジスタ内のコマン
ドは消去しないでおく。

【０１４６】図３６は、両ポートの書き込みアドレスが
一致してコントローラからインタラプト指示が発生する
場合のマスタデバイスの動作を示すタイミング図であ
る。図３７は、両ポートの書き込みアドレスが一致して
コントローラからインタラプト指示が発生する場合のス
レーブデバイスの動作を示すタイミング図である。

【０１４７】図３６に示されるように、マスタデバイス
におけるコマンド選択状態はインタラプトで反転させら
れる。また図３７に示されるように、スレーブデバイス
におけるコマンド選択状態は、ＢＵＳＹで反転させられ
てから、インタラプトで更に反転させられる。なおイン
タラプトによる反転の動作はＢＵＳＹによる反転動作と
同様であり、詳細な説明は省略する。

【０１４８】なお上記第2の実施例の動作において、Ｂ
ＵＳＹやインタラプトが発生した後、次ぎのコマンドを
入れるまでのコマンドサイクルは変わらないように構成
されている。

【０１４９】例えば図２６において、ＲｅａｄＡ２でＢ
ＵＳＹが発生するが、ＲｅａｄＡ１→ＲｅａｄＡ２のコ
マンド間隔とＲｅａｄＡ２→ＲｅａｄＡ３のコマンド間
隔は同じである。Ｗａｉｔ時間の間にＢＵＳＹやインタ
ラプトを処理しなくてはいけないが、システム上のバス
線が長かったり、搭載されたスレーブデバイスの数が多
かったり、コントローラの応答速度が遅かったりした場
合は、ＢＵＳＹやインタラプトの信号のやり取りに時間
がかかるために、長いＷａｉｔ時間が必要になる。

【０１５０】これを解決するためには、Ｗａｉｔ時間を
延長するとともに、ＢＵＳＹやインタラプト発生後の次
ぎのコマンド入力を所定の時間遅らせればよい。すなわ
ち図２６において、Ｗａｉｔ時間を長くするとともに、
ＲｅａｄＡ１→ＲｅａｄＡ２のコマンド間隔に対して、
ＲｅａｄＡ２→ＲｅａｄＡ３のコマンド間隔を長くすれ
ばよい。

【０１５１】コマンド入力を遅らせるためには、データ
シートにそのことを明記して、コントローラをそのよう
に動作させればよい。Ｗａｉｔ時間を延長する方法とし
ては、図３１に示されるディレイ回路２５０の遅延時間
を長くすればよい。使用状態によりWait時間を変えたい
場合は、このディレイ回路２５０内に遅延列を複数個用
意して、モードレジスタの設定で遅延量の設定を切り替
えられるようにすればよい。

【０１５２】またこのようにＷａｉｔ時間を長くすれ
ば、Ｗｒｉｔｅ−ＷｒｉｔｅのＢＵＳＹ以外の場合でも
Ｗａｉｔ時間を長くとれるため、Ｒｅａｄ−Ｗｒｉｔｅ
やＷｒｉｔｅ−ＲｅａｄでＢＵＳＹが発生した場合も、
コントローラからインタラプト指示を出せるようにな
る。

【０１５３】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。

【０１５４】

【発明の効果】上記発明では、複数Ｎ個のポートからコ
マンドが入力された場合に、Ｎ個のポートに対応するＮ
個のコマンドを、あるポートに着目した場合の最小のコ
マンドサイクルの間に順次実行する。これにより、外部
からは任意のポートについて、最小のコマンドサイクル
の間に、そのポートのコマンド入力に対するアクセス動
作を実行するように見える。この場合、ＢＵＳＹ状態と
なる可能性があるのは、同一のアドレスに複数のポート
から同時にアクセス要求があったときだけである。従っ
て、ＳＲＡＭ型のマルチポートメモリのＢＵＳＹ発生確
率と、同等の低いＢＵＳＹ発生確率を実現することが出
来る。

【０１５５】また更に本発明の半導体記憶装置におい
て、内部回路は、ダイナミック型メモリセルで構成され
たセル配列と、メモリセルをリフレッシュするタイミン
グを規定するリフレッシュ回路を含み、第１のモードで
は複数Ｎ個の外部ポートの少なくとも１つへ入力される
リフレッシュコマンドに応じてメモリセルをリフレッシ
ュし、第２のモードではリフレッシュ回路が指定するタ
イミングでメモリセルをリフレッシュすることを特徴と
する。

【０１５６】上記発明では、外部ポートから指定してリ
フレッシュ動作を実行する動作モードと、内蔵リフレッ
シュ回路の指示によりリフレッシュ動作を実行する動作
モードを用意しておくことで、例えば所定の外部ポート
をリフレッシュ管理用のポートとして定期的にリフレッ
シュコマンドを入力するように動作させたり、このリフ
レッシュ管理用のポートが非活性状態の場合に内蔵リフ
レッシュ回路によってリフレッシュ動作を実行すること
等が可能になり、システム構成に応じて柔軟にリフレッ
シュ管理を行うことが出来る。

【図面の簡単な説明】

【図１】本発明の動作原理を説明するための図である。

【図２】複数のポートのうちで一方のポートだけを動作
させた場合のリフレッシュ動作を示す図である。

【図３】２ポート、３ポート、及びＮポートの場合の本
発明の原理を説明するための図である。

【図４】本発明によるマルチポートメモリの第１の実施
例を示す構成図である。

【図５】アービタへのコマンド入力に関連する回路の構
成図である。

【図６】アービタの構成を示す回路図である。

【図７】アービタの動作を示すタイミングチャートであ
る。

【図８】ＤＲＡＭコアへのアドレス入力に関連する回路
の構成図である。

【図９】データ出力に関連する回路の構成図である。

【図１０】転送信号発生回路の構成を示す回路図であ
る。

【図１１】データ入力に関連する回路の構成図である。

【図１２】連続してＲｅａｄコマンドが入力された場合
の動作を示すタイミング図である。

【図１３】連続してＷｒｉｔｅコマンドが入力された場
合の動作を示すタイミング図である。

【図１４】Ａ及びＢの両ポートが最高クロック周波数で
動作する場合を示すタイミング図である。

【図１５】Ａ及びＢの両ポートが最高クロック周波数で
動作する場合を示すタイミング図である。

【図１６】コマンドがＲｅａｄからＷｒｉｔｅに切り替
わる場合の動作を示すタイミング図である。

【図１７】コマンドがＲｅａｄからＷｒｉｔｅに切り替
わる場合にリフレッシュコマンドを入力するタイミング
を示した図である。

【図１８】片方のポートを非活性にした場合の動作を示
すタイミング図である。

【図１９】両ポートを非活性にした場合の動作を示すタ
イミング図である。

【図２０】ＤＲＡＭコアの動作を示すタイミング図であ
る。

【図２１】１つのポートだけ動作させた場合の倍速動作
を示すタイミング図である。

【図２２】クロック周波数を２倍にしてデータ転送レー
トを２倍にした倍速動作を示すタイミング図である。

【図２３】本発明の第２の実施例を説明するための図で
ある。

【図２４】本発明によるマルチポートメモリの第２の実
施例を示す構成図である。

【図２５】連続モードの説明をするためのタイミング図
である。

【図２６】ＡポートのＲｅａｄとＢポートのＷｒｉｔｅ
でＢＵＳＹが発生した場合の動作を示すタイミング図で
ある。

【図２７】ＡポートのＲｅａｄとＢポートのＷｒｉｔｅ
でＢＵＳＹが発生した場合の動作を示すタイミング図で
ある。

【図２８】ＡポートのＷｒｉｔｅとＢポートのＷｒｉｔ
ｅでＢＵＳＹが発生した場合の動作を示すタイミング図
である。

【図２９】ＡポートのＷｒｉｔｅとＢポートのＷｒｉｔ
ｅでＢＵＳＹが発生した場合の動作を示すタイミング図
である。

【図３０】コントローラによるインタラプトを挿入可能
なよう構成された場合の動作を示すタイミング図であ
る。

【図３１】本発明の第２の実施例によるマルチポートメ
モリにおけるアドレス比較器・ＢＵＳＹ入出力系・イン
タラプト系の構成を示す図である。

【図３２】マスタデバイスの動作を示すタイミング図で
ある。

【図３３】スレーブデバイスの動作を示すタイミング図
である。

【図３４】両ポートの書き込みアドレスが一致した場合
のマスタデバイスの動作を示すタイミング図である。

【図３５】両ポートの書き込みアドレスが一致した場合
のスレーブデバイスの動作を示すタイミング図である。

【図３６】両ポートの書き込みアドレスが一致してコン
トローラからインタラプト指示が発生する場合のマスタ
デバイスの動作を示すタイミング図である。

【図３７】両ポートの書き込みアドレスが一致してコン
トローラからインタラプト指示が発生する場合のスレー
ブデバイスの動作を示すタイミング図である。

【符号の説明】

１０マルチポートメモリ１１Ａポート１２Ｂポート１３セルフリフレッシュ回路１４ＤＲＡＭコア１５アービタ１６リフレッシュコマンドレジスタ１７コマンドレジスタＡ１８コマンドレジスタＢ１９リフレッシュアドレスレジスタ２０アドレスレジスタＡ２１アドレスレジスタＢ２２ＷｒｉｔｅデータレジスタＡ２３ＷｒｉｔｅデータレジスタＢ２４転送ゲートＡ２５転送ゲートＢ

Claims

【特許請求の範囲】

【請求項１】各々がコマンドを受信する複数Ｎ個の外部
ポートと、該外部ポートの１つに入力される複数のコマンド間の最
小間隔の間に少なくともＮ回のアクセス動作を逐次的に
実行する内部回路を含むことを特徴とする半導体記憶装
置。
【請求項２】該複数Ｎ個の外部ポートの各々は、外部か
らクロック信号を受信するクロック端子を含み、該クロ
ック信号に同期して動作することを特徴とする請求項１
記載の半導体記憶装置。
【請求項３】該複数Ｎ個の外部ポートの各々は、シリアルに受信したデータをパラレルデータとして該内
部回路に供給する回路と、該内部回路からパラレルに供給されたデータをシリアル
データとして外部に出力する回路を含むことを特徴とす
る請求項２記載の半導体記憶装置。
【請求項４】該複数Ｎ個の外部ポートからそれぞれ入力
される複数のコマンドを該内部回路に実行させるコマン
ド実行順番を決定する裁定回路を含むことを特徴とする
請求項１記載の半導体記憶装置。
【請求項５】該複数Ｎ個の外部ポートの各々は、シリアルに受信したデータをパラレルデータとして該内
部回路に供給する回路と、該内部回路からパラレルに供給されたデータをシリアル
データとして外部に出力する回路を含み、該複数Ｎ個の
外部ポートからそれぞれ入力される複数のコマンドは読
み出しコマンドと書き込みコマンドとを含み、該裁定回
路は、該読み出しコマンドについては外部ポートへのコ
マンド入力タイミングに基づいて、該書き込みコマンド
についてはシリアル入力されるデータの最後のデータが
外部ポートへ入力されるタイミングに基づいて、該コマ
ンド実行順番を決定することを特徴とする請求項４記載
の半導体記憶装置。
【請求項６】該複数Ｎ個の外部ポートからそれぞれ入力
される複数のコマンドのうちで同一アドレスにアクセス
するコマンドが複数個存在するか否かを判定するアドレ
ス比較回路と、同一アドレスにアクセスするコマンドが複数個存在する
場合には所定の信号を装置外部に出力する信号出力回路
を更に含むことを特徴とする請求項４記載の半導体記憶
装置。
【請求項７】該所定の信号を装置外部から受信する信号
入力回路と、マスタ動作モード或いはスレーブ動作モードを指定する
モードレジスタを更に含み、該モードレジスタがマスタ
動作モードを指定する場合には該信号出力回路を活性化
し、該モードレジスタがスレーブ動作モードを指定する
場合には該信号入力回路を活性化することを特徴とする
請求項６記載の半導体記憶装置。
【請求項８】該モードレジスタがスレーブ動作モードを
指定する場合に該信号入力回路が該所定の信号を装置外
部から受信すると、該裁定回路は該コマンド実行順番を
変更することを特徴とする請求項７記載の半導体記憶装
置。
【請求項９】通常動作モードと連続動作モードを備え、
該通常動作モードはROWを選択し１つのコマンドに対応
した動作を実行しプリチャージする工程を一つの内部動
作サイクルで実行し、該連続動作モードはROWを選択し
複数のコマンドに対応した動作を連続して実行しプリチ
ャージする工程を一つの内部動作サイクルで実行し、該
アドレス比較回路の比較結果に基づき通常動作モードと
連続動作モードとが切り替わることを特徴とする請求項
８記載の半導体記憶装置。
【請求項１０】該連続動作モードにおいて処理する複数
のコマンドが書き込みコマンドである場合はその中の1
つのコマンドを選択して実行し残りのコマンドは実行し
ないことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】該所定の信号を装置外部に送信或いは装
置外部から受信する動作は、該連続動作モードにおいて
ROWを選択する処理と複数のコマンドに対応した動作を
連続して実行する処理との間に設けた期間に実行される
ことを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】該期間は可変であることを特徴とする請
求項１１記載の半導体記憶装置
【請求項１３】該所定の信号に応じて外部コントローラ
から送信されるインタラプト信号を受信する回路を更に
含み、該インタラプト信号が受信されると該裁定回路は
該コマンド実行順番を変更することを特徴とする請求項
６記載の半導体記憶装置。
【請求項１４】通常動作モードと連続動作モードを備
え、該通常動作モードはROWを選択し１つのコマンドに
対応した動作を実行しプリチャージする工程を一つの内
部動作サイクルで実行し、該連続動作モードはROWを選
択し複数のコマンドに対応した動作を連続して実行しプ
リチャージする工程を一つの内部動作サイクルで実行
し、該アドレス比較回路の比較結果に基づき通常動作モ
ードと連続動作モードとが切り替わり、該インタラプト
信号を受信する動作は、該連続動作モードにおいてROW
を選択する処理と複数のコマンドに対応した動作を連続
して実行する処理との間に設けた期間に実行されること
を特徴とする請求項９記載の半導体記憶装置。
【請求項１５】該内部回路は、ダイナミック型メモリセルで構成されたセル配列と、該メモリセルをリフレッシュするタイミングを規定する
リフレッシュ回路を含み、第１のモードでは該複数Ｎ個
の外部ポートの少なくとも１つへ入力されるリフレッシ
ュコマンドに応じて該メモリセルをリフレッシュし、第
２のモードでは該リフレッシュ回路が指定するタイミン
グで該メモリセルをリフレッシュすることを特徴とする
請求項１記載の半導体記憶装置。
【請求項１６】該複数Ｎ個の外部ポートのうちで少なく
とも１つが非活性である場合に該第２のモードになるこ
とを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】該複数Ｎ個の外部ポートのうちで該リフ
レッシュコマンドを入力する外部ポートを装置外部から
指定可能であることを特徴とする請求項１５記載の半導
体記憶装置。
【請求項１８】該複数Ｎ個の外部ポートのうちで該リフ
レッシュコマンドを入力する該外部ポートが非活性であ
る場合に該第２のモードになることを特徴とする請求項
１７記載の半導体記憶装置。
【請求項１９】該複数Ｎ個の外部ポートのうちで該リフ
レッシュコマンドを入力する外部ポートを指定するモー
ドレジスタを更に含むことを特徴とする請求項１７記載
の半導体記憶装置。
【請求項２０】該複数Ｎ個の外部ポートの各々は外部か
らクロック信号を受信するクロック端子を含み該クロッ
ク信号に同期して動作し、該信号入力回路と該信号出力
回路は該クロック信号と非同期に動作することを特徴と
する請求項７記載の半導体記憶装置。