CN112069768A - 一种针对双端口sram输入输出延时优化的方法 - Google Patents
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Abstract
本发明公开了一种针对双端口SRAM输入输出延时优化的方法，包括：确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM输出端口增加输出缓冲器保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。
Description
技术领域
本发明集成电路物理设计，具体涉及一种针对双端口SRAM输入输出延时优化的方法。
背景技术
随着半导体工艺的进步，由于晶体管的沟道长度已经接近原子尺寸，晶体管的开启和导通速度更快了。但是，由于晶体管的有源区尺寸进行了同步缩放，单个晶体管的驱动能力实际上降低了，因此其对负载电容大小更为敏感。作为集成电路从业人员所熟知的，高性能CPU芯片电路性能的瓶颈在于静态随机存取存储器(Static Random-Access Memory,SRAM)。如何对已经选型完毕的SRAM进行时序优化是一件非常有意义的工作。SRAM的输出端口对负载的敏感程度超过了标准单元，因此更应该细致优化输出端口负载对SRAM体延时的影响。SRAM根据端口类型可以分为：单端口和双端口。双端口SRAM有两个时钟输入端口，相比单端口SRAM，有写和读时钟之间的恢复时间(recovery time)检查，如果不控制这两个时钟之间延迟时间偏差，将会导致SRAM功能错误。
以往的芯片设计过程中，集成电路物理设计人员利用工具自动生成双端口SRAM的读写时钟端口的时钟树，让工具处理输出端口的负载大小。但是，目前仅仅依赖工具的实现方式下，SRAM读写时钟偏差很大，输出端口负载并未做到最低，影响了双端口SRAM的输入输出端口的时序优化，导致芯片性能的损失。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种针对双端口SRAM输入输出延时优化的方法，本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM数据输出端口插入输出缓冲器，保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间(recovery time)的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。
为了解决上述技术问题，本发明采用的技术方案为：
一种针对双端口SRAM输入输出延时优化的方法，包括：
1)确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；
2)对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。
可选地，步骤1)之前还包括遍历芯片设计中所有的双端口SRAM的步骤：获取芯片设计中所有的双端口SRAM列表，针对双端口SRAM列表进行遍历，每遍历得到一个目标双端口SRAM则执行步骤1)～步骤2)。
可选地，步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器的条件为到读、写时钟输入端的两路时钟的时钟延迟大于第一预设阈值、且两路时钟的时钟延迟偏差大于第二预设阈值不能同时成立。
可选地，步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器的条件为到读、写时钟输入端的两路时钟的时钟延迟大于第一预设阈值、且两路时钟的时钟延迟偏差大于第二预设阈值同时成立。
可选地，步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器的步骤包括：
2.1A)获取目标双端口SRAM的读、写时钟输入端的端口名和位置坐标，对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器；
2.2A)根据禁放单元区域限制和已布局单元位置信息，判断目标双端口SRAM的读、写时钟输入端的纵向坐标中点位置是否可以进行公共时钟缓冲器的摆放；若可以进行公共时钟缓冲器的摆放，则根据驱动能力、自身延时大小选择匹配的公共时钟缓冲器摆放在此处用以驱动目标双端口SRAM的读、写时钟输入端；若不可以进行公共时钟缓冲器的摆放，则寻找目标双端口SRAM的读、写时钟输入端的纵向坐标中点位置附近的合理摆放位置，并根据驱动能力、自身延时大小选择匹配的公共时钟缓冲器摆放在此处用以驱动目标双端口SRAM的读、写时钟输入端；
2.3A)将公共时钟缓冲器的输入端与原始读、写时钟输入端的扇入相连、将公共时钟缓冲器的输出端分别与读、写时钟输入端进行连接；
2.4A)冻结对目标双端口SRAM的读、写时钟输入端连接信号的任何修改。
可选地，步骤2.3A)中将公共时钟缓冲器的输入端与原始读、写时钟输入端的扇入相连、将公共时钟缓冲器的输出端分别与读、写时钟输入端进行连接时，还包括在布线资源充足的情况下优先采用高层金属走线以减小线延时大小的步骤。
可选地，步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器的步骤包括：
2.1B)获取目标双端口SRAM的读、写时钟输入端的端口名和位置坐标，对目标双端口SRAM的每一个数据输出端口插入输出缓冲器；
2.2B)根据每个数据输出端口横向坐标值及SRAM禁放单元区域宽度，判断每个数据输出端口横向禁布区的外侧是否可以进行输出缓冲器的摆放，若可以进行输出缓冲器的摆放，则选择驱动能力和自身延时大小匹配的输出缓冲器摆放在此处以降低目标双端口SRAM的输出负载；若不可以进行输出缓冲器的摆放，则在每个数据输出端口横向禁布区的外侧附近寻找合理的可摆放位置，且选择驱动能力和自身延时大小匹配的输出缓冲器摆放在此处以降低目标双端口SRAM的输出负载；
2.3B)将输出缓冲器的输入端与目标双端口SRAM数据输出端进行连接，将输出缓冲器的输出端与原始SRAM数据输出端的扇出相连；
2.4B)冻结对目标双端口SRAM数据输出端连接信号的任何修改。
可选地，步骤2.3B)中将输出缓冲器的输入端与目标双端口SRAM数据输出端进行连接，将输出缓冲器的输出端与原始SRAM数据输出端的扇出相连时，还包括在布线资源充足的情况下优先采用高层金属走线以减小线延时大小的步骤。
此外，本发明还提供一种针对双端口SRAM输入输出延时优化的系统，包括计算机设备，该计算机设备被编程或配置以执行所述针对双端口SRAM输入输出延时优化的方法的步骤，或者该计算机设备的存储器中存储有被编程或配置以执行所述针对双端口SRAM输入输出延时优化的方法的计算机程序。
此外，本发明还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行所述针对双端口SRAM输入输出延时优化的方法的计算机程序。
和现有技术相比，本发明具有下述优点：本发明包括确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM数据输出端口插入输出缓冲器，保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间(recovery time)的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。本发明设计简单，操作方便，能够快速、有效地将输入输出负载降到最小，从而有效降低了输入输出延时，使得SRAM易于满足数据输入端维持时间(hold time)和恢复时间(recovery time)的要求，并且改善了输出负载增大引起的SRAM性能恶化的情况。
附图说明
图1为本发明实施例方法的基本流程示意图。
图2为本发明实施例中读、写时钟输入端添加公共时钟缓冲器流程示意图。
图3为本发明实施例中读、写时钟输入端添加公共时钟缓冲器电路示意图。
图4为本发明实施例中数据输出端添加输出缓冲器流程示意图。
图5为本发明实施例中数据输出端添加输出缓冲器电路示意图。
具体实施方式
为了对本发明针对双端口SRAM输入输出延时优化的方法有更佳的了解，下面结合优选实施例，对本发明的具体实施方式做进一步的详细说明。
参见图1，本实施例针对双端口SRAM输入输出延时优化的方法包括：
1)确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；
2)对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。
本实施例中，步骤1)之前还包括遍历芯片设计中所有的双端口SRAM的步骤：获取芯片设计中所有的双端口SRAM列表，针对双端口SRAM列表进行遍历，每遍历得到一个目标双端口SRAM则执行步骤1)～步骤2)。在针对双端口SRAM列表进行遍历处理完毕后，即可完成设计电路中所有双端口SRAM输入输出延时优化。
本实施例方法利用后端设计工具分别插入输入、输出缓冲器并完成相应的网络连接关系，因此需要预先利用后端设计工具打开全芯片布局(floorplan)以进行后续处理。
参见图1，本实施例步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器的条件为到读、写时钟输入端的两路时钟的时钟延迟大于第一预设阈值、且两路时钟的时钟延迟偏差大于第二预设阈值不能同时成立。
参见图1，本实施例步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器的条件为到读、写时钟输入端的两路时钟的时钟延迟大于第一预设阈值、且两路时钟的时钟延迟偏差大于第二预设阈值同时成立。
需要说明的是，步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器、步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器也可以采用无条件执行的方式，其或多或少也能够起到针对双端口SRAM输入输出延时优化效果。
如图2所示，步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器的步骤包括：
2.1A)获取目标双端口SRAM的读、写时钟输入端的端口名和位置坐标，对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器；
2.2A)根据禁放单元区域限制和已布局单元位置信息，判断目标双端口SRAM的读、写时钟输入端的纵向坐标中点位置是否可以进行公共时钟缓冲器的摆放；若可以进行公共时钟缓冲器的摆放，则根据驱动能力、自身延时大小选择匹配的公共时钟缓冲器摆放在此处用以驱动目标双端口SRAM的读、写时钟输入端；若不可以进行公共时钟缓冲器的摆放，则寻找目标双端口SRAM的读、写时钟输入端的纵向坐标中点位置附近的合理摆放位置，并根据驱动能力、自身延时大小选择匹配的公共时钟缓冲器摆放在此处用以驱动目标双端口SRAM的读、写时钟输入端；
2.3A)将公共时钟缓冲器的输入端与原始读、写时钟输入端的扇入相连、将公共时钟缓冲器的输出端分别与读、写时钟输入端进行连接；
2.4A)冻结对目标双端口SRAM的读、写时钟输入端连接信号的任何修改。
本实施例中，步骤2.3A)中将公共时钟缓冲器的输入端与原始读、写时钟输入端的扇入相连、将公共时钟缓冲器的输出端分别与读、写时钟输入端进行连接时，还包括在布线资源充足的情况下优先采用高层金属走线以减小线延时大小的步骤。如图3所示为步骤2.3A)的操作实例，其中目标双端口SRAM的读、写时钟输入端包括CLKA(读时钟输入端)、CLKB(写时钟输入端)，CLKA(读时钟输入端)、CLKB(写时钟输入端)通过公共时钟缓冲器与原始读、写时钟输入端的扇入相连。
如图4所示，步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器的步骤包括：
2.1B)获取目标双端口SRAM的读、写时钟输入端的端口名和位置坐标，对目标双端口SRAM的每一个数据输出端口插入输出缓冲器；
2.2B)根据每个数据输出端口横向坐标值及SRAM禁放单元区域宽度，判断每个数据输出端口横向禁布区的外侧是否可以进行输出缓冲器的摆放，若可以进行输出缓冲器的摆放，则选择驱动能力和自身延时大小匹配的输出缓冲器摆放在此处以降低目标双端口SRAM的输出负载；若不可以进行输出缓冲器的摆放，则在每个数据输出端口横向禁布区的外侧附近寻找合理的可摆放位置，且选择驱动能力和自身延时大小匹配的输出缓冲器摆放在此处以降低目标双端口SRAM的输出负载；
2.3B)将输出缓冲器的输入端与目标双端口SRAM数据输出端进行连接，将输出缓冲器的输出端与原始SRAM数据输出端的扇出相连；
2.4B)冻结对目标双端口SRAM数据输出端连接信号的任何修改。
本实施例中，步骤2.3B)中将输出缓冲器的输入端与目标双端口SRAM数据输出端进行连接，将输出缓冲器的输出端与原始SRAM数据输出端的扇出相连时，还包括在布线资源充足的情况下优先采用高层金属走线以减小线延时大小的步骤。如图5所示为步骤2.3AB)的操作实例，其中目标双端口SRAM的数据输出端包括QA[0]～QA[n]、QB[0]～QB[n]，且数据输出端QA[0]～QA[n]、QB[0]～QB[n]均串接有输出缓冲器。
综上所述，本实施例针对双端口SRAM输入输出延时优化的方法一方面通过在读、写时钟输入端就近插入公共输入缓冲器减小两时钟之间的时钟偏差的方法，实现了最大化公共时钟路径长度处理，从而避免了由于读写时钟端口之间延迟偏差导致的恢复时间(recovery time)问题；另一方面通过在数据输出端添加输出缓冲器统一负载电容的方法，解决了SRAM单元延时对于负载过于敏感的问题，改善了SRAM的维持时间难以收敛的情况，从而实现有效提高SRAM器件性能。
此外，本实施例还提供一种针对双端口SRAM输入输出延时优化的系统，包括计算机设备，该计算机设备被编程或配置以执行前述针对双端口SRAM输入输出延时优化的方法的步骤，或者该计算机设备的存储器中存储有被编程或配置以执行前述针对双端口SRAM输入输出延时优化的方法的计算机程序。
此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行前述针对双端口SRAM输入输出延时优化的方法的计算机程序。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可读存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种针对双端口SRAM输入输出延时优化的方法，其特征在于，包括：
1)确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；
2)对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。
2.根据权利要求1所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤1)之前还包括遍历芯片设计中所有的双端口SRAM的步骤：获取芯片设计中所有的双端口SRAM列表，针对双端口SRAM列表进行遍历，每遍历得到一个目标双端口SRAM则执行步骤1)～步骤2)。
3.根据权利要求1所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器的条件为到读、写时钟输入端的两路时钟的时钟延迟大于第一预设阈值、且两路时钟的时钟延迟偏差大于第二预设阈值不能同时成立。
4.根据权利要求1所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器的条件为到读、写时钟输入端的两路时钟的时钟延迟大于第一预设阈值、且两路时钟的时钟延迟偏差大于第二预设阈值同时成立。
5.根据权利要求1所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤2)中对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器的步骤包括：
2.1A)获取目标双端口SRAM的读、写时钟输入端的端口名和位置坐标，对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器；
2.2A)根据禁放单元区域限制和已布局单元位置信息，判断目标双端口SRAM的读、写时钟输入端的纵向坐标中点位置是否可以进行公共时钟缓冲器的摆放；若可以进行公共时钟缓冲器的摆放，则根据驱动能力、自身延时大小选择匹配的公共时钟缓冲器摆放在此处用以驱动目标双端口SRAM的读、写时钟输入端；若不可以进行公共时钟缓冲器的摆放，则寻找目标双端口SRAM的读、写时钟输入端的纵向坐标中点位置附近的合理摆放位置，并根据驱动能力、自身延时大小选择匹配的公共时钟缓冲器摆放在此处用以驱动目标双端口SRAM的读、写时钟输入端；
2.3A)将公共时钟缓冲器的输入端与原始读、写时钟输入端的扇入相连、将公共时钟缓冲器的输出端分别与读、写时钟输入端进行连接；
2.4A)冻结对目标双端口SRAM的读、写时钟输入端连接信号的任何修改。
6.根据权利要求5所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤2.3A)中将公共时钟缓冲器的输入端与原始读、写时钟输入端的扇入相连、将公共时钟缓冲器的输出端分别与读、写时钟输入端进行连接时，还包括在布线资源充足的情况下优先采用高层金属走线以减小线延时大小的步骤。
7.根据权利要求1所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤2)中对目标双端口SRAM的每个数据输出端口插入输出缓冲器的步骤包括：
2.1B)获取目标双端口SRAM的读、写时钟输入端的端口名和位置坐标，对目标双端口SRAM的每一个数据输出端口插入输出缓冲器；
2.2B)根据每个数据输出端口横向坐标值及SRAM禁放单元区域宽度，判断每个数据输出端口横向禁布区的外侧是否可以进行输出缓冲器的摆放，若可以进行输出缓冲器的摆放，则选择驱动能力和自身延时大小匹配的输出缓冲器摆放在此处以降低目标双端口SRAM的输出负载；若不可以进行输出缓冲器的摆放，则在每个数据输出端口横向禁布区的外侧附近寻找合理的可摆放位置，且选择驱动能力和自身延时大小匹配的输出缓冲器摆放在此处以降低目标双端口SRAM的输出负载；
2.3B)将输出缓冲器的输入端与目标双端口SRAM数据输出端进行连接，将输出缓冲器的输出端与原始SRAM数据输出端的扇出相连；
2.4B)冻结对目标双端口SRAM数据输出端连接信号的任何修改。
8.根据权利要求7所述的针对双端口SRAM输入输出延时优化的方法，其特征在于，步骤2.3B)中将输出缓冲器的输入端与目标双端口SRAM数据输出端进行连接，将输出缓冲器的输出端与原始SRAM数据输出端的扇出相连时，还包括在布线资源充足的情况下优先采用高层金属走线以减小线延时大小的步骤。
9.一种针对双端口SRAM输入输出延时优化的系统，包括计算机设备，其特征在于，该计算机设备被编程或配置以执行权利要求1～8中任意一项所述针对双端口SRAM输入输出延时优化的方法的步骤，或者该计算机设备的存储器中存储有被编程或配置以执行权利要求1～8中任意一项所述针对双端口SRAM输入输出延时优化的方法的计算机程序。
10.一种计算机可读存储介质，其特征在于，该计算机可读存储介质中存储有被编程或配置以执行权利要求1～8中任意一项所述针对双端口SRAM输入输出延时优化的方法的计算机程序。
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