CN107068192A - 用于存储器的时序测量的本地时钟信号产生电路 - Google Patents

用于存储器的时序测量的本地时钟信号产生电路 Download PDF

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Abstract

本发明公开了一种用于存储器的时序测量的本地时钟信号产生电路，采用了3条独立的缓冲器串联电路，每条缓冲器串联电路分别用于提供时钟信号CLKI、CLKM和CLKO中的一个，每条缓冲器串联电路的各缓冲器的输出端仅设置一个时钟输出端。本发明能够减少各缓冲器输出端的负载，从而能减少单级缓冲器的延时，从而能提高测试精度；还能够减少电路规模，从而减少版图面积。

Description

用于存储器的时序测量的本地时钟信号产生电路
技术领域
本发明涉及一种半导体集成电路领域，特别是涉及一种用于存储器的时序测量的本地时钟信号产生电路。
背景技术
存储器(Memory)的主要参数为，时序(timing)和功耗(power)。Timing分为数据建立时间(setup time)、数据保持时间(hold time)和读取时间(access time)。
如图1所示，是存储器的数据建立时间的示意图；存储器的数据输入端连接数据输入信号Data，时钟输入端连接外部输入时钟信号CLKin，在外部输入时钟信号CLKin的上升沿，存储器的的输出端输出数据。存储器要实现正确输出的一个条件是数据输入信号Data必须在距离外部输入时钟信号CLKin的上升沿的一个数据建立时间之前就保持稳定，在外部输入时钟信号CLKin的上升沿之前的数据建立时间内变化的信号将不会被输出。
在图1中Setup是两根虚线之间延时，由图1可知，由图1可知，当数据输入信号Data在外部输入时钟信号CLKin的上升沿之前的超过setup时间的宽度都保持不变时，这时输出信号是正确的；而当数据输入信号Data在外部输入时钟信号CLKin的上升沿之前的Setup时间的宽度内就变化时，这时输出信号将不正确。
数据保持时间则是在外部输入时钟信号CLKin上升沿之后数据输入信号Data需要保持的最小时间。
现有技术中，测试存储器的时序通常要采用3个时钟信号，分别为连接到存储器的数据输入端的输入数据采样时钟信号(CLKI)，连接到存储器的时钟端的存储器端时钟信号(CLKM)和连接到存储器的数据输出端的输出数据采样时钟信号(CLKO)。时钟信号CLKI、CLKM和CLKO的频率相同但是位相不同，现有技术中是通过缓冲器(buffer)串联电路来提供，即现有用于存储器的时序测量的本地时钟信号产生电路是采用缓冲器串联电路结构，在每一个缓冲器的输出端都要同时提供3个时钟输出端供测试时选择。现有缓冲器串联电路的缓冲器单元间的负载(loading)过多，会使得单级缓冲器的延时大。
发明内容
本发明所要解决的技术问题是提供一种用于存储器的时序测量的本地时钟信号产生电路，能减少单级缓冲器的延时，从而能提高测试精度。
为解决上述技术问题，本发明提供的用于存储器的时序测量的本地时钟信号产生电路包括：第一缓冲器串联电路、第二缓冲器串联电路和第三缓冲器串联电路。
所述第一缓冲器串联电路由多位缓冲器串联而成，所述第一缓冲器串联电路的第一位缓冲器的输入端连接外部输入时钟信号，各所述第一缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第一延时时钟信号。
所述第二缓冲器串联电路由多位缓冲器串联而成，所述第二缓冲器串联电路的第一位缓冲器的输入端连接所述第一缓冲器串联电路的最末位缓冲器的输出端，各所述第二缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第二延时时钟信号。
所述第三缓冲器串联电路由多位缓冲器串联而成，所述第三缓冲器串联电路的第一位缓冲器的输入端连接所述第二缓冲器串联电路的最末位缓冲器的输出端，各所述第二缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第三延时时钟信号。
第一数据选择电路从各位所述第一延时时钟信号中选择一位所述第一延时时钟信号作为第一本地时钟信号。
第二数据选择电路从各位所述第二延时时钟信号中选择一位所述第二延时时钟信号作为第二本地时钟信号。
第三数据选择电路从各位所述第三延时时钟信号中选择一位所述第三延时时钟信号作为第三本地时钟信号。
所述第一本地时钟信号和所述第二本地时钟信号中的一个作为存储器进行时序测量时所需的输入数据采样时钟信号，所述第一本地时钟信号和所述第二本地时钟信号中的另一个作为存储器进行时序测量时所需的存储器端时钟信号，所述第三本地时钟信号作为存储器进行时序测量时所需的输出数据采样时钟信号。
所述第一缓冲器串联电路、所述第二缓冲器串联电路和所述第三缓冲器串联电路的各位缓冲器的延时相同，通过使各位所述缓冲器的输出端仅设定一个时钟输出端来降低各位所述缓冲器的负载，从而降低各位所述缓冲器的延时。
进一步的改进是，所述第二缓冲器串联电路和所述第三缓冲器串联电路的缓冲器的位数相同且大于所述第一缓冲器串联电路的缓冲器的位数。
进一步的改进是，用于所述存储器的时序测量的测量电路包括：
第一D触发器，其数据输出端连接到所述存储器的数据输入端；所述第一D触发器的数据输入端连接输入数据，所述第一D触发器的时钟输入端连接输入数据采样时钟信号。
第二D触发器，所述存储器的数据输出端连接第二D触发器的数据输入端；所述第二D触发器的数据输出端输出数据。
存储器端时钟信号连接到所述存储器的时钟输入端。
输出数据采样时钟信号连接到所述第二D触发器的时钟输入端。
进一步的改进是，进行所述存储器的数据建立时间的测量时，所述第一本地时钟信号作为所述存储器进行时序测量时所需的输入数据采样时钟信号，所述第二本地时钟信号作为所述存储器进行时序测量时所需的存储器端时钟信号。
进一步的改进是，进行所述存储器的数据保持时间的测量时，所述第二本地时钟信号作为所述存储器进行时序测量时所需的输入数据采样时钟信号，所述第一本地时钟信号作为所述存储器进行时序测量时所需的存储器端时钟信号。
进一步的改进是，所述存储器端时钟信号通过一个D触发器延迟单元连接到所述存储器的时钟输入端。
进一步的改进是，所述输出数据采样时钟信号通过一个D触发器延迟单元连接到所述第二D触发器的时钟输入端。
进一步的改进是，所述第二缓冲器串联电路和所述第三缓冲器串联电路的缓冲器的位数都为256位；所述第一缓冲器串联电路的缓冲器的位数为32位。
进一步的改进是，所述第二数据选择电路包括8个32选1数据选择器，所述第二数据选择电路中，8个32选1数据选择器的输入端连接256位所述第二延时时钟信号，8个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第二本地时钟信号。
所述第二数据选择电路包括8个32选1数据选择器，所述第二数据选择电路中，8个32选1数据选择器的输入端连接256位所述第三延时时钟信号，8个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第三本地时钟信号。
所述第一数据选择电路包括1个32选1数据选择器，所述第二数据选择电路中，1个32选1数据选择器的输入端连接32位所述第一延时时钟信号，1个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第一本地时钟信号。
进一步的改进是，所述第一数据选择电路中还包括1个2选1数据选择器，该2选1数据选择器从所述第一本地时钟信号和所述第二本地时钟信号选择一个作为所述输入数据采样时钟信号。
所述第二数据选择电路中还包括1个2选1数据选择器，该2选1数据选择器从所述第一本地时钟信号和所述第二本地时钟信号选择一个作为所述存储器端时钟信号。
所述第三数据选择电路中还包括1个2选1数据选择器，该2选1数据选择器将所述第三本地时钟信号输出为输出数据采样时钟信号。
进一步的改进是，各位所述缓冲器分别由两个反相器串联而成。
进一步的改进是，所述存储器为SRAM。
本发明用于存储器的时序测量的本地时钟信号产生电路采用了3条独立的缓冲器串联电路，每条缓冲器串联电路分别用于提供时钟信号CLKI、CLKM和CLKO中的一个，这样每条缓冲器串联电路的各缓冲器的输出端仅需设置一个时钟输出端即可，相对于现有技术中各缓冲器的输出端需要设置3个时钟输出端的结构，因为缓冲器的输出端的时钟输出端越多，缓冲器的负载会越大，故本发明能够减少各缓冲器输出端的负载，从而能减少单级缓冲器的延时，从而能提高测试精度。
另外，本发明的各缓冲器输出端的负载的减少能够减少电路规模，从而减少版图面积。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是存储器的数据建立时间的示意图；
图2是现有存储器的数据建立时间的测量电路图；
图3是现有用于存储器的时序测量的本地时钟信号产生电路；
图4是图3中缓冲器的实现图；
图5是本发明实施例用于存储器的时序测量的本地时钟信号产生电路；
图6是图5中缓冲器的实现图。
具体实施方式
如图2所示，是现有存储器的数据建立时间的测量电路图，如图3所示，是现有用于存储器的时序测量的本地时钟信号产生电路；现有存储器的数据建立时间的测量电路图包括：
第一D触发器1，其数据输出端即D端连接到存储器2的数据输入端即A端，第一D触发器1在图2中用DFF1表示，存储器用Mem表示；所述第一D触发器1的数据输入端连接输入数据A，所述第一D触发器1的时钟输入端即CLK端连接输入数据采样时钟信号CLKI。
第二D触发器3，第二D触发器3在图2中用DFF2表示，所述存储器2的数据输出端即Q端连接第二D触发器3的数据输入端即D端；所述第二D触发器3的数据输出端即Q端输出数据Q。
存储器端时钟信号CLKM连接到所述存储器2的时钟输入端即CLK端。较佳为，存储器端时钟信号CLKM通过一个D触发器延迟单元4连接到所述存储器2的时钟输入端即CLK端，D触发器延迟单元在图2中用DFFD表示。
输出数据采样时钟信号CLKO连接到所述第二D触发器3的时钟输入端即CLK端。较佳为，输出数据采样时钟信号CLKO通过一个D触发器延迟单元5连接到所述第二D触发器3的时钟输入端即CLK端。
如图3所示，现有用于存储器的时序测量的本地时钟信号产生电路采用缓冲器串联电路，由多级缓冲器6串联形成，所述缓冲器串联电路中的前一级缓冲器6的输出端连接到后一级缓冲器6的输入端，所述缓冲器串联电路中的各级缓冲器6的延时相同。
外部输入时钟信号CLKin连接到所述缓冲器串联电路的第一位缓冲器6的输入端，3个时钟输出端分别作为所述输入数据采样时钟信号CLKI、所述存储器端时钟信号CLKM和所述输出数据采样时钟信号CLKO节的输出端，每一个时钟输出端都包括一个开关7，通过所述开关7控制所述输入数据采样时钟信号CLKI、所述存储器端时钟信号CLKM和所述输出数据采样时钟信号CLKO的输出。
以测试setup time为例，所述输入数据A在所述输入数据采样时钟信号CLKI的上升沿锁存到所述第一D触发器1中，在所述输入数据A变化时，令所述输入数据采样时钟信号CLKI的上升沿超前于所述存储器端时钟信号CLKM上升沿的偏移值为第一偏移值，所述存储器端时钟信号CLKM的上升沿超前于所述输出数据采样时钟信号CLKO上升沿的偏移值为第二偏移值，所述第二偏移值设置为远大于存储器2的access time的时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器2的数据建立时间，所述第一偏移值大于等于所述存储器2的数据建立时间时，所述输出数据正确；所述第一偏移值小于所述存储器2的数据建立时间时，所述输出数据不正确。由上可知，调节CLKI和CLKM的位相差值即第一偏移值并逐步逼近可以得到setup time。
如图4所示，是图3中缓冲器的实现图；可以看出，每一位缓冲器6由两个反相器8串联而成，两个串联的反相器8的输出端分别设置有3个时钟信号输出端，每一个时钟信号输出端都需要通过一个传输门电路(PG)9，可以看出，图4中共有6个PG电路9，这使得各缓冲器6的负载过多，延时增加。
如图5所示，是本发明实施例用于存储器的时序测量的本地时钟信号产生电路；本发明实施例用于存储器的时序测量的本地时钟信号产生电路包括：第一缓冲器串联电路101a、第二缓冲器串联电路101b和第三缓冲器串联电路101c。
所述第一缓冲器串联电路101a由多位缓冲器串联而成，所述第一缓冲器串联电路101a的第一位缓冲器的输入端连接外部输入时钟信号CLKin，各所述第一缓冲器串联电路101a的各位缓冲器的输出端都设定一个时钟输出端且输出一位第一延时时钟信号。
所述第二缓冲器串联电路101b由多位缓冲器串联而成，所述第二缓冲器串联电路101b的第一位缓冲器的输入端连接所述第一缓冲器串联电路101a的最末位缓冲器的输出端，图5中显示的所述第一缓冲器串联电路101a的最末位缓冲为第32位缓冲器，各所述第二缓冲器串联电路101b的各位缓冲器的输出端都设定一个时钟输出端且输出一位第二延时时钟信号。
所述第三缓冲器串联电路101c由多位缓冲器串联而成，所述第三缓冲器串联电路101c的第一位缓冲器的输入端连接所述第二缓冲器串联电路101b的最末位缓冲器的输出端，图5中显示的所述第二缓冲器串联电路101b的最末位缓冲为第256位缓冲器，各所述第二缓冲器串联电路101b的各位缓冲器的输出端都设定一个时钟输出端且输出一位第三延时时钟信号。
第一数据选择电路102a从各位所述第一延时时钟信号中选择一位所述第一延时时钟信号作为第一本地时钟信号LocolCLK1。
第二数据选择电路102b从各位所述第二延时时钟信号中选择一位所述第二延时时钟信号作为第二本地时钟信号LocolCLK2。
第三数据选择电路102c从各位所述第三延时时钟信号中选择一位所述第三延时时钟信号作为第三本地时钟信号LocolCLK3。
所述第一本地时钟信号LocolCLK1和所述第二本地时钟信号LocolCLK2中的一个作为存储器进行时序测量时所需的输入数据采样时钟信号CLKI，所述第一本地时钟信号LocolCLK1和所述第二本地时钟信号LocolCLK2中的另一个作为存储器进行时序测量时所需的存储器端时钟信号CLKM，所述第三本地时钟信号LocolCLK3作为存储器进行时序测量时所需的输出数据采样时钟信号CLKO。
所述第一缓冲器串联电路101a、所述第二缓冲器串联电路101b和所述第三缓冲器串联电路101c的各位缓冲器的延时相同，通过使各位所述缓冲器的输出端仅设定一个时钟输出端来降低各位所述缓冲器的负载，从而降低各位所述缓冲器的延时。
所述第二缓冲器串联电路101b和所述第三缓冲器串联电路101c的缓冲器的位数相同且大于所述第一缓冲器串联电路101a的缓冲器的位数。
本发明实施例对应的用于所述存储器的时序测量的测量电路采用如图2所示的现有结构，用于所述存储器的时序测量的测量电路的具体结构可以参考前面根据图2所做的详细描述。本发明实施例和现有电路的区别之处为，本发明实施例中，图2中所需要的输入数据采样时钟信号CLKI、存储器端时钟信号CLKM和输出数据采样时钟信号CLKO是采用图5所对应的本发明实施例本地时钟信号产生电路提供。
进行所述存储器的数据建立时间的测量时，所述第一本地时钟信号LocolCLK1作为所述存储器进行时序测量时所需的输入数据采样时钟信号CLKI，所述第二本地时钟信号LocolCLK2作为所述存储器进行时序测量时所需的存储器端时钟信号CLKM。
进行所述存储器的数据保持时间的测量时，所述第二本地时钟信号LocolCLK2作为所述存储器进行时序测量时所需的输入数据采样时钟信号CLKI，所述第一本地时钟信号LocolCLK1作为所述存储器进行时序测量时所需的存储器端时钟信号CLKM。
图5中以如下位数进行说明：所述第二缓冲器串联电路101b和所述第三缓冲器串联电路101c的缓冲器的位数都为256位；所述第一缓冲器串联电路101a的缓冲器的位数为32位。
所述第二数据选择电路102b包括8个32选1数据选择器，所述第二数据选择电路102b中，8个32选1数据选择器的输入端连接256位所述第二延时时钟信号，8个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第二本地时钟信号LocolCLK2。
所述第二数据选择电路102b包括8个32选1数据选择器，所述第二数据选择电路102b中，8个32选1数据选择器的输入端连接256位所述第三延时时钟信号，8个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第三本地时钟信号LocolCLK3。
所述第一数据选择电路102a包括1个32选1数据选择器，所述第二数据选择电路102b中，1个32选1数据选择器的输入端连接32位所述第一延时时钟信号，1个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第一本地时钟信号LocolCLK1。
所述第一数据选择电路102a中还包括1个2选1数据选择器，该2选1数据选择器从所述第一本地时钟信号LocolCLK1和所述第二本地时钟信号LocolCLK2选择一个作为所述输入数据采样时钟信号CLKI。
所述第二数据选择电路102b中还包括1个2选1数据选择器，该2选1数据选择器从所述第一本地时钟信号LocolCLK1和所述第二本地时钟信号LocolCLK2选择一个作为所述存储器端时钟信号CLKM。
所述第三数据选择电路102c中还包括1个2选1数据选择器，该2选1数据选择器将所述第三本地时钟信号LocolCLK3输出为输出数据采样时钟信号CLKO。
所述第一数据选择电路102a和所述第二数据选择电路102b中的2选1数据选择器分别通过信号SH进行setup time和hold time测试所需时钟信号的切换。图5中当信号SH＝0时，电路工作于setup time测试模式；当信号SH＝1时，电路工作于hold time测试模式。
较佳为，本发明实施例对应的所述存储器为SRAM。
如图6所示，是图5中缓冲器的实现图，可以看出，每一位缓冲器由两个反相器103串联而成，两个串联的反相器103中仅第二个反相器103的输出端设置有1个时钟信号输出端，该时钟信号输出端通过一个传输门电路104输出对应的本地时钟信号LocolCLK。比较图6和图4可知，本发明实施例中仅需要1个传输门电路，这能减少缓冲器的负载，从而能减少单级缓冲器的延时，从而能提高测试精度；还能够减少电路规模，从而减少版图面积。
通过仿真测试可以得到，本发明实施例的单级缓冲器的延时即精度能达到81ps，而现有电路的单级缓冲器的延时为199ps，所以本发明实施例能提高测试精度。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种用于存储器的时序测量的本地时钟信号产生电路，其特征在于，包括：第一缓冲器串联电路、第二缓冲器串联电路和第三缓冲器串联电路；
所述第一缓冲器串联电路由多位缓冲器串联而成，所述第一缓冲器串联电路的第一位缓冲器的输入端连接外部输入时钟信号，各所述第一缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第一延时时钟信号；
所述第二缓冲器串联电路由多位缓冲器串联而成，所述第二缓冲器串联电路的第一位缓冲器的输入端连接所述第一缓冲器串联电路的最末位缓冲器的输出端，各所述第二缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第二延时时钟信号；
所述第三缓冲器串联电路由多位缓冲器串联而成，所述第三缓冲器串联电路的第一位缓冲器的输入端连接所述第二缓冲器串联电路的最末位缓冲器的输出端，各所述第三缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第三延时时钟信号；
第一数据选择电路从各位所述第一延时时钟信号中选择一位所述第一延时时钟信号作为第一本地时钟信号；
第二数据选择电路从各位所述第二延时时钟信号中选择一位所述第二延时时钟信号作为第二本地时钟信号；
第三数据选择电路从各位所述第三延时时钟信号中选择一位所述第三延时时钟信号作为第三本地时钟信号；
所述第一本地时钟信号和所述第二本地时钟信号中的一个作为存储器进行时序测量时所需的输入数据采样时钟信号，所述第一本地时钟信号和所述第二本地时钟信号中的另一个作为存储器进行时序测量时所需的存储器端时钟信号，所述第三本地时钟信号作为存储器进行时序测量时所需的输出数据采样时钟信号；
所述第一缓冲器串联电路、所述第二缓冲器串联电路和所述第三缓冲器串联电路的各位缓冲器的延时相同，通过使各位所述缓冲器的输出端仅设定一个时钟输出端来降低各位所述缓冲器的负载，从而降低各位所述缓冲器的延时。
2.如权利要求1所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述第二缓冲器串联电路和所述第三缓冲器串联电路的缓冲器的位数相同且大于所述第一缓冲器串联电路的缓冲器的位数。
3.如权利要求2所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：用于所述存储器的时序测量的测量电路包括：
第一D触发器，其数据输出端连接到所述存储器的数据输入端；所述第一D触发器的数据输入端连接输入数据，所述第一D触发器的时钟输入端连接输入数据采样时钟信号；
第二D触发器，所述存储器的数据输出端连接第二D触发器的数据输入端；所述第二D触发器的数据输出端输出数据；
存储器端时钟信号连接到所述存储器的时钟输入端；
输出数据采样时钟信号连接到所述第二D触发器的时钟输入端。
4.如权利要求3所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：
进行所述存储器的数据建立时间的测量时，所述第一本地时钟信号作为所述存储器进行时序测量时所需的输入数据采样时钟信号，所述第二本地时钟信号作为所述存储器进行时序测量时所需的存储器端时钟信号。
5.如权利要求3所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：进行所述存储器的数据保持时间的测量时，所述第二本地时钟信号作为所述存储器进行时序测量时所需的输入数据采样时钟信号，所述第一本地时钟信号作为所述存储器进行时序测量时所需的存储器端时钟信号。
6.如权利要求3所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述存储器端时钟信号通过一个D触发器延迟单元连接到所述存储器的时钟输入端。
7.如权利要求3所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述输出数据采样时钟信号通过一个D触发器延迟单元连接到所述第二D触发器的时钟输入端。
8.如权利要求2所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述第二缓冲器串联电路和所述第三缓冲器串联电路的缓冲器的位数都为256位；所述第一缓冲器串联电路的缓冲器的位数为32位。
9.如权利要求8所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述第二数据选择电路包括8个32选1数据选择器，所述第二数据选择电路中，8个32选1数据选择器的输入端连接256位所述第二延时时钟信号，8个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第二本地时钟信号；
所述第二数据选择电路包括8个32选1数据选择器，所述第二数据选择电路中，8个32选1数据选择器的输入端连接256位所述第三延时时钟信号，8个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第三本地时钟信号；
所述第一数据选择电路包括1个32选1数据选择器，所述第二数据选择电路中，1个32选1数据选择器的输入端连接32位所述第一延时时钟信号，1个32选1数据选择器的输出端连接1个8选1数据选择器，通过8选1数据选择器输出所述第一本地时钟信号。
10.如权利要求9所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述第一数据选择电路中还包括1个2选1数据选择器，该2选1数据选择器从所述第一本地时钟信号和所述第二本地时钟信号选择一个作为所述输入数据采样时钟信号；
所述第二数据选择电路中还包括1个2选1数据选择器，该2选1数据选择器从所述第一本地时钟信号和所述第二本地时钟信号选择一个作为所述存储器端时钟信号；
所述第三数据选择电路中还包括1个2选1数据选择器，该2选1数据选择器将所述第三本地时钟信号输出为输出数据采样时钟信号。
11.如权利要求1所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：各位所述缓冲器分别由两个反相器串联而成。
12.如权利要求1所述的用于存储器的时序测量的本地时钟信号产生电路，其特征在于：所述存储器为SRAM。
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