CN102967819B - 高速测试电路与方法 - Google Patents
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Abstract
本发明提出一种高速测试电路与方法。该高速测试电路接收自一测试仪而来的测试仪频率，并对一待测电路进行测试，此高速测试电路包含：一倍频电路，其接收自该测试仪频率，产生N倍频率的频率输出，其中N为正实数；一测试频率产生器，其根据倍频电路的输出及测试仪频率，产生一测试频率，此测试频率在低频与高频之间切换；一测试讯号产生器，其根据该测试频率而操作，此测试讯号产生器产生测试讯号，以供传送给待测电路；以及一比较电路，其根据待测电路对测试讯号的响应讯号，产生比对结果，其中，此高速测试电路在高频测试频率下对待测电路进行高速测试，而在低频测试频率下执行低速动作。
Description
技术领域
本发明涉及一种高速测试电路与方法，特别是指一种可提升测试速度而不致受限于测试仪频率的内建高速测试电路与方法，其特别适合测试内存电路如动态随机存取内存(DRAM)。
背景技术
现有技术中进行芯片测试(尤其是在晶圆阶段测试，Wafer leveltest)时，使用测试仪产生测试频率与测试波形(test pattern)，经芯片的接脚输入芯片内部，再由芯片根据测试波形产生结果输出至测试仪，以判断芯片是否正常。
以上现有技术的缺点是，测试的速度受限于测试仪所能产生的频率，且测试仪至芯片的线长也对测试速度造成负面的影响。因测试仪需要将测试讯号通过大负载连接线送至芯片。
有鉴于此，本发明即针对上述现有技术的不足，提出一种内建高速测试电路与方法，可使用低速的测试仪对高速芯片(例如随机存取内存RAM)进行高速测试。
发明内容
本发明目的之一在于克服现有技术的不足与缺陷，提出一种高速测试电路，可使用低速的测试仪对高速芯片进行高速测试。此高速测试电路可以内建于受测芯片中。
本发明的另一目的在于，提出一种高速测试方法。
为达上述目的，就其中一个观点言，本发明提供了一种高速测试电路，其接收自一测试仪而来的测试仪频率，并对一待测电路进行测试，包含：一倍频电路，其接收自该测试仪频率，产生N倍频率的频率输出，其中N为正实数；一测试频率产生器，其根据倍频电路的输出及测试仪频率，产生一测试频率，此测试频率在低频与高频之间切换；一测试讯号产生器，其根据该测试频率而操作，此测试讯号产生器产生测试讯号，以供传送给待测电路；以及一比较电路，其比较测试讯号产生器的输出与待测电路对测试讯号的响应讯号，产生比对结果，其中，此高速测试电路在高频测试频率下对待测电路进行高速测试，而在低频测试频率下执行低速动作。
就另一个观点言，本发明提供了一种高速测试方法，用以对一待测电路进行测试，该方法包含：接收自一测试仪而来的测试仪频率；根据该测试仪频率，产生N倍频率的频率，其中N为正实数；根据该N倍频率的频率及测试仪频率，产生一测试频率，此测试频率在低频与高频之间切换；根据该测试频率的频率产生测试讯号；传送测试讯号给待测电路，以获得待测电路对测试讯号的响应讯号；以及比较测试讯号与响应讯号，产生比对结果。
上述高速测试电路或高速测试方法中，可以产生两个测试频率，彼此之间具有延迟，以第一测试频率来产生测试讯号，但待测电路以第二测试频率来取样该测试讯号。
上述高速测试电路或高速测试方法中，在低频时该测试频率可与测试仪频率的频率相同，在高频时该测试频率可与N倍频率的频率相同。
上述高速测试电路或高速测试方法中，可接收自测试仪而来的外部命令，并在适合时将其转换为高频。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1说明本发明的第一实施例；
图2说明本发明的第二实施例；
图3说明本发明的第三实施例；
图4显示与第三实施例对应的波形图；
图5说明本发明的数据比对方式示意图；
图6A-6B说明比较电路18进行比对的两种实施型态。
图中符号说明
10高速测试电路
11输出缓冲器
12倍频电路
13接收缓冲器
14测试频率产生器
14’测试频率及命令产生器
15闩锁电路
16测试讯号产生器
17缓存器
18比较电路
19逻辑电路
20待测电路
21输出缓冲器
22主要电路
23接收缓冲器
25闩锁电路
26闩锁电路
27缓存器
具体实施方式
请参考图1，其中显示本发明的第一个实施例。在待测芯片中，除了待测电路20外，另设置了内建高速测试电路10。高速测试电路10中包含倍频电路12、测试频率产生器14、测试讯号产生器16、比较电路18、逻辑电路19。
倍频电路12接收自测试仪而来的频率CK，并产生N倍频率的频率输出CKF；N为正实数，其通常为但不必须为整数。N可以为一个固定的数值，此情形下可直接设计于电路中；或如图所示，N可为一个可由电路内部或外部设定的参数。倍频电路12有多种实施方式，例如可以为锁相回路(PLL，Phase Lock Loop)或延迟锁相回路(DLL，DelayLock Loop)等。
测试频率产生器14接收倍频电路12的输出CKF，并产生测试频率CLK，供应给测试讯号产生器16与待测电路20。测试频率CLK视需要而在低频频率S_CLK与高频频率F_CLK之间切换。本实施例中，在低频频率S_CLK时，测试频率CLK与测试仪频率CK的频率相同；在高频频率F_CLK时，测试频率CLK与N倍的测试仪频率CK的频率相同。如此，高速测试电路10就可以高速进行测试，而在与测试仪沟通时又能与测试仪同步。测试频率产生器14产生低频频率S_CLK的方式例如可如图所示，接收测试仪频率CK并根据该讯号的上升缘来产生低频频率S_CLK；至于高频频率F_CLK则可得自倍频电路12的输出CKF。当然，产生低频频率和高频频率的方式不限于此，例如，可直接使用测试仪频率CK作为低频频率，或测试频率产生器14不接收测试仪频率CK，而对讯号CKF进行除频，亦可获得所需频率的低频频率。除此之外尚有其它方式，容后说明。
测试讯号产生器16根据测试频率产生器14所供应的频率，产生测试讯号，传送给待测电路20。待测电路20可为任何形式的电路，后文将以随机存取内存(RAM)为例作说明，但本发明并不局限于应用在内存电路中。
待测电路20接收测试讯号后，产生响应；例如当待测电路20为DRAM时，待测电路20于接收到写入指令时，便将数据写入记忆单元(cell)内。之后待测电路20再接收读取指令时，便将数据自记忆单元(cell)读出，而测试讯号产生器16也产生一组对应的讯号，两者输入比较电路18进行比对，产生比对结果并输出。若待测电路20为内存以外的其它电路，则其接收测试讯号后所产生的响应可能与原始讯号不同，测试讯号产生器16需另行产生比对用的讯号波形(pattern)。
上述安排下，当待测电路20为X行Y列的DRAM时，则可对所有列地址的位以高速存取，而改变行地址时则可容许在低速下完成。此因，根据DRAM一般操作，资料的存取要求高频宽，但对于DRAM指令的下达则处于相对低频的情况。因此根据本案，当待测电路为DRAM时，其测试频率可在需求速度的列操作时为高频，而在对整体速度较不具影响的行操作时为低频。但当然，本发明并不仅局限于应用在DRAM中，当应用在DRAM中时也不局限于以高频进行列操作、低频进行行操作。
在其中一种实施型态中，比较电路18所产生的比对结果可以直接作为测试结果输出至芯片外部。在另一种实施型态中，若需要对多个输入/输出端口(I/O)进行测试时，则如图所示可由逻辑电路19对所有I/O比对结果进行逻辑运算后再输出测试结果；逻辑运算例如为，当所有比对结果皆正确时才输出表示“通过”的讯号，而当任一比对结果不正确时输出表示“错误”的讯号。
以上所述将待测电路20所产生讯号和测试讯号产生器16所产生讯号相比对的方式，仅为其中一种方式；根据本发明，另提出可更简化硬件电路、提升测试效率的比对方式，此部份容后参照图5再予说明。
图2显示本发明的第二个实施例。本实施例中，倍频电路12接收自测试仪而来的频率CK，并产生两个N倍的频率输出CK1与CK2。这两个频率讯号的频率同样为频率CK的N倍，但两者间有相位差，CK2较CK1延迟一段时间。延迟的时间可由参数P来设定，例如，假设CK1与CK2的周期为T，则P可为0～15，以决定CK2较CK1延迟(P/16)T，等等。当然，设定延迟的方式有多种，除以周期比例方式设定外，亦可直接由参数P来设定实际的延迟时间。P为正实数，可视设定的方式而决定其数值范围。设定延迟的目的在于调整适当的数据设立时间(set-up time)tS与保存时间(hold time)tH，此点容后说明。
在本实施例中，待测电路20内包含有主要电路22和与外部沟通的闩锁电路25与缓存器27。当待测电路为DRAM时，主要电路22例如为DRAM的记忆阵列。测试频率产生器14接收倍频电路12的输出CK1与CK2，并产生测试频率CLK1与CLK2；在测试频率CLK1与CLK2之间同样具有前述的延迟。测试频率产生器14将测试频率CLK1供应给测试讯号产生器16与缓存器27(缓存器27例如为先进先出缓存器FIFO但亦可为其它电路)；测试频率CLK2则供应给闩锁电路25(闩锁电路25例如为D正反器DFF但亦可为其它电路)。测试讯号产生器16所产生的测试讯号经过闩锁电路25而写入主要电路22中；另一方面，主要电路22的读出数据经缓存器27输入比较电路18，与测试讯号产生器16的输出相比对。
在以上安排下，测试讯号产生器16根据测试频率CLK1而产生测试讯号，但闩锁电路25根据测试频率CLK2将测试讯号取样入待测电路20内的主要电路22中。换言之，测试频率CLK1与CLK2间的延迟时间可经过调整，以确保当测试讯号已充分设立后，才开始写入待测电路20的动作，且在写入动作进行中，测试讯号有充分的保存时间不致造成讯号流失。至于测试讯号产生器16与缓存器27则宜(但不绝对必须)使用相同的频率，以在比较电路18中进行正确的比对。
需说明的是，频率讯号CLK1与CLK2之间的延迟，不必须来自于倍频电路12的输出CK1与CK2之间。例如，倍频电路12可以与第一实施例相同仅输出单一讯号CKF，而由测试频率产生器14自行根据该讯号CKF及参数P而产生频率讯号CLK1与CLK2。
图3显示本发明的第三个实施例。本实施例中，测试频率及命令产生器14’除产生频率外，更将产生测试命令的功能整合在内。测试频率及命令产生器14’接收自外部(例如测试仪)而来的命令，并将其转换为可在芯片内部高速执行的测试命令。此外，测试讯号产生器16所产生的测试讯号，可借助芯片的数据接脚DQ传输至芯片外部，例如传输给测试仪。配合数据接脚DQ，待测电路20中设有输出缓冲器21与接收缓冲器23；此外，并设有供接收命令(在DRAM的情形下也可为地址)的闩锁电路26，此闩锁电路26也接受第二频率讯号CLK2。
请对照图3与图4，假设待测电路20为DRAM，本实施例的电路操作如下。自芯片外部而来的频率CK与命令如图4第一、二波形所示，这两个讯号为较低频率的讯号。根据频率CK与参数N，倍频电路12产生N倍的频率输出CK1与CK2，其中频率CK1的波形如第三波形F_CLK所示，而频率CK2(未示出)则较频率CK1延迟一段时间，该延迟时间可由参数P决定。
测试频率及命令产生器14’根据频率CK或高频讯号F_CLK，产生低频讯号S_CLK，并根据频率CK1、CK2、低频讯号S_CLK，而产生频率讯号CLK1与CLK2，其中频率CLK2较频率CLK1延迟一段时间(亦可视为两者间有相位差)，且频率讯号CLK1与CLK2视情况而在高频讯号F_CLK与低频讯号S_CLK之间切换。除此之外，测试频率及命令产生器14’将来自芯片外部的命令转换为可在芯片内部高速执行的测试命令。详言之，当外部命令涉及较慢的动作，例如需与芯片外部沟通的动作，或在随机内存的情况下，如本实施例所举例为与列有关的命令时，测试频率及命令产生器14’使频率讯号CLK1与CLK2处于低频，而测试命令也为低频。但当外部命令涉及可高速进行的动作，例如与芯片外部无关的动作，或在随机内存的情况下，如本实施例所举例为与行有关的命令时，请参阅图4中T1时点，测试频率及命令产生器14’将频率讯号CLK1与CLK2转换为高频(在本实施例中，为了确保讯号正确，所以延后一个S_CLK工作周。此仅为举例，是否延后及延后若干数目的工作周，可视设计需求来决定)，且测试命令也转换为高频。如此，在时点T2与T3之间，就可以快速进行“行写入”的动作。当写入动作完成之后(例如，全页都已写入完毕时)，测试频率及命令产生器14’再将频率讯号CLK1与CLK2切换至低频。请注意图中的T2时点根据频率讯号CLK1与CLK2间的延迟时间来决定，换言之可通过适当设定该延迟时间，来确保数据的最佳设立时间(set-up time)tS与保存时间(hold time)tH。
此外，尚可根据频率讯号CLK1与CLK2间的延迟时间或相位差，测得该待测电路20的设立时间tS与保存时间tH的规格。设立时间tS是指取样数据于频率讯号升缘前需已准备好的最小时间，而保存时间tH是指取样数据于频率讯号升缘后需维持的最小时间。通过调整频率讯号CLK1与CLK2间的延迟时间或相位差大小，如图4所示，微调频率讯号CLK2的延迟时间，就能决定T2时点；如果缩短延迟时间将T2时点前移，就表示缩短设立时间tS，而如果增长延迟时间将T2时点后移，就表示缩短保存时间tH。换言之，可通过缩短延迟时间将T2时点前移，并观察测试结果数据是否仍然正确，来测得设立时间tS的规格，并通过增长延迟时间将T2时点后移，并观察测试结果数据是否仍然正确，来测得保存时间tH的规格。
在T4时点，电路再次发现外部命令属于可高速进行的动作(本实施例中为“行读取”动作)，因此测试频率及命令产生器14’再次将频率讯号CLK1与CLK2转换为高频，且测试命令也转换为高频。如此，在时点T5与T6之间，就可以快速进行“行读取”的动作。同样地，当读取动作完成之后(例如，全页都已读取完毕时)，测试频率及命令产生器14’再将频率讯号CLK1与CLK2切换至低频。
当待测电路20为DRAM(或其它型式的内存)时，于测试时通常不需要使用复杂的测试讯号波形(pattern)，而仅需将内容重复的数据串写入待测电路20，及自该待测电路20读出该写入的数据，以验证所写入记忆单元内的数据是否正确，亦即确认记忆单元是否失效。在此情况下，根据本发明，可以使用更简化的机制来判断资料是否正确，而不必如图1～3所示，由比较电路18将将待测电路20所产生讯号和测试讯号产生器16所产生讯号相比对；比较电路18仅需要接收待测电路20所产生讯号，并根据判断机制来判断即可(亦即图1～3中，比较电路18并不需要接收测试讯号产生器16所产生的输出)。如此，可增加处理速度提升测试效率、并简化比较电路18的硬件。
图5说明本发明的数据比对方式示意图。于内存页写入(page write)时间内将数据D1～Dm写入待测电路20内，又于内存页读出(page read)时间内自该待测电路20将所储存的数据读出为d1～dm。本实施例中写入数据D1～Dm包含n-bit的重多据，每n-bit即循环重复一次，即(D1，D2，D3，D4，...，Dn)≡(D(1+n)，D(2+n)，D(3+n)，D(4+n)，...，D2n)。可以根据测试需求，设定n为大于或等于1的整数，例如n＝1，2或4等。由于已知写入数据D1～Dm包含n-bit的重多据，因此读出数据d1～dm亦需包含数笔n-bit的重多据。通过检查读出数据是否存在重复出现的规则，就不需要该比较电路18按各bit逐一比较写入及读出的数据，如此就能减少比对时间而提高测试效率。如图所示，于读出周期内，判断数据(d1，d2，d3，d4，...，dn)是否和资料(d(1+n)，d(2+n)，d(3+n)，d(4+n)，...，d2n)相同，若相同则表示记忆单元正常运作；反之，则记忆单元可能有缺陷。
在其中一种实施型态中，测试者以不同的循环周期(例如n＝1，2或4)来多次测试待测电路20，并从外部将n值告知比较电路18，如图6A所示。此种实施型态的优点是比较电路18的硬件较为简单。在另一种实施型态中，比较电路18根据内建的判断机制来自行判断循环周期，如图6B所示。此种实施型态的优点是不需要从外部将n值告知比较电路18。
从以上说明可知，本发明的优点包括：一、即使测试仪的速度有限，大部分的测试动作仍可根据芯片本身的高速度来进行，而不致受限于测试仪所能产生的频率。二、可以通过调整延迟时间来确保资料的最佳设立时间与保存时间。三、可以测试出设立时间与保存时间的规格。四、可以用简单的电路来进行测试讯号波形的比对。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，虽然在本发明所有实施例中，将高速测试电路10描述为内建于待测芯片之中，但高速测试电路10当然亦可为一独立芯片。又如，各实施例中所示直接连接的电路，可在其间插置不影响主要功能的电路。再如，图4以“列动作”或“行动作”分别对应于低频或高频，仅为举例，目的仅是在显示频率切换，而不限于必须以低频“列动作”、高频执行“行动作”，且待测电路20也不限于必须为内存。因此，凡在本发明相同精神下的各种变化，均应解读为包含在本发明的范围之内。
Claims (24)
1.一种高速测试电路，其接收自一测试仪而来的测试仪频率，并对一待测电路进行测试，其特征在于，包含：
一倍频电路，其接收该测试仪频率，产生N倍频率的频率输出，其中N为正实数；
一测试频率产生器，其根据倍频电路的输出及测试仪频率，产生一测试频率，此测试频率在低频与高频之间切换；
一测试讯号产生器，其根据该测试频率而操作，此测试讯号产生器产生测试讯号，以供传送给待测电路；以及
一比较电路，其根据待测电路对测试讯号的响应讯号，产生比对结果，
其中，此高速测试电路在高频测试频率下对待测电路进行高速测试，而在低频测试频率下执行低速动作。
2.如权利要求1所述的高速测试电路，其中，在低频时该测试频率与测试仪频率相同，在高频时该测试频率与N倍频率相同。
3.如权利要求1所述的高速测试电路，其中，该比较电路产生并列的多位比对结果，且所述高速测试电路更包含有一逻辑电路，与该比较电路耦接，以对并列的多位比对结果作逻辑运算，产生测试结果。
4.如权利要求1所述的高速测试电路，其中，该N值为固定，或为一由所述高速测试电路内部或外部设定的参数。
5.如权利要求1所述的高速测试电路，其中，该测试频率产生器产生第一测试频率与第二测试频率，两者间具有一可调整的延迟，且该测试讯号产生器根据该第一测试频率而产生测试讯号，但该测试讯号根据第二测试频率而取样入该待测电路。
6.如权利要求5所述的高速测试电路，其中，该倍频电路产生第一与第二N倍频率，两者间具有可调整的延迟，且该测试频率产生器根据该第一与第二N倍频率而产生所述第一测试频率与第二测试频率。
7.如权利要求5或6所述的高速测试电路，其中，该延迟由一外部输入的参数予以设定。
8.如权利要求5所述的高速测试电路，其中，该测试讯号产生器将所产生的测试讯号传送给该待测电路中的一闩锁电路，且该闩锁电路根据第二测试频率而进行取样操作。
9.如权利要求5所述的高速测试电路，其中，该待测电路根据第一测试频率而将响应讯号传送给比较电路。
10.如权利要求1所述的高速测试电路，其中，该测试频率产生器接收一外部命令，并将其转换为高频。
11.如权利要求1所述的高速测试电路，其中，该高速测试电路与该待测电路整合于同一芯片中。
12.如权利要求1或11所述的高速测试电路，其中，该待测电路为随机动态存取内存，其测试频率在行操作时为低频，在列操作时为高频。
13.如权利要求1所述的高速测试电路，其中，该测试讯号产生器产生的该测试讯号包含多个重复出现的数据串；该比较电路确认该响应讯号是否按照该测试讯号中数据串重复出现的规则而呈现数据内容，从而产生该比对结果。
14.一种高速测试方法，用以对一待测电路进行测试，其特征在于，该方法包含：
接收自一测试仪而来的测试仪频率；
根据该测试仪频率，产生N倍频率，其中N为正实数；
根据该N倍频率及测试仪频率，产生一测试频率，此测试频率在低频与高频之间切换；
根据该测试频率产生测试讯号；
传送测试讯号给待测电路，以获得待测电路对测试讯号的响应讯号；以及
根据响应讯号，产生比对结果。
15.如权利要求14所述的高速测试方法，其中，在低频时该测试频率与测试仪频率相同，在高频时该测试频率与N倍频率相同。
16.如权利要求14所述的高速测试方法，其中，该根据响应讯号，产生比对结果的步骤包括：比较测试讯号与响应讯号，产生多个并列的比对结果，且方法更包含：对并列的多个比对结果作逻辑运算，产生测试结果。
17.如权利要求14所述的高速测试方法，其中，还包含：设定该N值。
18.如权利要求14所述的高速测试方法，其中，该产生测试讯号的步骤产生第一测试频率与第二测试频率，两者间具有一可调整的延迟，且该产生测试讯号的步骤根据第一测试频率而产生测试讯号，但该传送测试讯号给待测电路的步骤根据第二测试频率而传送测试讯号。
19.如权利要求18所述的高速测试方法，其中，该产生N倍频率的步骤产生第一N倍频率与第二N倍频率，两者间具有可调整的延迟。
20.如权利要求18或19所述的高速测试方法，其中，还包含：设定一参数以决定该延迟。
21.如权利要求14所述的高速测试方法，其中，还包含：接收一外部命令，并将其转换为高频。
22.如权利要求14所述的高速测试方法，其中，该待测电路为随机动态存取内存，其测试频率在行操作时为低频，在列操作时为高频。
23.如权利要求18所述的高速测试方法，其中，还包含：
设定该第一测试频率与第二测试频率间有延迟时间；以及
通过调整该延迟时间，以得到该待测电路的数据设立时间与保存时间。
24.如权利要求14所述的高速测试方法，其中，该测试讯号包含多个重复出现的数据串，且其中该根据响应讯号，产生比对结果的步骤包含：确认该响应讯号是否按照该测试讯号中数据串重复出现的规则而呈现数据内容，从而产生该比对结果。
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