KR20170130220A - 직/병렬화 회로 및 이를 이용한 데이터 처리 시스템 - Google Patents

직/병렬화 회로 및 이를 이용한 데이터 처리 시스템 Download PDF

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Abstract

본 기술은 제 1 개시 신호를 제 1 클럭 신호와 제 2 클럭 신호에 동기시켜 제 2 개시 신호 및 복수의 직렬화 제어 신호를 생성하도록 구성된 제어 회로; 병렬 어드레스를 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 어드레스를 생성하도록 구성된 어드레스 직렬화 회로; 병렬 라이트 데이터를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 라이트 데이터를 생성하도록 구성된 라이트 직렬화 회로; 및 직렬 리드 데이터를 병렬화하여 병렬 리드 데이터로서 출력하도록 구성된 리드 병렬화 회로를 포함할 수 있다.

Description

직/병렬화 회로 및 이를 이용한 데이터 처리 시스템{SERIALIZATION/DESERIALIZATION CIRCUIT AND DATA PROCESSING SYSTEM USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 직/병렬화 회로 및 이를 이용한 데이터 처리 시스템에 관한 것이다.
서로 다른 회로들의 신호 입/출력을 위해서는 어느 한 회로에서 출력되는 병렬 신호를 직렬 신호로 변환하고, 다른 회로에서 출력되는 직렬 신호를 병렬 신호로 변환하는 직/병렬화 회로(SERDES: SERIALIZATION/DESERIALIZATION CIRCUIT)가 필요하다.
서로 다른 회로들 중에서 어느 하나가 상대적으로 낮은 주파수의 클럭 신호(편의상, 저속 클럭이라 칭함)에 따라 동작하는 경우, 다른 회로가 높은 주파수의 클럭 신호(편의상, 고속 클럭이라 칭함)에 따라 동작할 수 있더라도, 저속 클럭에 맞춰 동작하는 회로의 동작 속도에 맞춰야 하므로 시스템이 저속 동작하는 문제를 유발하게 된다.
본 발명의 실시예는 연계된 서로 다른 회로들의 동작 클럭의 주파수 차이를 보상할 수 있는 직/병렬화 회로 및 이를 이용한 데이터 처리 시스템을 제공한다.
본 발명의 실시예는 제 1 개시 신호를 제 1 클럭 신호와 제 2 클럭 신호에 동기시켜 제 2 개시 신호 및 복수의 직렬화 제어 신호를 생성하도록 구성된 제어 회로; 병렬 어드레스를 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 어드레스를 생성하도록 구성된 어드레스 직렬화 회로; 병렬 라이트 데이터를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 라이트 데이터를 생성하도록 구성된 라이트 직렬화 회로; 및 직렬 리드 데이터를 병렬화하여 병렬 리드 데이터로서 출력하도록 구성된 리드 병렬화 회로를 포함할 수 있다.
본 발명의 실시예는 메인 회로; 제 1 개시 신호, 그리고 제 2 개시 신호에 따라 생성한 피드백 클럭 신호를 출력하고, 상기 메인 회로와 연관된 응용 동작을 수행하기 위한 응용 회로; 및 상기 제 1 개시 신호를 제 1 클럭 신호와 제 2 클럭 신호에 동기시켜 상기 제 2 개시 신호 및 복수의 직렬화 제어 신호를 생성하고, 상기 응용 회로에서 출력되는 어드레스 및 데이터를 상기 복수의 직렬화 제어 신호에 따라 직렬화하여 상기 메인 회로에 제공하도록 구성된 직/병렬화 회로를 포함할 수 있다.
본 기술은 연계된 서로 다른 회로들의 동작 클럭의 주파수 차이를 보상함으로써 시스템의 고속 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 데이터 처리 시스템(100)의 구성을 나타낸 도면,
도 2는 도 1의 제어 회로(600)의 구성을 나타낸 도면,
도 3은 도 1의 어드레스 직렬화 회로(700)의 구성을 나타낸 도면,
도 4는 도 3의 파이프 래치(720)의 구성을 나타낸 도면,
도 5는 도 1의 라이트 직렬화 회로(800)의 구성을 나타낸 도면,
도 6은 도 1의 리드 병렬화 회로(900)의 구성을 나타낸 도면,
도 7 및 도 8은 도 2의 제어 회로(600), 도 3의 어드레스 직렬화 회로(700) 및 도 5의 라이트 직렬화 회로(800)의 동작 타이밍도이고,
도 9는 도 6의 리드 병렬화 회로(900)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 처리 시스템(100)은 메인 회로(200), 응용 회로(300) 및 직/병렬화 회로(500)를 포함할 수 있다.
직/병렬화 회로(500)는 응용 회로(300)에서 출력된 제 1 개시 신호(BSTART_CLK)를 제 1 클럭 신호(LCLK)와 제 2 클럭 신호(HCLK)에 동기시켜 제 2 개시 신호(START_CLK) 및 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)를 생성할 수 있다.
직/병렬화 회로(500)는 응용 회로(300)에서 출력되는 병렬 어드레스(B_ADD_Q<0:3><0:7>) 및 병렬 라이트 데이터(B_WDQ_Q<0:3><0:7>)를 피드백 클럭 신호(BCLK) 및 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)에 따라 직렬화하여 생성한 직렬 라이트 데이터(H_WDQ<0:7> 및 직렬 어드레스(H_ADD<0:7>)를 메인 회로(200)에 제공할 수 있다.
제 2 클럭 신호(HCLK)는 고속 클럭 즉, 제 1 클럭 신호(LCLK)에 비해 높은 주파수를 갖는 클럭 신호일 수 있다.
직/병렬화 회로(500)는 응용 회로(300)에서 출력되는 병렬 라이트 스트로브 신호(B_WDQS_Q<0:3>)를 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)에 따라 직렬화하여 생성한 직렬 라이트 스트로브 신호(H_WDQS)를 메인 회로(200)에 제공할 수 있다.
직/병렬화 회로(500)는 메인 회로(200)에서 출력된 직렬 리드 데이터(H_RDQ<0:7>)를 메인 회로(200)에서 출력되는 직렬 리드 스트로브 신호(H_RDQS) 및 응용 회로(300)에서 출력되는 병렬 리드 스트로브 신호(BFDQS_QL, BFDQS_QH)에 따라 병렬화하여 생성한 병렬 리드 데이터(B_RDQ_Q<0:3><0:7>)를 응용 회로(300)에 제공할 수 있다.
직/병렬화 회로(500)는 제 1 보상 클럭 신호(LCLKD) 및 제 2 보상 클럭 신호(HCLKD)를 응용 회로(300)에 제공할 수 있다.
직/병렬화 회로(500)는 제어 회로(600), 어드레스 직렬화 회로(700), 라이트 직렬화 회로(800) 및 리드 병렬화 회로(900)를 포함할 수 있다.
제어 회로(600)는 제 1 개시 신호(BSTART_CLK)를 제 1 클럭 신호(LCLK)와 제 2 클럭 신호(HCLK)에 동기시켜 제 2 개시 신호(START_CLK) 및 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)를 생성할 수 있다.
어드레스 직렬화 회로(700)는 병렬 어드레스(B_ADD_Q<0:3><0:7>)를 피드백 클럭 신호(BCLK) 및 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)에 따라 정렬하여 직렬 어드레스(H_ADD<0:7>)를 생성할 수 있다.
라이트 직렬화 회로(800)는 병렬 라이트 데이터(B_WDQ_Q<0:3><0:7>) 및 병렬 라이트 스트로브 신호(B_WDQS_Q<0:3>)를 피드백 클럭 신호(BCLK) 및 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)에 따라 정렬하여 직렬 라이트 데이터(H_WDQ<0:7>) 및 직렬 라이트 스트로브 신호(H_WDQS)를 생성할 수 있다.
리드 병렬화 회로(900)는 직렬 리드 스트로브 신호(H_RDQS)에 따라 직렬 리드 데이터(H_RDQ)를 병렬화하여 병렬화 신호를 생성하고, 병렬화 신호를 병렬 리드 스트로브 신호(BFDQS_QL, BFDQS_QH)에 따라 병렬 리드 데이터(B_RDQ_Q<0:3>)로서 출력할 수 있다.
응용 회로(300)는 메인 회로(200)와 연관된 응용 동작을 수행하기 위한 회로로서, 예를 들어, 메모리 패키지에 포함되어 외부 테스터 없이 자체적인 메모리 테스트가 가능한 MBIST(Memory Built In Self Test)를 포함할 수 있다.
응용 회로(300)는 제 1 보상 클럭 신호(LCLKD)를 기준으로 동작할 수 있다.
응용 회로(300)는 제 1 개시 신호(BSTART_CLK), 피드백 클럭 신호(BCLK), 병렬 리드 스트로브 신호(BFDQS_QL, BFDQS_QH), 병렬 어드레스(B_ADD_Q<0:3><0:7>), 병렬 라이트 스트로브 신호(B_WDQS_Q<0:3>) 및 병렬 라이트 데이터(B_WDQ_Q<0:3><0:7>)를 직/병렬화 회로(500)에 제공할 수 있다.
응용 회로(300)는 병렬 어드레스(B_ADD_Q<0:3><0:7>)를 이용하여 리드 명령 및 라이트 명령을 메인 회로(200)에 제공할 수 있다.
병렬 어드레스(B_ADD_Q<0:3><0:7>)에 포함된 리드 명령 및 라이트 명령은 직/병렬화 회로(500)를 통해 변환된 직렬 어드레스(H_ADD<0:7>)에 포함되어 메인 회로(200)에 전달될 수 있다.
응용 회로(300)는 제 2 개시 신호(START_CLK)를 기준으로 제 1 보상 클럭 신호(LCLKD)가 내부 회로 지연 시간만큼 지연된 신호를 직/병렬화 회로(500)에 피드백 클럭 신호(BCLK)로서 제공할 수 있다.
이때 피드백 클럭 신호(BCLK)는 상술한 바와 같이, 응용 회로(300) 내부적으로 제 1 클럭 신호(LCLK)에 동기시켜 생성한 제 2 개시 신호(START_CLK)를 기준으로 발생될 수 있다.
따라서 직/병렬화 회로(500)는 피드백 클럭 신호(BCLK)에 따라 응용 회로(300)의 내부 회로 지연 시간을 알 수 있다.
메인 회로(200)는 메모리 회로를 포함할 수 있다.
메인 회로(200)는 제 2 보상 클럭 신호(HCLKD)를 기준으로 동작할 수 있다.
메인 회로(200)는 리드 명령이 입력되면, 직렬 리드 스트로브 신호(H_RDQS), 그리고 직렬 어드레스(H_ADD<0:7>)에 해당하는 직렬 리드 데이터(H_RDQ<0:7>)를 직/병렬화 회로(500)에 제공할 수 있다.
메인 회로(200)는 라이트 명령이 입력되면, 직렬 라이트 스트로브 신호(H_WDQS)에 따라 직렬 라이트 데이터(H_WDQ<0:7>)를 직렬 어드레스(H_ADD<0:7>)에 해당하는 메모리 영역에 기록할 수 있다.
도 2에 도시된 바와 같이, 제어 회로(600)는 제 1 클럭 동기 블록(601), 제 2 클럭 동기 블록(602) 및 직렬화 제어 신호 생성 블록(603)을 포함할 수 있다.
제 1 클럭 동기 블록(601)은 제 1 개시 신호(BSTART_CLK)를 제 1 클럭 신호(LCLK)에 동기시켜 제 2 개시 신호(START_CLK)를 포함하는 제 1 예비 신호들(START_CLK, START_CLK_P1 - START_CLK_P4)을 생성할 수 있다.
제 1 클럭 동기 블록(601)은 제 1 클럭 신호(LCLK)를 제 1 보상 시간만큼 지연시켜 제 1 보상 클럭 신호(LCLKD)를 생성할 수 있다.
제 1 보상 클럭 신호(LCLKD)는 제 1 개시 신호(BSTART_CLK)의 활성화 시점부터 응용 회로(300)와의 동작 타이밍 차이에 해당하는 제 1 보상 시간만큼 제 1 클럭 신호(LCLK)를 지연시킨 신호일 수 있다.
제 1 클럭 동기 블록(601)은 복수의 플립플롭(611), 복수의 인버터(612 - 614) 및 지연기(615)를 포함할 수 있다.
인버터(612)는 제 1 클럭 신호(LCLK)를 입력 받아 반전된 제 1 클럭 신호(LCLKB)를 출력할 수 있다.
복수의 플립플롭(611)은 반전된 제 1 클럭 신호(LCLKB)에 따라 제 1 개시 신호(BSTART_CLK)를 순차적으로 쉬프트시켜 제 1 예비 신호들(START_CLK, START_CLK_P1 - START_CLK_P4)을 생성할 수 있다.
반전된 제 1 클럭 신호(LCLKB)는 인버터들(613, 614) 및 지연기(615)를 통해 제 1 보상 시간만큼 지연되어 제 1 보상 클럭 신호(LCLKD)로서 출력될 수 있다.
제 2 클럭 동기 블록(602)은 제 1 예비 신호들(START_CLK, START_CLK_P1 - START_CLK_P4) 중에서 목표 타이밍에 맞는 어느 하나 예를 들어, START_CLK_P3를 제 2 클럭 신호(HCLK)에 동기시켜 제 2 예비 신호들(START_CLK_HP10 - START_CLK_HP30)을 생성할 수 있다.
제 2 클럭 동기 블록(602)은 제 2 클럭 신호(HCLK)를 제 2 보상 시간만큼 지연시켜 제 2 보상 클럭 신호(HCLKD)를 생성할 수 있다.
제 2 보상 클럭 신호(HCLKD)는 제 1 개시 신호(BSTART_CLK)의 활성화 시점부터 메인 회로(200)와의 동작 타이밍 차이에 해당하는 제 2 보상 시간만큼 제 2 클럭 신호(HCLK)를 지연시킨 신호일 수 있다.
제 2 클럭 동기 블록(602)은 복수의 플립플롭(631), 복수의 인버터(632 - 634) 및 지연기(635)를 포함할 수 있다.
인버터(632)는 제 2 클럭 신호(HCLK)를 입력 받아 반전된 제 2 클럭 신호(HCLKB)를 출력할 수 있다.
복수의 플립플롭(631)은 반전된 제 2 클럭 신호(HCLKB)에 따라 START_CLK_P3를 순차적으로 쉬프트시켜 제 2 예비 신호들(START_CLK_HP10 - START_CLK_HP30)을 생성할 수 있다.
반전된 제 2 클럭 신호(HCLKB)는 인버터들(633, 634) 및 지연기(635)를 통해 제 2 보상 시간만큼 지연되어 제 2 보상 클럭 신호(HCLKD)로서 출력될 수 있다.
직렬화 제어 신호 생성 블록(603)은 제 2 예비 신호들(START_CLK_HP10 - START_CLK_HP30), 반전된 제 2 클럭 신호(HCLKB) 및 제 2 보상 클럭 신호(HCLKD)를 이용하여 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)를 생성할 수 있다.
직렬화 제어 신호 생성 블록(603)은 제 1 내지 제 3 신호 생성 블록(650 - 690)을 포함할 수 있다.
제 1 신호 생성 블록(650)은 제 2 예비 신호들(START_CLK_HP10 - START_CLK_HP30) 중에서 가장 앞선 타이밍의 START_CLK_HP10과 반전된 제 2 클럭 신호(HCLKB) 및 리셋 신호(RSTB)에 따라 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 POCLK를 생성할 수 있다.
제 1 신호 생성 블록(650)은 복수의 인버터(651 - 653), 트리 스테이트 인버터(654), 앤드 게이트(655) 및 플립플롭(656)을 포함할 수 있다.
플립플롭(656)은 리셋 신호(RSTB)에 따라 리셋된 출력 값을 인터버(653)를 통해 피드백 받는다.
트리 스테이트 인버터(654)는 반전된 제 2 클럭 신호(HCLKB)이 로직 로우인 경우 START_CLK_HP10을 래치한다.
앤드 게이트(655)는 반전된 제 2 클럭 신호(HCLKB)이 로직 하이로 천이하면 인버터(652)의 출력을 플립플롭(656)의 클럭 단자에 제공한다.
플립플롭(656)은 앤드 게이트(655)의 출력에 따라 제 1 클럭 신호(LCLK)와 동일한 주기로 천이하는 POCLK를 생성할 수 있다.
제 2 신호 생성 블록(670)은 START_CLK_HP10 다음 타이밍의 START_CLK_HP20과 반전된 제 2 클럭 신호(HCLKB)에 따라 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 SECLK_P를 생성할 수 있다.
제 2 신호 생성 블록(670)은 복수의 인버터(671, 672), 트리 스테이트 인버터(673) 및 앤드 게이트(674)를 포함할 수 있다.
트리 스테이트 인버터(673)는 반전된 제 2 클럭 신호(HCLKB)이 로직 로우인 경우 START_CLK_HP10을 래치한다.
앤드 게이트(674)는 반전된 제 2 클럭 신호(HCLKB)이 로직 하이로 천이하면 인버터(672)의 출력을 SECLK_P로서 출력할 수 있다.
SECLK_P는 제 2 클럭 신호(HCLK)와 동일한 주기로 천이할 수 있다.
제 3 신호 생성 블록(690)은 앤드 게이트(691)를 포함할 수 있으며, START_CLK_HP20 다음 타이밍의 START_CLK_HP30과 제 2 보상 클럭 신호(HCLKD)을 논리곱하여 SECLK로서 출력할 수 있다.
SECLK는 제 2 클럭 신호(HCLK)와 동일한 주기로 천이할 수 있다.
이때 응용 회로(300)의 내부 회로 구성은 병렬 어드레스(B_ADD_Q<0:3><0:7>) 생성과 관련된 적어도 하나의 회로 구성일 수 있다.
도 3에 도시된 바와 같이, 어드레스 직렬화 회로(700)는 파이프 래치 어레이(701), 직렬화기 어레이(702) 및 제 1 내지 제 4 카운터(751 - 754)를 포함할 수 있다.
파이프 래치 어레이(701)는 제 1 내지 제 4 파이프 래치 그룹(710 - 713)을 포함할 수 있다.
제 1 파이프 래치 그룹(710)은 입력 제어 신호(PIN)에 따라 병렬 어드레스(B_ADD_Q0<0:7>)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
제 2 파이프 래치 그룹(711)은 입력 제어 신호(PIN)에 따라 병렬 어드레스(B_ADD_Q1<0:7>)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
제 3 파이프 래치 그룹(712)은 입력 제어 신호(PIN)에 따라 병렬 어드레스(B_ADD_Q2<0:7>)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
제 4 파이프 래치 그룹(713)은 입력 제어 신호(PIN)에 따라 병렬 어드레스(B_ADD_Q3<0:7>)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
직렬화기 어레이(702)는 제 1 내지 제 4 직렬화기(730 - 733)를 포함할 수 있다.
제 1 직렬화기(730)는 입력 제어 신호(PIN)에 따라 제 1 파이프 래치 그룹(710)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 어드레스(H_ADD<0:7>)로서 출력할 수 있다.
제 2 직렬화기(731)는 입력 제어 신호(PIN)에 따라 제 2 파이프 래치 그룹(711)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 어드레스(H_ADD<0:7>)로서 출력할 수 있다.
제 3 직렬화기(732)는 입력 제어 신호(PIN)에 따라 제 3 파이프 래치 그룹(712)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 어드레스(H_ADD<0:7>)로서 출력할 수 있다.
제 4 직렬화기(733)는 입력 제어 신호(PIN)에 따라 제 4 파이프 래치 그룹(713)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 어드레스(H_ADD<0:7>)로서 출력할 수 있다.
제 1 카운터(751)는 피드백 클럭 신호(BCLK)를 카운팅한 신호를 입력 제어 신호(PIN)로서 파이프 래치 어레이(701)에 제공할 수 있다.
제 2 카운터(752)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 POCLK를 카운팅한 신호를 출력 제어 신호(POUT)로서 파이프 래치 어레이(701)에 제공할 수 있다.
제 3 카운터(753)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 SECLK_P를 카운팅한 신호들 SECLK_Q0, SECLK_Q2을 제 1 직렬화기(730)와 제 3 직렬화기(732) 각각에 출력 제어 신호(POUT)로서 제공할 수 있다.
제 4 카운터(754)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 SECLK를 카운팅한 카운팅 신호들 SECLK_Q1, SECLK_Q3을 제 2 직렬화기(731)와 제 4 직렬화기(733) 각각에 출력 제어 신호(POUT)로서 제공할 수 있다.
어드레스 직렬화 회로(700)는 버퍼(755)를 더 포함할 수 있다.
버퍼(755)는 카운팅 신호 SECLK_Q1를 입력 받아 출력 신호 LAT_QH를 생성할 수 있다.
이때 전원전압(VDD) 레벨이 제 1 직렬화기(730) 및 제 2 직렬화기(731)의 입력 제어 신호(PIN)로서 제공될 수 있다.
버퍼(755)의 출력 신호 LAT_QH가 제 3 직렬화기(732) 및 제 4 직렬화기(733)의 입력 제어 신호(PIN)로서 제공될 수 있다.
도 4에 도시된 바와 같이, 도 4의 파이프 래치(720)는 제 1 스위치(721) 및 제 2 스위치(722)와 래치(723 - 725)를 포함할 수 있다.
제 1 스위치(721)는 입력 제어 신호(PIN)에 따라 입력 신호 IN를 래치(723 - 725)에 전달할 수 있다.
제 2 스위치(722)는 래치(723 - 725)에 저장된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
도 5에 도시된 바와 같이, 라이트 직렬화 회로(800)는 파이프 래치 어레이(801), 직렬화기 어레이(802) 및 제 1 내지 제 4 카운터(851 - 854)를 포함할 수 있다.
파이프 래치 어레이(801)는 제 1 내지 제 4 파이프 래치 그룹(810 - 813)을 포함할 수 있다.
제 1 파이프 래치 그룹(810)은 입력 제어 신호(PIN)에 따라 병렬 라이트 데이터(B_WDQ_Q0<0:7>) 및 병렬 라이트 스트로브 신호(B_WDQS_Q0)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
제 2 파이프 래치 그룹(811)은 입력 제어 신호(PIN)에 따라 병렬 라이트 데이터(B_WDQ_Q1<0:7>) 및 병렬 라이트 스트로브 신호(B_WDQS_Q1)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
제 3 파이프 래치 그룹(812)은 입력 제어 신호(PIN)에 따라 병렬 라이트 데이터(B_WDQ_Q2<0:7>) 및 병렬 라이트 스트로브 신호(B_WDQS_Q2)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
제 4 파이프 래치 그룹(813)은 입력 제어 신호(PIN)에 따라 병렬 라이트 데이터(B_WDQ_Q3<0:7>) 및 병렬 라이트 스트로브 신호(B_WDQS_Q3)를 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 출력할 수 있다.
직렬화기 어레이(802)는 제 1 내지 제 4 직렬화기 세트(830 - 833)를 포함할 수 있다.
제 1 직렬화기 세트(830)는 입력 제어 신호(PIN)에 따라 제 1 파이프 래치 그룹(810)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 라이트 데이터(H_WDQ<0:7>) 및 직렬 라이트 스트로브 신호(H_WDQS)로서 출력할 수 있다.
제 2 직렬화기 세트(831)는 입력 제어 신호(PIN)에 따라 제 2 파이프 래치 그룹(811)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 라이트 데이터(H_WDQ<0:7>) 및 직렬 라이트 스트로브 신호(H_WDQS)로서 출력할 수 있다.
제 3 직렬화기 세트(832)는 입력 제어 신호(PIN)에 따라 제 3 파이프 래치 그룹(812)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 라이트 데이터(H_WDQ<0:7>) 및 직렬 라이트 스트로브 신호(H_WDQS)로서 출력할 수 있다.
제 4 직렬화기 세트(833)는 입력 제어 신호(PIN)에 따라 제 4 파이프 래치 그룹(813)의 출력을 래치하고, 래치된 신호를 출력 제어 신호(POUT)에 따라 직렬 라이트 데이터(H_WDQ<0:7>) 및 직렬 라이트 스트로브 신호(H_WDQS)로서 출력할 수 있다.
제 1 카운터(851)는 피드백 클럭 신호(BCLK)를 카운팅한 신호를 입력 제어 신호(PIN)로서 파이프 래치 어레이(801)에 제공할 수 있다.
제 2 카운터(852)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 POCLK를 카운팅한 신호를 출력 제어 신호(POUT)로서 파이프 래치 어레이(801)에 제공할 수 있다.
제 3 카운터(853)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 SECLK_P를 카운팅한 신호들 SECLK_Q0, SECLK_Q2을 제 1 직렬화기 세트(830)와 제 3 직렬화기 세트(832) 각각에 출력 제어 신호(POUT)로서 제공할 수 있다.
제 4 카운터(854)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK) 중에서 SECLK를 카운팅한 카운팅 신호들 SECLK_Q1, SECLK_Q3을 제 2 직렬화기 세트(831)와 제 4 직렬화기 세트(833) 각각에 출력 제어 신호(POUT)로서 제공할 수 있다.
라이트 직렬화 회로(800)는 버퍼(855)를 더 포함할 수 있다.
버퍼(855)는 카운팅 신호 SECLK_Q1를 입력 받아 출력 신호 LAT_QH를 생성할 수 있다.
이때 전원전압(VDD) 레벨이 제 1 직렬화기 세트(830) 및 제 2 직렬화기 세트(831)의 입력 제어 신호(PIN)로서 제공될 수 있다.
버퍼(855)의 출력 신호 LAT_QH가 제 3 직렬화기 세트(832) 및 제 4 직렬화기 세트(833)의 입력 제어 신호(PIN)로서 제공될 수 있다.
도 5의 파이프 래치(820)는 도 4와 동일하게 구성할 수 있다.
도 6에 도시된 바와 같이, 리드 병렬화 회로(900)는 지연기(901), 제 1 내지 제 5 카운터(911 - 915), 제 1 내지 제 2 펄스 발생기(931, 932), 제 1 내지 제 4 병렬화기(940 - 970)와, 제 1 및 제 2 인버터(961, 962)를 포함할 수 있다.
지연기(901)는 직렬 리드 스트로브 신호(H_RDQS)를 지연시켜 출력할 수 있다.
제 1 카운터(911)는 지연기(901)의 출력을 카운트하여 제 1 카운팅 신호(QS_QL) 및 제 2 카운팅 신호(QS_QH)를 생성할 수 있다.
제 1 카운팅 신호(QS_QL) 및 제 2 카운팅 신호(QS_QH)는 각각 직렬 리드 스트로브 신호(H_RDQS)의 이븐 순번 펄스와 오드 순번 펄스에 해당할 수 있다.
제 1 펄스 발생기(931)는 제 1 카운팅 신호(QS_QL)에 따라 펄스 신호를 생성할 수 있다.
제 2 카운터(912)는 제 1 펄스 발생기(931)에서 생성된 펄스 신호를 카운팅한 신호를 입력 제어 신호(PIN)로서 제 1 및 제 2 병렬화기(940, 950)에 제공할 수 있다.
제 3 카운터(913)는 병렬 리드 스트로브 신호(BFDQS_QL, BFDQS_QH) 중에서 BFDQS_QL을 카운팅한 신호를 출력 제어 신호(POUT)로서 제 1 및 제 2 병렬화기(940, 950)에 제공할 수 있다.
제 1 인버터(961)는 BFDQS_QL를 반전시킨 신호 BFDQS_QLB를 출력할 수 있다.
제 2 펄스 발생기(932)는 제 2 카운팅 신호(QS_QH)에 따라 펄스 신호를 생성할 수 있다.
제 4 카운터(914)는 제 2 펄스 발생기(932)에서 생성된 펄스 신호를 카운팅한 신호를 입력 제어 신호(PIN)로서 제 3 및 제 4 병렬화기(960, 970)에 제공할 수 있다.
제 5 카운터(915)는 병렬 리드 스트로브 신호(BFDQS_QL, BFDQS_QH) 중에서 BFDQS_QH을 카운팅한 신호를 출력 제어 신호(POUT)로서 제 3 및 제 4 병렬화기(960, 970)에 제공할 수 있다.
제 2 인버터(962)는 BFDQS_QH를 반전시킨 신호 BFDQS_QHB를 출력할 수 있다.
제 1 병렬화기(940)는 플립플롭(941), 파이프 래치 그룹(942) 및 래치(944)를 포함할 수 있다.
플립플롭(941)은 제 1 카운팅 신호(QS_QL)에 따라 직렬 리드 데이터(H_RDQ)를 래치하여 출력 신호 DLR를 생성할 수 있다.
파이프 래치 그룹(942)은 플립플롭(941)의 출력 신호 DLR을 제 2 카운터(912)에서 출력된 입력 제어 신호(PIN) 및 제 3 카운터(913)에서 출력된 출력 제어 신호(POUT)에 따라 병렬화할 수 있다.
래치(944)는 파이프 래치 그룹(942)의 출력을 제 1 인버터(961)에서 출력된 신호 BFDQS_QLB에 따라 병렬 리드 데이터(B_RDQ_Q0)로서 출력할 수 있다.
제 2 병렬화기(950)는 플립플롭(951), 파이프 래치 그룹(952) 및 래치(954)를 포함할 수 있다.
플립플롭(951)은 제 1 카운팅 신호(QS_QL)를 반전시킨 신호에 따라 직렬 리드 데이터(H_RDQ)를 래치하여 출력 신호 DLF를 생성할 수 있다.
파이프 래치 그룹(952)은 플립플롭(951)의 출력 신호 DLF을 제 2 카운터(912)에서 출력된 입력 제어 신호(PIN) 및 제 3 카운터(913)에서 출력된 출력 제어 신호(POUT)에 따라 병렬화할 수 있다.
래치(954)는 파이프 래치 그룹(952)의 출력을 제 1 인버터(961)에서 출력된 신호 BFDQS_QLB에 따라 병렬 리드 데이터(B_RDQ_Q1)로서 출력할 수 있다.
제 3 병렬화기(960)는 플립플롭(961), 파이프 래치 그룹(962) 및 래치(964)를 포함할 수 있다.
플립플롭(961)은 제 2 카운팅 신호(QS_QH)에 따라 직렬 리드 데이터(H_RDQ)를 래치하여 출력 신호 DHR를 생성할 수 있다.
파이프 래치 그룹(962)은 플립플롭(961)의 출력 신호 DHR을 제 4 카운터(914)에서 출력된 입력 제어 신호(PIN) 및 제 5 카운터(915)에서 출력된 출력 제어 신호(POUT)에 따라 병렬화할 수 있다.
래치(964)는 파이프 래치 그룹(962)의 출력을 제 2 인버터(962)에서 출력된 신호 BFDQS_QHB에 따라 병렬 리드 데이터(B_RDQ_Q2)로서 출력할 수 있다.
제 4 병렬화기(970)는 플립플롭(971), 파이프 래치 그룹(972) 및 래치(974)를 포함할 수 있다.
플립플롭(971)은 제 2 카운팅 신호(QS_QH)를 반전시킨 신호에 따라 직렬 리드 데이터(H_RDQ)를 래치하여 출력 신호 DHF를 생성할 수 있다.
파이프 래치 그룹(972)은 플립플롭(971)의 출력 신호 DHF을 제 4 카운터(914)에서 출력된 입력 제어 신호(PIN) 및 제 5 카운터(915)에서 출력된 출력 제어 신호(POUT)에 따라 병렬화할 수 있다.
래치(974)는 파이프 래치 그룹(972)의 출력을 제 2 인버터(962)에서 출력된 신호 BFDQS_QHB에 따라 병렬 리드 데이터(B_RDQ_Q3)로서 출력할 수 있다.
도 6의 파이프 래치 그룹(942)의 각 파이프 래치는 도 4와 동일하게 구성할 수 있다.
이하, 본 발명의 실시예의 동작을 도 7 내지 도 9를 참조하여 설명하기로 한다.
도 7에 도시된 바와 같이, 응용 회로(300)에서 제 1 개시 신호(BSTART_CLK)가 제공될 수 있다.
도 2의 제어 회로(600)는 제 1 개시 신호(BSTART_CLK)를 제 1 클럭 신호(LCLK)와 제 2 클럭 신호(HCLK)에 동기시켜 제 2 개시 신호(START_CLK) 및 제 1 예비 신호들(START_CLK, START_CLK_P1 - START_CLK_P4)을 생성할 수 있다.
제 1 클럭 신호(LCLK)는 tCKL에 해당하는 주기를 가질 수 있고, 제 2 클럭 신호(HCLK)는 tCKL의 절반에 해당하는 tCKH의 주기를 가질 수 있다. 즉, 제 2 클럭 신호(HCLK)는 제 1 클럭 신호(LCLK)의 2배에 해당하는 주파수를 가질 수 있다.
도 2의 제어 회로(600)는 제 1 예비 신호들(START_CLK, START_CLK_P1 - START_CLK_P4)에 따라 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)를 생성할 수 있다.
이때 SECLK_P는 제 2 클럭 신호(HCLK)와 동일한 주기로 천이할 수 있다. SECLK는 제 2 클럭 신호(HCLK)와 동일한 주기로 천이할 수 있다.
도 3의 어드레스 직렬화 회로(700) 및 도 5의 라이트 직렬화 회로(800)는 복수의 직렬화 제어 신호(POCLK, SECLK_P, SECLK)를 카운트하여 SECLK_Q0 ~ SECLK_Q3를 생성할 수 있다.
또한 SECLK_Q0 ~ SECLK_Q3 중에서 어느 하나 예를 들어, SECLK_Q0를 버퍼링하여 LAT_QH로서 출력할 수 있다.
도 8에 도시된 바와 같이, 도 3의 어드레스 직렬화 회로(700) 및 도 5의 라이트 직렬화 회로(800)는 피드백 클럭 신호(BCLK) 및 직렬화 제어 신호(POCLK, SECLK_P, SECLK)를 카운트한 신호에 따라 병렬 어드레스(B_ADD_Q<0:3><0:7>), 병렬 라이트 데이터(B_WDQ_Q<0:3><0:7>) 및 병렬 라이트 스트로브 신호(B_WDQS_Q<0:3>)을 직렬화하여 직렬 어드레스(H_ADD<0:7>), 직렬 라이트 데이터(H_WDQ<0:7>) 및 직렬 라이트 스트로브 신호(H_WDQS)로서 출력한다.
이때 병렬 어드레스(B_ADD_Q0<0:7>)에는 어드레스 정보(ADD0) 대신 명령(CMD) 예를 들어, 라이트 명령(WR)을 포함할 수 있다.
나머지 병렬 어드레스(B_ADD_Q<1:3><0:7>)에는 실제 어드레스 정보(ADD1, ADD2, ADD3, ADD5, ADD6, ADD7)가 포함될 수 있다.
이때 병렬 라이트 스트로브 신호(B_WDQS_Q<0:3>)는 병렬 어드레스(B_ADD_Q<0:3><0:7>)와 WL/2에 해당하는 타이밍 차를 두고 생성될 수 있다. 이때 WL은 라이트 레이턴시(Write Latency)이다.
도 9에 도시된 바와 같이, 메인 회로(200)에서 8 비트의 직렬 리드 데이터(H_RDQ)가 순차적으로 입력될 수 있다.
직렬 리드 데이터(H_RDQ)와 함께 직렬 리드 스트로브 신호(H_RDQS)가 입력될 수 있으며, 직렬 리드 스트로브 신호(H_RDQS)는 프리앰블(PRE AMBLE)과 포스트 앰블(POST AMBLE)을 포함할 수 있다.
도 6의 리드 병렬화 회로(900)는 직렬 리드 스트로브 신호(H_RDQS)를 카운트하여 생성한 제 1 카운팅 신호(QS_QL) 및 제 2 카운팅 신호(QS_QH)에 따라 직렬 리드 데이터(H_RDQ)를 래치하여 출력 신호들 DLR, DLF, DHR, DHF을 생성할 수 있다.
도 6의 리드 병렬화 회로(900)는 응용 회로(300)에서 제공된 병렬 리드 스트로브 신호(BFDQS_QL, BFDQS_QH)에 따라 출력 신호들 DLR, DLF, DHR, DHF을 병렬화하여 병렬 리드 데이터(B_RDQ_Q<0:3>)로서 출력할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1 개시 신호를 제 1 클럭 신호와 제 2 클럭 신호에 동기시켜 제 2 개시 신호 및 복수의 직렬화 제어 신호를 생성하도록 구성된 제어 회로;
    병렬 어드레스를 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 어드레스를 생성하도록 구성된 어드레스 직렬화 회로;
    병렬 라이트 데이터를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 라이트 데이터를 생성하도록 구성된 라이트 직렬화 회로; 및
    직렬 리드 데이터를 병렬화하여 병렬 리드 데이터로서 출력하도록 구성된 리드 병렬화 회로를 포함하는 직/병렬화 회로.
  2. 제 1 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호에 비해 높은 주파수를 갖는 신호인 직/병렬화 회로.
  3. 제 1 항에 있어서,
    상기 제 1 개시 신호는 외부 회로에서 제공되며, 상기 제 2 개시 신호는 상기 외부 회로로 제공되는 직/병렬화 회로.
  4. 제 1 항에 있어서,
    상기 피드백 클럭 신호는
    상기 제 1 클럭 신호를 제 1 시간만큼 지연시켜 생성한 제 1 보상 클럭 신호가 외부 회로를 경유하여 지연된 신호인 직/병렬화 회로.
  5. 제 1 항에 있어서,
    상기 라이트 직렬화 회로는
    병렬 라이트 스트로브 신호를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 라이트 스트로브 신호를 생성하도록 구성되는 직/병렬화 회로.
  6. 제 1 항에 있어서,
    상기 리드 병렬화 회로는
    직렬 리드 스트로브 신호에 따라 상기 직렬 리드 데이터를 병렬화하여 병렬화 신호를 생성하고, 상기 병렬화 신호를 병렬 리드 스트로브 신호에 따라 상기 병렬 리드 데이터로서 출력하도록 구성되는 직/병렬화 회로.
  7. 제 6 항에 있어서,
    상기 직렬 데이터 및 상기 직렬 리드 스트로브 신호는 제 1 외부 회로에서 제공되며,
    상기 병렬 리드 스트로브 신호는 제 2 외부 회로에서 제공되는 직/병렬화 회로.
  8. 제 1 항에 있어서,
    상기 제어 회로는
    상기 제 1 개시 신호를 상기 제 1 클럭 신호에 동기시켜 상기 제 2 개시 신호를 포함하는 제 1 예비 신호들을 생성하도록 구성된 제 1 클럭 동기 블록,
    상기 제 1 예비 신호들 중에서 어느 하나를 상기 제 2 클럭 신호에 동기 시켜 제 2 예비 신호들을 생성하도록 구성된 제 2 클럭 동기 블록, 및
    상기 제 2 예비 신호들 및 상기 제 2 클럭 신호를 이용하여 상기 복수의 직렬화 제어 신호를 생성하도록 구성된 직렬화 제어 신호 생성 블록을 포함하는 직/병렬화 회로.
  9. 제 1 항에 있어서,
    상기 어드레스 직렬화 회로는
    제 1 입력 제어 신호에 따라 상기 병렬 어드레스를 래치하고, 래치된 신호를 제 1 출력 제어 신호에 따라 출력하도록 구성된 파이프 래치 어레이,
    제 2 입력 제어 신호에 따라 상기 파이프 래치 어레이의 출력을 래치하고, 래치된 신호를 제 2 출력 제어 신호에 따라 상기 직렬 어드레스로서 출력하도록 구성된 직렬화기 어레이, 및
    상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호를 카운팅하여 상기 제 1 입력 제어 신호, 상기 제 2 입력 신호, 상기 제 1 출력 제어 신호 및 상기 제 2 출력 제어 신호를 생성하도록 구성된 복수의 카운터를 포함하는 직/병렬화 회로.
  10. 제 1 항에 있어서,
    상기 라이트 직렬화 회로는
    제 1 입력 제어 신호에 따라 병렬 라이트 스트로브 신호 및 상기 병렬 라이트 데이터를 래치하고, 래치된 신호를 제 1 출력 제어 신호에 따라 출력하도록 구성된 파이프 래치 어레이,
    제 2 입력 제어 신호에 따라 상기 파이프 래치 어레이의 출력을 래치하고, 래치된 신호를 제 2 출력 제어 신호에 따라 직렬 라이트 스트로브 신호 및 상기 직렬 라이트 데이터로서 출력하도록 구성된 직렬화기 어레이, 및
    상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호를 카운팅하여 상기 제 1 입력 제어 신호, 상기 제 2 입력 신호, 상기 제 1 출력 제어 신호 및 상기 제 2 출력 제어 신호를 생성하도록 구성된 복수의 카운터를 포함하는 직/병렬화 회로.
  11. 제 1 항에 있어서,
    상기 리드 병렬화 회로는
    직렬 리드 스트로브 신호를 카운트하여 제 1 카운팅 신호 및 제 2 카운팅 신호를 생성하고, 상기 제 1 카운팅 신호, 상기 제 2 카운팅 신호 및 병렬 리드 스트로브 신호를 이용하여 복수의 입력 제어 신호 및 복수의 출력 제어 신호를 생성하도록 구성된 복수의 카운터, 및
    직렬 리드 데이터를 상기 제 1 카운팅 신호 또는 상기 제 2 카운팅 신호, 상기 복수의 입력 제어 신호 및 상기 복수의 출력 제어 신호에 따라 병렬화하여 병렬화 신호를 생성하고, 상기 병렬화 신호를 상기 병렬 리드 스트로브 신호에 따라 상기 병렬 리드 데이터로서 출력하도록 구성된 복수의 병렬화기를 포함하는 직/병렬화 회로.
  12. 제 11 항에 있어서,
    상기 제 1 카운팅 신호는 상기 직렬 리드 스트로브 신호의 이븐 순번 펄스에 해당하고,
    상기 제 2 카운팅 신호는 상기 직렬 리드 스트로브 신호의 오드 순번 펄스에 해당하는 직/병렬화 회로.
  13. 메인 회로;
    제 1 개시 신호, 그리고 제 2 개시 신호에 따라 생성한 피드백 클럭 신호를 출력하고, 상기 메인 회로와 연관된 응용 동작을 수행하기 위한 응용 회로; 및
    상기 제 1 개시 신호를 제 1 클럭 신호와 제 2 클럭 신호에 동기시켜 상기 제 2 개시 신호 및 복수의 직렬화 제어 신호를 생성하고, 상기 응용 회로에서 출력되는 어드레스 및 데이터를 상기 복수의 직렬화 제어 신호에 따라 직렬화하여 상기 메인 회로에 제공하도록 구성된 직/병렬화 회로를 포함하는 데이터 처리 시스템.
  14. 제 13 항에 있어서,
    상기 응용 회로는 제 1 보상 클럭 신호를 기준으로 동작하고,
    상기 메인 회로는 제 2 보상 클럭 신호를 기준으로 동작하도록 구성되는 데이터 처리 시스템.
  15. 제 14 항에 있어서,
    상기 직/병렬화 회로는
    상기 제 1 클럭 신호를 제 1 시간만큼 지연시켜 상기 제 1 보상 클럭 신호를 생성하고,
    상기 제 2 클럭 신호를 제 2 시간만큼 지연시켜 상기 제 2 보상 클럭 신호를 생성하도록 구성되는 데이터 처리 시스템.
  16. 제 13 항에 있어서,
    상기 직/병렬화 회로는
    상기 제 1 개시 신호를 상기 제 1 클럭 신호와 상기 제 2 클럭 신호에 동기시켜 상기 제 2 개시 신호 및 상기 복수의 직렬화 제어 신호를 생성하도록 구성된 제어 회로,
    병렬 어드레스를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 어드레스를 생성하도록 구성된 어드레스 직렬화 회로,
    병렬 라이트 데이터를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 라이트 데이터를 생성하도록 구성된 라이트 직렬화 회로, 및
    직렬 리드 데이터를 병렬화하여 병렬 리드 데이터로서 출력하도록 구성된 리드 병렬화 회로를 포함하는 데이터 처리 시스템.
  17. 제 16 항에 있어서,
    상기 라이트 직렬화 회로는
    병렬 라이트 스트로브 신호를 상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호에 따라 정렬하여 직렬 라이트 스트로브 신호를 생성하도록 구성되는 데이터 처리 시스템.
  18. 제 16 항에 있어서,
    상기 리드 병렬화 회로는
    직렬 리드 스트로브 신호에 따라 상기 직렬 리드 데이터를 병렬화하여 병렬화 신호를 생성하고, 상기 병렬화 신호를 병렬 리드 스트로브 신호에 따라 상기 병렬 리드 데이터로서 출력하도록 구성되는 데이터 처리 시스템.
  19. 제 16 항에 있어서,
    상기 제어 회로는
    상기 제 1 개시 신호를 상기 제 1 클럭 신호에 동기시켜 상기 제 2 개시 신호를 포함하는 제 1 예비 신호들을 생성하도록 구성된 제 1 클럭 동기 블록,
    상기 제 1 예비 신호들 중에서 어느 하나를 상기 제 2 클럭 신호에 동기 시켜 제 2 예비 신호들을 생성하도록 구성된 제 2 클럭 동기 블록, 및
    상기 제 2 예비 신호들 및 상기 제 2 클럭 신호를 이용하여 상기 복수의 직렬화 제어 신호를 생성하도록 구성된 직렬화 제어 신호 생성 블록을 포함하는 데이터 처리 시스템.
  20. 제 16 항에 있어서,
    상기 어드레스 직렬화 회로는
    제 1 입력 제어 신호에 따라 상기 병렬 어드레스를 래치하고, 래치된 신호를 제 1 출력 제어 신호에 따라 출력하도록 구성된 파이프 래치 어레이,
    제 2 입력 제어 신호에 따라 상기 파이프 래치 어레이의 출력을 래치하고, 래치된 신호를 제 2 출력 제어 신호에 따라 상기 직렬 어드레스로서 출력하도록 구성된 직렬화기 어레이, 및
    상기 피드백 클럭 신호 및 상기 복수의 직렬화 제어 신호를 카운팅하여 상기 제 1 입력 제어 신호, 상기 제 2 입력 신호, 상기 제 1 출력 제어 신호 및 상기 제 2 출력 제어 신호를 생성하도록 구성된 복수의 카운터를 포함하는 직/병렬화 회로.
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