KR101215953B1 - 버스트 오더 제어회로 - Google Patents

Abstract

본 발명에 따른 버스트 오더 제어회로는, 다수의 글로벌 라인; 제2어드레스를 제1신호로 전달하고, 모드신호 및 제1어드레스에 응답하여 상기 제2어드레스를 반전 또는 비반전하여 제2신호로 전달하는 신호 전달부; 리드 커맨드, 상기 제1신호 및 상기 제2신호를 지연시켜 지연 리드 커맨드, 제1지연신호 및 제2지연신호를 생성하는 신호 지연부; 및 상기 제1어드레스를 이용하여 버스트 신호를 생성하고, 상기 제1지연신호 및 상기 지연 리드 커맨드를 이용하여 제1전달신호를 생성하고, 상기 제2지연신호 및 상기 지연 리드 커맨드를 이용하여 제2전달신호를 생성하는 신호 생성부; 및 상기 버스트 신호, 상기 제1전달신호, 상기 제2전달신호, 이븐 클럭, 및 오드 클럭에 응답하여 상기 다수의 글로벌 라인의 데이터를 정렬하여 출력하는 출력부를 포함하는 버스트 오더 제어회로.를 포함한다.

Description

버스트 오더 제어회로{CIRCUIT FOR BURST ORDER CONTROL}

본 발명은 반도체 메모리장치에서 버스트 오더를 제어하는 버스트 오더 제어회로에 관한 것이다.

반도체 메모리장치는 스타트 어드레스(Start Address; SA) 및 인터리브 모드신호에 따라 버스트 오더(Burst Order, 데이터가 출력되는 순서)를 결정하는데, 이를 제어하는 회로를 버스트 오더 제어회로라 한다.

도 1은 종래의 버스트 오더 제어회로(110)의 구성도이다.

도 1에 도시된 바와 같이, 다수의 글로벌 라인(GL<0:3>)으로 전송된 데이터가 버스트 오더 제어회로(110)를 거쳐 인터페이스 패드(DQ)로 출력된다.

이하 도 1을 참조하여 버스트 오더 제어회로(110)의 동작에 대해 설명한다.

다수의 글로벌 라인(GL<0:3>)을 통해 병렬로 전달된 데이터는 버스트 오더 제어회로(110)를 통해 직렬로 정렬되어 인터페이스 패드(DQ)를 통해 출력된다. 이때 스타트 어드레스(SA<0:1>) 및 인터리브 모드신호(INT)에 의해 결정되는 순서로 출력된다.

스타트 어드레스(SA<0:1>)는 처음으로 출력될 데이터를 지정하는 어드레스이다. 예를 들어 4개의 글로벌 라인을 통해 데이터가 출력될 데이터가 전송된다고 하고, 스타트 어드레스는 2비트 디지털 신호라고 하자. 이하에서 스타트 어드레스(SA<0:1>)의 값이란 (SA<1>, SA<0>)를 나타낸다.

여기서 스타트 어드레드(SA<0:1>)의 값이 (0, 0)인 경우 제1글로벌 라인(GL<0>)의 데이터(이하 '제1데이터')가 가장 먼저 출력된다. 그리고 각각 스타트 어드레스(SA<0:1>)의 값이 (0, 1)'인 경우 제2글로벌 라인(GL<1>)의 데이터(이하 '제2데이터')가, 스타트 어드레스(SA<0:1>)의 값이 (1, 0)인 경우 제3글로벌 라인(GL<2>)의 데이터(이하 '제3데이터')가, 스타트 어드레스(SA<0:1>)의 값이 (1, 1)인 경우 제4글로벌 라인(GL<3>)의 데이터(이하 '제4데이터')가 가장 먼저 출력된다.

인터리브 모드신호(INT)는 버스트 오더 제어회로가 시퀀셜 모드(sequential mode)에서 동작하는지, 인터리브 모드(interleave mode)에서 동작하는지를 제어하기 위한 신호이다. 인터리브 모드신호(INT)는 인터리브 모드에서는 활성화되고, 시퀀셜 모드에서는 비활성화된다.

인터리브 모드신호(INT)가 비활성화된 경우(시퀀셜 모드), 스타팅 어드레스(SA<0:1>)에 의해 첫번째로 출력되는 데이터가 정해지면 그 다음부터는 순서대로 출력된다. 예를 들어 스타트 어드레드(SA<0:1>)의 값이 (0, 0)이면 '제1데이터'가 첫번째로 출력되는 데이터가 되고 '제1데이터', '제2데이터', '제3데이터', '제4데이터'의 순서대로 출력된다. 스타트 어드레드(SA<0:1>)의 값이 (1, 0)이면 '제3데이터'가 첫번째로 출력되는 데이터가 되고 '제3데이터', '제4데이터', '제1데이터', '제2데이터'의 순서대로 출력된다. 인터리브 모드신호(INT)가 활성화된 경우에 대해서는 도 2에서 설명한다.

도 2는 스타트 어드레스(SA<0:1>)의 값과 인터리브 모드인지 여부에 따른 데이터의 출력순서를 나타낸 도면이다.

'제1데이터'는 'D0', '제2데이터'는 'D1', '제3데이터'는 'D2', '제4데이터'는 'D3'로 나타내었다.

시퀀셜 모드인 경우 스타트 어드레스(SA<0:1>)의 값이 (0, 0)인 경우 'D0', 'D1', 'D2', 'D3'의 순서로, 스타트 어드레스(SA<0:1>)의 값이 (0, 1)인 경우 'D1', 'D2', 'D3', 'D0'의 순서로, 스타트 어드레스(SA<0:1>)의 값이 (1, 0)인 경우 'D2', 'D3', 'D0', 'D1'의 순서로, 스타트 어드레스(SA<0:1>)의 값이 (1, 1)인 경우 'D3', 'D0', 'D1', 'D2'의 순서로 출력된다.

인터리브 모드인 경우 스타트 어드레스(SA<0:1>)의 값이 (0, 0)인 경우 'D0', 'D1', 'D2', 'D3'의 순서로, 스타트 어드레스(SA<0:1>)의 값이 (0, 1)인 경우 'D1', 'D0', 'D3', 'D2'의 순서로, 스타트 어드레스(SA<0:1>)의 값이 (1, 0)인 경우 'D0', 'D1', 'D2', 'D3'의 순서로, 스타트 어드레스(SA<0:1>)의 값이 (1, 1)인 경우 'D3', 'D2', 'D1', 'D0'의 순서로 출력된다.

다수의 글로벌 라인(GL<0:3>)의 데이터를 인터페이스 패드(DQ)까지 전달하는 과정에서 데이터의 순서는 스타트 어드레스(SA<0:1>)와 인터리브 모드신호(INV)를 이용해 생성된 신호에 응답하여 데이터가 이동하는 경로를 바꾸어 주는 것이다. 이때 리드 커맨드(read command)가 인가된 후 정확히 레이턴시(read latency)가 지난 시점부터 인터페이이스 패드(DQ)를 통해 데이터가 출력되기 시작해야 한다. 따라서 정확한 시점에 데이터의 이동경로를 바꾸어 주는 신호를 생성해야 하며 이러한 신호를 얼마나 정확한 타이밍에 생성해 주는지에 따라 시스템의 마진 및 고속 동작이 원활한지 여부가 결정된다.

본 발명은 다수의 전달신호들을 데이터의 출력시점에 알맞게 생성하여 데이터의 출력동작이 정확하게 이루어 지기 위한 마진을 확보하고, 고속 동작이 원활하게 이루어지는 버스트 오더 제어회로를 제공한다.

본 발명에 따른 버스트 오더 제어회로는, 다수의 글로벌 라인; 제2어드레스를 제1신호로 전달하고, 모드신호 및 제1어드레스에 응답하여 상기 제2어드레스를 반전 또는 비반전하여 제2신호로 전달하는 신호 전달부; 리드 커맨드, 상기 제1신호 및 상기 제2신호를 지연시켜 지연 리드 커맨드, 제1지연신호 및 제2지연신호를 생성하는 신호 지연부; 및 상기 제1어드레스를 이용하여 버스트 신호를 생성하고, 상기 제1지연신호 및 상기 지연 리드 커맨드를 이용하여 제1전달신호를 생성하고, 상기 제2지연신호 및 상기 지연 리드 커맨드를 이용하여 제2전달신호를 생성하는 신호 생성부; 및 상기 버스트 신호, 상기 제1전달신호, 상기 제2전달신호, 이븐 클럭, 및 오드 클럭에 응답하여 상기 다수의 글로벌 라인의 데이터를 정렬하여 출력하는 출력부를 포함할 수 있다.

또한 본 발명에 따른 버스트 오더 제어회로는, 다수의 글로벌 라인; 제2어드레스를 제1신호로 전달하고, 모드신호 및 제1어드레스에 응답하여 상기 제2어드레스를 반전 또는 비반전하여 제2신호로 전달하는 신호 전달부; 리드 커맨드, 상기 제1신호 및 상기 제2신호를 지연시켜 지연 리드 커맨드, 제1지연신호 및 제2지연신호를 생성하는 신호 지연부; 및 상기 제1어드레스를 이용하여 버스트 신호를 생성하고, 상기 제1지연신호 및 상기 지연 리드 커맨드를 이용하여 제1전달신호를 생성하고, 상기 제2지연신호 및 상기 지연 리드 커맨드를 이용하여 제2전달신호를 생성하는 신호 생성부; 상기 리드 커맨드를 이용하여 다수의 입력신호 및 다수의 출력신호를 생성하는 파이프 제어부; 및 상기 다수의 입력신호 중 자신에게 대응되는 입력신호가 활성화되면 상기 다수의 글로벌 라인의 데이터를 저장하고, 상기 다수의 출력신호 중 자신에게 대응되는 출력신호가 활성화되면 자신에게 저장된 데이터를 다수의 예비 라인으로 전달하는 다수의 파이프 래치부를 포함하되, 상기 버스트 신호, 상기 제1전달신호, 상기 제2전달신호, 이븐 클럭, 및 오드 클럭에 응답하여 상기 다수의 글로벌 라인의 데이터를 정렬하여 출력하는 출력부를 포함할 수 있다.

본 발명에 따른 버스트 오더 제어회로는 다수의 전달신호들을 데이터의 출력시점으로부터 정해진 시점에 비교적 정확히 생성하여 데이터의 출력동작이 이루어 지기 위한 마진을 확보할 수 있다.

도 1은 종래의 버스트 오더 제어회로(110)의 구성도,
도 2는 스타트 어드레스(SA<0:1>)의 값과 인터리브 모드인지 여부에 따른 데이터의 출력순서를 나타낸 도면,
도 3은 본 발명의 일실시예에 따른 버스트 오더 제어회로의 구성도,
도 4는 신호 생성부(330)의 구성도,
도 5는 버스트 신호 생성부(410)의 구성도,
도 6은 전달신호 생성부(430, 440)의 구성도,
도 7은 출력부(340)의 구성도,
도 8a는 본 발명에 따른 버스트 오더 제어회로의 동작을 나타내기 위한 파형도,
도 8b는 버스트 오더 제어회로가 도 8a의 파형도와 같이 동작할 때 다수의 글로벌 라인(GL<0:3>)의 데이터가 정렬되는 과정을 나타낸 도면,
도 9는 본 발명의 다른 일실시예에 따른 버스트 오더 제어회로의 구성도,
도 10은 신호 생성부(930)의 구성도,
도 11은 버스트 신호 생성부(1010)의 구성도,
도 12는 파이프 제어부(940)의 구성도 및 입출력 파형을 나타낸 도면
도 13은 다수의 파이프 래치부(951 내지 954)의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 이하 클럭(CLK)이란 DLL회로를 통과하여 지연된 클럭을 나타낸다.

도 3은 본 발명의 일실시예에 따른 버스트 오더 제어회로의 구성도이다.

도 3에 도시된 바와 같이, 버스트 오더 제어회로는, 다수의 글로벌 라인(GL<0:3>), 신호 전달부(310), 신호 지연부(320), 신호 생성부(330), 및 출력부(340)를 포함한다. 이하에서 다수의 글로벌 라인(GL<0:3>)은 4개이며 이를 통해 전달된 4개의 데이터를 스타트 어드레스(SA<0:1>)의 값 및 동작모드(시퀀셜 모드와 인터리브 모드 중 하나)에 따라 정렬하여 출력한다.

도 3을 참조하여 버스트 오더 제어회로의 동작에 대해 설명한다.

제1어드레스(SA<0>)와 제2어드레스(SA<1>)는 스타트 어드레스(start address)로 다수의 글로벌 라인(GL<0:3>)의 데이터 중 첫번째로 출력될 데이터를 선택하는 어드레스이다. 모드 신호(INT)는 버스트 오더 제어회로가 시퀀셜 모드인지 인터리브 모드인지를 나타내는 신호이다. 모드 신호(INT)가 활성화(1)된 경우 버스트 오더 제어회로는 인터리브 모드에서 동작하고, 모드 신호(INT)가 비활성화(0)된 경우 버스트 오더 제어회로는 시퀀셜 모드에서 동작한다. 스타트 어드레스(SA<0:1>)의 값과 동작모드에 따른 데이터의 출력순서는 도 2와 동일하다.

신호 전달부(310)는 제2어드레스(SA<1>)를 제1신호(SAR)로 전달하고, 모드신호(INT) 및 제1어드레스(SA<0>)의 논리값에 따라 제2어드레스(SA<1>)를 반전하거나 비반전하여 제2신호(SAF)로 전달한다. 참고로 어드레스(SA<0:1>)는 2클럭의 펄스신호이다.

표(301)는 모드신호(INT)와 제1어드레스(SA<0>)에 따른 제2어드레스(SA<1>)와 제1신호(SAR), 제2신호(SAF)의 관계를 나타낸 것이다. 모드신호(INT)가 비활성화(0)되고 제1어드레스(SA<0>)가 활성화(1)되면 제2어드레스(SA<1>)를 반전하여 제2신호(SAF)로 전달한다. 모드신호(INT), 제1어드레스(SA<0>)가 (0, 0), (1, 0), (1, 1)인 경우 제2어드레스(SA<1>)를 반전하지 않고 제2신호(SAF)로 전달한다.

신호 지연부(320)는 리드 커맨드(RDCMD), 제1신호(SAR) 및 제2신호(SAF)를 지연시켜 지연 리드 커맨드(OUTEN), 제1지연신호(LSAR) 및 제2지연신호(LSAR)를 생성한다. 이때 지연값은 레이턴시 정보(LATENCY)에 의해 결정된다. 지연 리드 커맨드(OUTEN), 제1지연신호(LSAR) 및 제2지연신호(LSAR)는 데이터 출력시점 이전의 특정한 시점에 생성된다.

참고로 각 신호의 생성시점은 지연 리드 커맨드(OUTEN)는 데이터 출력 2클럭 이전, 제1지연신호(LSAR) 및 제2지연신호(LSAR)는 데이터 출력 1.5클럭 이전이다. 이러한 시점에 신호를 생성하는 이유는 데이터가 정렬되어 출력되는 시점과 정확히 맞추도록 하기 위함이다. 데이터가 출력되는 시점은 리드 커맨드(RDCMD)가 인가된 후 레이턴시만큼 시간이 지난 시점이다. 지연 리드 커맨드(OUTEN)는 1클럭, 제1지연신호(LSAR) 및 제2지연신호(LSAR)는 2클럭의 펄스 신호이며 신호 지연부(320)는 클럭(CLK)에 동기하여 동작하는 일반적인 쉬프팅 회로(shifting circuit)에 해당한다.

신호 생성부(330)는 제1어드레스(SA<0>)를 이용하여 버스트 신호(SEB0)를 생성하고, 제1지연신호(LSAR) 및 지연 리드 커맨드(OUTEN)를 이용하여 제1전달신호(SEB1R)를 생성하고, 제2지연신호(LSAF) 및 지연 리드 커맨드(OUTEN)를 이용하여 제2전달신호(SEB1F)를 생성한다. 이때 제1전달신호(SEB1R) 및 제2전달신호(SEB1F)는 모두 클럭(CLK)에 동기하여 생성되므로 서로 생성되는 시점이 동일하여 스큐가 거의 발생하지 않는다.

출력부(340)는 버스트 신호(SEB0), 제1전달신호(SEB1R), 제2전달신호(SEB1F), 이븐 클럭(ECLK), 및 오드 클럭(OCLK)에 응답하여 다수의 글로벌 라인(GL<0:3>)의 데이터를 정해진 순서로 정렬하여 출력노드(DO)로 출력한다. 출력노드(DO)는 인터페이스 패드(미도시)와 연결되며, 데이터는 인터페이스 패드를 통해 메모리 외부로 출력된다. 출력이 시작되는 시점은 리드 커맨드(RDCMD)가 인가된 후 레이턴시가 지난 시점부터이며, 데이터의 출력순서는 스타트 어드레스(SA<0:1>)의 값 및 동작모드(시퀄셜 모드, 인터리브 모드)에 따라 결정되며 도 2에서 상술한 바와 동일하다.

각 신호의 생성시점은 버스트 신호(SEB0)는 글로벌 스트로브(GLSTB)가 활성화되는 시점, 제1전달신호(SEB1R)는 데이터 출력 0.5클럭 이전, 제2전달신호(SEB1F)는 데이터 출력 시점이다. 데이터를 정렬하기 위한 신호(SEB0, SEB1R, SEB1F)가 생성되는 시점과 데이터가 출력되는 시점을 맞추기 위함이다. 참고로 글로벌 스트로브(GLSTB)는 데이터가 글로벌 라인(GL<0:3>)에 실리는 타이밍을 정해주는 신호이다.

본 발명의 경우 데이터가 다수의 글로벌 라인(GL<0:3>)을 통해 출력부(340)로 전달되는 시점에 맞추어 버스트 신호(SEB0)를 생성하고, 제1전달신호(SEB1R),제2전달신호(SEB1F)를 클럭(CLK)에 동기하여 생성한다. 따라서 출력부(340)가 다수의 글로벌 라인(GL<0:3>)의 데이터를 입력받는 시점에 정확히 버스트 신호(SEB0)가 생성되고, 클럭(CLK)에 동기하여 출력되는 데이터의 전달 타이밍에 맞추어 제1전달신호(SEB1R), 제2전달신호(SEB1F)가 생성되므로 스큐가 거의 없다. 따라서 데이터 출력을 준비하기 위한 마진을 확보하는데 유리하고, 고속동작에도 유리하는 장점이 있다.

도 4는 신호 생성부(330)의 구성도이다.

도 4에 도시된 바와 같이 신호 생성부(330)는, 버스트 신호 생성부(410), 보조 신호 생성부(420), 제1전달신호 생성부(430), 제2전달신호 생성부(440)를 포함한다.

버스트 신호 생성부(410)는 리드 커맨드(RDCMD)에 응답하여 제1어드레스(SA<0>)를 저장하고, 글로벌 스트로브(GLSTB)가 활성화되면 자신에게 저장된 제1어드레스(SA<0>)를 반전하여 버스트 신호(SEB0)로 전달한다.

보조 신호 생성부(420)는 지연 리드 커맨드(OUTEN)을 클럭(CLK)에 동기하여 서로 다른 위상값만큼 지연시켜 제1 내지 제4지연 커맨드(OUTEN1 내지 OUTEN4)를 생성한다. 제1 내지 제4지연 커맨드(OUTEN1 내지 OUTEN4)의 지연값은 각각 1클럭, 1.5클럭, 2클럭, 2.5클럭이다. 이러한 보조 신호(OUTEN1 내지 OUTEN4)는 전달신호(SEB1R, SEB1F)를 생성하는데 이용된다.

제1전달신호 생성부(430)는 제1전달신호(SEB1R)를 제2전달신호 생성부(440)는 제2전달신호(SEB1F)를 생성하며 이들의 동작은 도 6의 설명에서 후술한다.

도 5는 버스트 신호 생성부(410)의 구성도이다.

도 5에 도시된 바와 같이 버스트 신호 생성부(410)는 버스트인 신호 생성부(510), 버스트아웃 신호 생성부(520), 및 버스트 생성부(530)를 포함한다.

버스트 신호(SEB0)는 제1어드레스(SA<0>)를 반전한 값이다. 버스트 신호(SEB0)는 다수의 글로벌 라인(GL<0:3>)을 통해 전달된 데이터를 순서대로 정렬하기 위한 신호들 중 하나이다. 따라서 버스트 신호(SEB0)가 생성되는 시점은 다수의 글로벌 라인(GL<0:3>)을 통해 데이터가 출력부(340)로 전달되는 시점에 맞추어야 한다. 이를 위해 버스트 신호(SEB0)의 활성화 시점은 글로벌 스트로브(GLSTB)의 활성화 시점에 맞추게 된다.

이를 위해 버스트 신호 생성부(410)는 리드커맨드(RDCMD)가 인가되었을 때 제1어드레스(SA<0>)의 값을 저장하고, 글로벌 스트로브(GLSTB)가 인가되었을 때 자신에게 저장된 값을 반전하여 버스트 신호(SEB0)로 전달한다.

내부동작을 살펴보면 리드 커맨드(RDCMD)가 인가되면 제1어드레스(SA<0>)를 버스트 생성부(530)의 제1래치(531) 또는 제2래치(532)에 저장한다. 그 후 글로벌 스트로브(GLSTB)가 인가되면 저장된 값을 반전하여 버스트 신호(SEB0)로 전달한다.

2 개의 래치(531, 532)를 이용하여 번갈아 가면서 저장 및 출력하는 이유는 다수의 글로벌 라인(GL<0:3>)으로 연속적으로 데이터가 입력되는 경우 먼저 래치에 저장된 제1어드레스(SA<0>)값이 출력되기 전에 다시 제1어드레스(SA<0>)가 입력되면 먼저 저장된 제1어드레스(SA<0>) 값이 사라지기 때문에 이를 막기 위함이다.

리셋신호(RST)에 응답하여 버스트인 신호(SAPIN<0>, SAPIN<1>)와 버스트아웃 신호(SAPOUT<0>, SAPOUT<1>)는 (0, 1)로 초기화된다. 여기서 버스트인 신호(SAPIN<0:1>)는 제1래치(531)와 제2래치(532) 중 제1어드레스(SA<0>)를 저장할 래치를 선택하는 신호이다. 버스트아웃 신호(SAPOUT<0:1>)는 제1래치(531)와 제2래치(532) 중 자신에게 저장된 값을 버스트 신호(SEB0)로 전달할 래치를 선택하는 신호이다.

리드 커맨드(RDCMD)가 인가되면 이때의 제1어드레스(SA<0>)는 제1패스게이트(533)를 거쳐 제1래치(531)로 저장되고, 버스트인 신호(SAPIN<0>, SAPIN<1>)는 (1, 0)으로 바뀐다. 다음 리드 커맨드(RDCMD)가 인가되면 이때의 제1어드레스(SA<0>)는 제2패스게이트(534)를 거쳐 제2래치(532)로 저장되고, 버스트인 신호(SAPIN<0>, SAPIN<1>)는 다시 리셋 될 때와 같이 (0, 1)으로 바뀐다.

이후에 글로벌 스트로브(GLSTB)가 인가되면 제1래치(531)에 저장된 값이 반전되어 버스트 신호(SEB0)로 전달되고, 버스트아웃 신호(SAPOUT<0>, SAPOUT<1>)는 (1, 0)으로 바뀐다. 다음으로 글로벌 스트로브(GLSTB)가 활성화되면 제2래치(533)에 저장된 값이 반전되어 버스트 신호(SEB0)로 전달되고, 버스트아웃 신호(SAPOUT<0>, SAPOUT<1>)는 다시 리셋 될 때와 같이 (0, 1)으로 바뀐다.

버스트인 신호 생성부(510) 및 버스트아웃 신호 생성부(520)는 각각 2개의 디플립플롭(511, 512, 521, 522)를 포함한다.

도 6은 전달신호 생성부(430, 440)의 구성도이다.

제1전달신호 생성부(430)와 제2전달신호 생성부(440)는 입력되는 신호만 다를 뿐 구성 및 동작은 동일하다. 이하 제1전달신호 생성부(430)의 동작을 중심으로 설명한다.

제1전달신호 생성부(430)는 제1인버터(601), 제1래치(602), 패스게이트(603), 제2래치(604), 제2인버터(605)를 포함한다.

제1지연 커맨드(OUTEN1)와 반전클럭(CLKB)(위상이 클럭(CLK)와 반대임)이 동시에 활성화(1)된 구간에서 제1지연신호(LSAR)의 값이 제1인버터(601)를 통과하면서 반전되어 제1래치(602)에 저장되고, 제1전달신호(SEB1R)로 전달된다. 보통 제1지연 커맨드(OUTEN1)가 먼저 활성화되므로 제1지연 커맨드(OUTEN1)가 활성화 구간에서 반전클럭(CLKB)이 '0'에서 '1'로 천이(활성화)하면 제1전달신호(SEB1R)의 값은 이때의 제1지연신호(LSAR)의 값의 반대가 된다. 제1지연 커맨드(OUTEN1)와 반전클럭(CLKB)이 비활성화되면 제1인버터(601)는 차단되고, 제1전달신호(SEB1R)의 값은 유지된다.

이후에 저장된 값이 유지되다가 제3지연 커맨드(OUTEN3)와 반전클럭(CLKB)이 동시에 활성화된 구간에서 패스게이트(603)와 제2인버터(605)가 열리게 된다. 따라서 제1래치(602)에 저장된 값은 패스게이트(603)를 통과하여 제2래치(604)에 저장되고, 제2래치(604)에 저장된 값은 제2인버터(605)를 통과하여 제1전달신호(SEB1R)로 전달된다. 따라서 제3지연 커맨드(OUTEN3)와 반전클럭(CLKB)이 동시에 활성화된 구간에서 제1전달신호(SEB1R)의 값은 제1지연 커맨드(OUTEN1)와 반전클럭(CLKB)이 동시에 활성화된 구간에서의 값을 반전시킨 값이 된다. 제1지연 커맨드(OUTEN1)와 반전클럭(CLKB)이 비활성화되면 패스게이트(603)와 제2인버터(605)는 차단되고, 제1전달신호(SEB1R)의 값은 유지된다.

이러한 식으로 제1전달신호 생성부(430)에서 제1전달신호(SEB1R)가 생성된다.

상술한 동작을 하는 이유는, 제1지연신호(LSAR)에 응답하여 클럭(CLK)에 동기된 제1전달신호(SEB1R)를 생성하기 위함이다. 제1전달신호(SEB1R)는 데이터 출력 0.5클럭 이전에 활성화되며 펄스폭이 1클럭인 펄스 신호이다. 데이터 출력 1.5클럭 이전에 활성화되며 펄스폭이 2클럭인 제1지연신호(LSAR)을 이용하여 제1전달신호(SEB1R)를 생성할 수 있다면 반드시 도 6과 같은 구성일 필요는 없다.

결과적으로 제1지연 커맨드(OUTEN1)와 반전클럭(CLKB)이 동시에 활성화된 구간에서의 제1지연신호(LSAR)의 값에 따라 제1전달신호(SEB1R)의 값이 '1'에서 '0'으로 천이할지, '0'에서 '1'로 천이할지 결정된다.

제2전달신호 생성부(440)의 경우 제1지연신호(LSAR) 대신 제2지연신호(LSAF), 제1지연 커맨드(OUTEN1) 대신 제2지연 커맨드(OUTEN2), 제3지연 커맨드(OUTEN3) 대신 제4지연 커맨드(OUTEN4), 반전클럭(CLKB) 대신 클럭(CLK)을 이용하여 상술한 바와 동일하게 동작한다. 또한 동작 결과에 따라 제1전달신호 생성부(430)에서 제1전달신호(SEB1R)가 생성된 노드에 대응되는 노드에서 제2전달신호(SEB1F)가 생성된다.

도 7은 출력부(340)의 구성도이다.

도 7에 도시된 바와 같이, 출력부(340)는 예비 전달부(710), 이븐 전달부(720), 오드 전달부(730), 및 출력 전달부(740)를 포함한다.

예비 전달부(710)는 다수의 글로벌 라인(GL<0:3>)의 데이터를 버스트 신호(SEB0)에 의해 결정되는 대응관계에 따라서 다수의 예비 라인(PRE<0:3>)으로 전달한다. 도면 부호 중 '/신호이름'으로 나타낸 것은 '신호이름'와 위상이 반대인 신호를 나타낸다.

버스트 신호(SEB0)가 '1'이면, 제1글로벌 라인(GL<0>)의 데이터를 제1이븐 예비 라인(PRE<0>)으로, 제2글로벌 라인(GL<1>)의 데이터를 제2오드 예비 라인(PRE<1>)으로, 제3글로벌 라인(GL<2>)의 데이터를 제2이븐 예비 라인(PRE<2>)으로, 제4글로벌 라인(GL<3>)의 데이터를 제2오드 예비 라인(PRE<3>)으로 전달한다.

버스트 신호(SEB0)가 '0'이면, 제1글로벌 라인(GL<0>)의 데이터를 제1오드 라인(PRE<1>)으로, 제2글로벌 라인(GL<1>)의 데이터를 제1이븐 예비 라인(PRE<0>)으로, 제3글로벌 라인(GL<2>)의 데이터를 제2오드 예비 라인(PRE<3>)으로, 제4글로벌 라인(GL<3>)의 데이터를 제2이븐 예비 라인(PRE<2>)으로 전달한다.

즉 버스트 신호(SEB0)가 '1'일 때와 '0'일 때 예비 이븐 라인(PRE<0>, PRE<2>)과 예비 오드 라인(PRE<1>, PRE<3>)의 대응관계가 서로 바뀐다.

이븐 전달부(730)는 제1전달신호(SEB1R)가 활성화(1)된 구간에서 제1이븐 예비 라인(PRE<0>)의 데이터를 이븐 라인(RDO)으로 전달하고, 제1전달신호(SEB1R)가 비활성화(0)된 구간에서 제2이븐 예비 라인(PRE<2>)의 데이터를 이븐 라인(RDO)으로 전달한다.

오드 전달부(740)는 제2전달신호(SEB1F)가 활성화(1)된 구간에서 제1오드 예비 라인(PRE<1>)의 데이터를 오드 라인(FDO)으로 전달하고, 제2전달신호(SEB1F)가 비활성화(0)된 구간에서 제2오드 예비 라인(PRE<3>)의 데이터를 오드 라인(FDO)으로 전달한다.

따라서 제1전달신호(SEB1R)가 '1'에서 '0'로 천이하면 이븐 라인(RDO)에는 먼저 제1이븐 예비 라인(PRE<0>)의 데이터가 전달되고, 다음으로 제2이븐 예비 라인(PRE<2>)의 데이터가 전달된다. 제1전달신호(SEB1R)가 '0'에서 '1'로 천이하면 먼저 제2이븐 예비 라인(PRE<2>)의 데이터가 전달되고, 다음으로 제1이븐 예비 라인(PRE<0>)의 데이터가 전달된다. 오드 라인(FDO)에 전달되는 데이터의 순서도 비슷하다.

출력 전달부(740)는 이븐 클럭(RCLK)이 활성화(1)된 구간에서 이븐 라인(RDO)의 데이터를 출력라인(DO)으로 전달하고, 오드 클럭(FCLK)가 활성화(1)된 구간에서 오드 라인(FDO)의 데이터를 출력라인(DO)으로 전달한다.

이때 이븐 클럭(RCLK)은 데이터가 출력되는 구간에서 클럭(CLK)을 활성화한 신호을 이용하여 생성한 것이고, 오드 클럭(FCLK)은 데이터가 출력되는 구간에서 반전클럭(CLKB)을 활성화한 신호를 이용하여 생성한 것이다. 예를 들어 제1지연 커맨드(OUTEN1)와 제3지연 커맨드(OUTEN3)를 오어 게이트(OR gate)로 조합한 신호를 클럭(CLK)과 앤드 게이트(AND gate)로 조합하여 이븐 클럭(RCLK)을 생성하고, 제2지연 커맨드(OUTEN2)와 제4지연 커맨드(OUTEN4)를 오어 게이트(OR gate)로 조합한 신호를 반전클럭(CLKB)과 앤드 게이트(AND gate)로 조합하여 오드 클럭(FCLK)을 생성할 수 있다.

버스트 오더 제어회로는 다수의 글로벌 라인(GL<0:3>)의 데이터가 스타트 어드레스(SA<0:1>)의 값과 동작모드에 따라 정해지는 순서에 따라 출력라인(DO)으로 직렬로 정렬되어 출력하도록 출력부(340)를 제어한다. 이를 위해 스타트 어드레스(SA<0:1>)의 값에 응답하여 동작모드에 따라 버스트 신호(SEB0), 제1전달신호(SEB1R), 제2전달신호(SEB1F)를 생성한다.

버스트 신호(SEB0)는 글로벌 스트로브(GLSTB)의 인가시점에 동기되어 생성되고, 제1전달신호(SEB1R), 제2전달신호(SEB1F)는 클럭(CLK)에 동기되어 생성된다. 데이터의 길이가 1클럭 밖에 되지 않고, 동작 주파수가 빨라 질수록 1클럭의 시간이 짧아지므로 다수의 글로벌 라인(GL<0:3>)의 데이터가 출력부(340)에 도달하는 시점 및 출력시점에 맞추어 버스트 신호(SEB0), 제1전달신호(SEB1R), 제2전달신호(SEB1F)가 출력부(340)에 도달하도록 하면 마진이 향상되어 고속동작시 유리하다는 장점이 있다.

도 8a은 본 발명에 따른 버스트 오더 제어회로의 동작을 나타내기 위한 파형도이다.

도 8a에서 인터리브 모드(INT가 '1')에서 스타트 어드레스(SA<0:1>)가 (0, 1)인 경우의 동작에 대해서 도시하였다. 즉 (SA<1>, SA<0>) = (0, 1)인 경우이다.

클럭(CLK)은 DLL회로의 출력 클럭이고 반전클럭(CLKB)는 클럭(CLK)과 위상이 반대인 클럭이다.

지연 리드 커맨드(OUTEN)는 데이터가 출력되는 시점에서 2클럭 이전시점에 활성화된다. 'OUT'는 데이터가 출력되기 시작하는 시점을 나타내고, 'CL-2'는 데이터가 출력되기 2클럭 전의 시점을 나타내고, 'CL-1'은 데이터가 출력되기 1클럭 전의 시점을 나타낸다.

제1 내지 제4지연 커맨드(OUTEN1 내지 OUTEN4)는 지연 리드 커맨드(OUTEN)를 각각 1클럭, 1,5클럭, 2클럭, 2.5클럭 지연시킨 신호이다.

도 3에서 설명한 바와 같이 INT = '1', SA<0> = '1'인 경우 제1신호(SAR) 및 제2신호(SAF)는 제2어드레스(SA<1>)와 같다. 따라서 제1지연신호(LSAR) 및 제2지연신호(LSAF)와 활성화되는 시점만 다를 뿐 제2어드레스(SA<1>)와 같은 값을 가진다. 도 8a에서 제2어드레스(SA<1>)는 '0'이므로 제1지연신호(LSAR) 및 제2지연신호(LSAF)도 '0'이다.

제1전달신호(SEB1R)는 제1지연 커맨드(OUTEN1)과 반전클럭(CLKB)이 동시에 활성화되는 시점에 제1지연신호(LSAR)의 값의 반대값(1)으로 시작하여, 제3지연 커맨드(OUTEN3)와 반전클럭(CLKB)이 동시에 활성화되는 시점에 위 시작값의 반대값(0)으로 바뀐다.

제2전달신호(SEB1F)는 제2지연 커맨드(OUTEN2)과 클럭(CLK)이 동시에 활성화되는 시점에 제2지연신호(LSAF)의 값의 반대값(1)으로 시작하여, 제4지연 커맨드(OUTEN4)와 클럭(CLK)이 동시에 활성화되는 시점에 위 시작값의 반대값(0)으로 바뀐다.

이븐 클럭(RCLK)과 오드 클럭(FCLK)은 서로 반대 위상을 가지며 데이터가 출력되는 구간에서 활성화된다. 데이터가 출력되는 구간은 데이터 출력시점(OUT)으로 부터 2클럭이다.

도 8b는 버스트 오더 제어회로가 도 8a의 파형도와 같이 동작할 때 다수의 글로벌 라인(GL<0:3>)의 데이터가 정렬되는 과정을 나타낸 도면이다.

도 8b에서는 도 8a와 동일하게 인터리브 모드(INT가 '1')에서 스타트 어드레스(SA<0:1>)가 (0, 1)인 경우의 동작에 대해서 도시하였다. 각 데이터(D1 내지 D4)에 표시된 것은 당해 데이터가 실려있는 라인을 나타낸다. 예를 들어 첫번째 'D1'위에 표시된 'GL<0>'는 제1데이터(D1)가 제1글로벌 라인(GL<0>)에 실려있음을 나타낸다.

먼저 제1어드레스(SA<0>)가 '1'이므로 버스트 신호(SEB0)는 '0'이 된다. 따라서 제1글로벌 라인(GL<0>)의 데이터(D0)가 제1오드 예비 라인(PRE<1>)으로, 제2글로벌 라인(GL<1>)의 데이터(D1)가 제1이븐 예비 라인(PRE<0>)으로, 제3글로벌 라인(GL<2>)의 데이터(D2)가 제2오드 예비 라인(PRE<3>)으로, 제4글로벌 라인(GL<3>)의 데이터(D3)가 제2이븐 예비 라인(PRE<2>)으로 전달된다.

다음으로 제1전달신호(SEB1R)가 '1'일 때 제1이븐 예비 라인(PRE<0>)의 데이터(D1)가 이븐 라인(RDO)으로, 제2전달신호(SEB1F)가 '1'일 때 제1오드 예비 라인(PRE<1>)의 데이터(D0)가 오드 라인(FDO)으로, 제1전달신호(SEB1R)가 '0'일 때 제2이븐 예비 라인(PRE<2>)의 데이터(D3)가 이븐 라인(RDO)으로, 제2전달신호(SEB1F)가 '0'일 때 제2오드 예비 라인(PRE<3>)의 데이터(D0)가 오드 라인(FDO)으로 전달된다. 위 순서는 데이터가 전달되는 순서대로 설명한 것이다

마지막으로 이븐 클럭(RCLK)과 오드 클럭(FCLK)이 교대로 활성화(1)되면 이븐 라인(RDO)의 데이터(D1, D3)와 오드 라인(FDO)의 데이터(D0, D2)가 교대로 출력 라인(DO)로 전달된다. 따라서 출력라인(DO)에서는 'D1', 'D0', 'D3', 'D2'의 순서대로 데이터가 출력된다.

도 9는 본 발명의 다른 일실시예에 따른 버스트 오더 제어회로의 구성도이다. 도 9의 버스트 오더 제어회로의 경우 다수의 글로벌 라인(GL<0:3>)으로 연속적으로 데이터가 입력되는 경우 이를 순서대로 정렬하여 출력하기 위한 버스트 오더 제어회로이다. 도 3의 버스트 오더 제어회로는 데이터가 전달되는 간격이 짧은 경우 이전에 전달된 데이터가 출력되기 전에 또 데이터가 전달되면 양 데이터가 충돌하는 문제가 생길 수 있다. 도 9의 버스트 오더 제어회로는 데이터가 전달된 순서대로 각각 파이프 래치부(951 내지 954)에 저장하고, 전달된 순서대로 출력할 수 있다.

도 9에 도시된 바와 같이, 버스트 오더 제어회로는, 다수의 글로벌 라인(GL<0:3>), 신호 전달부(910), 신호 지연부(920), 신호 생성부(930), 파이프 제어부(940) 및 출력부(950)를 포함한다.

도 9를 참조하여 버스트 오더 제어회로의 동작에 대해 설명한다.

신호 전달부(910) 및 신호 지연부(920)의 구성 및 동작은 도 3의 신호 전달부(310) 및 신호 지연부(320)의 구성 및 동작과 동일하다.

신호 생성부(930)의 동작도 도 3의 신호 생성부(330)의 구성 및 동작과 거의 동일하다. 그러나 버스트 신호(SEB0)가 생성되는 시점을 다수의 입력신호(PINB<0:3>) 중 하나가 활성화된 시점으로 한다는 것이 다르다. 이유는 도 9의 버스트 오더 제어회로의 경우 각 파이프 래치부(951 내지 954)가 다수의 입력신호(PINB<0:3>) 중 하나가 활성화된 시점에 출력부(950)에서 다수의 글로벌 라인(GL<0:3>)의 데이터를 입력받기 때문이다. 나머지 제1전달신호(SEB1R), 제2전달신호(SEB1F)를 생성하는 구성 및 동작은 도 3과 동일하다.

파이프 제어부(940)는 출력부(940)에 포함된 다수의 파이프 래치부(951 내지 954)를 제어하기 위한 다수의 입력신호(PINB<0:3>) 및 다수의 출력신호(POUTB<0:3>)를 생성한다. 각 파이프 래치부(951 내지 954)는 자신에게 대응되는 입력신호(PINB<0> 내지 PINB<3> 중 하나)가 활성화되면 다수의 글로벌 라인(GL<0:3>)의 데이터를 입력받아 저장한다. 이후 자신에게 대응되는 출력신호(POUTB<0> 내지 POUTB<3> 중 하나)가 활성화되면 자신에게 저장된 데이터를 다수의 예비 라인(PRE<0:3>)으로 전달한다.

리드 커맨드(RDCMD)가 tAA만큼 딜레이된 딜레이 리드 신호(RDD)를 분주하고, 이를 반전하여 다수의 입력신호(PINB<0:4>)를 생성한다. 또한 파이프 제어부(940)는 제2지연 커맨드(OUTEN2)를 분주하고, 이를 반전하여 다수의 출력신호(POUTB<0:4>)를 생성한다. 참고로 tAA란 어드레스 억세스 타임(Address Access Time)을 말한다. 이는 메모리 셀(memory cell)에서 출력부(950)에 도달하기까지 걸리는 시간에 대응된다고 할 수 있다.

출력부(950)는 버스트 신호(SEB0), 제1전달신호(SEB1R), 제2전달신호(SEB1F), 이븐 클럭(ECLK), 및 오드 클럭(OCLK)에 응답하여 다수의 글로벌 라인(GL<0:3>)의 데이터를 정해진 순서로 정렬하여 출력한다. 다만 출력부(950)는 다수의 파이프 래치부(951 내지 954)를 포함하여 다수의 글로벌 라인(GL<0:3>)에 순차적으로 데이터가 전달되면 데이터를 순서대로 각 파이프 래치부(951 내지 954) 저장하고, 다수의 출력신호(POUTB<0:3>)가 순서대로 활성화되면, 다수의 파이프 래치부(951 내지 954)에서 순차로 출력되는 데이터를 정렬하여 출력한다.

예를 들어 다수의 글로벌 라인(GL<0:3>)로 데이터가 2번 전송되는 경우를 생각해 보자. 다수의 글로벌 라인(GL<0:3>))의 수가 4개이므로 한번에 4개의 데이터가 동시에 들어온다. 처음에 들어온 데이터는 활성화된 제1입력신호(PINB<0>)에 응답하여 제1파이프 래치부(951)에, 두번째로 들어온 데이터는 활성화된 제2입력신호(PINB<1>)에 응답하여 제2파이프 래치부(952)에 순차적으로 저장된다.

다음으로 활성화된 제1출력신호(POUTB<0>)에 응답하여 제1파이프 래치부(951)에 저장된 4개의 데이터가 출력된다. 이어서 활성화된 제2출력신호(POUTB<1>)에 응답하여 제2파이프 래치부(952)에 저장된 4개의 데이터가 제1어드레스(SA<0>) 및 동작모드에 의해 결정되는 순서로 정렬되어 출력된다. 이때 각 출력신호에 응답하여 출력되는 4개의 데이터의 출력순서는 제1어드레스(SA<0>) 및 동작모드에 의해 결정된다.

도 7의 출력부(950)에서 예비 전달부(710)가 다수의 파이프 래치부(951 내지 954)로 바뀐것을 제외하고 출력부(950)의 구성 및 동작은 동일하다. 다수의 파이프 래치부(951 내지 954)에 대한 자세한 설명은 이하 도 13의 설명에서 후술한다.

도 10은 신호 생성부(930)의 구성도이다.

도 10에 도시된 바와 같이 신호 생성부(930)는, 버스트 신호 생성부(1010), 보조 신호 생성부(1020), 제1전달신호 생성부(1030), 제2전달신호 생성부(1040)를 포함한다.

버스트 신호 생성부(410)는 버스트 신호 생성부(410)는 리드 커맨드(RDCMD)에 응답하여 제1어드레스(SA<0>)를 저장하고, 다수의 입력신호(PINB<0:3>) 중 하나가 활성화되면 자신에게 저장된 제1어드레스(SA<0>)를 반전하여 버스트 신호(SEB0)로 전달한다.

보조 신호 생성부(1020), 제1전달신호 생성부(1030), 제2전달신호 생성부(1040)의 구성 및 동작은 도 4, 도 6에서 설명한 바와 동일하다.

도 11은 버스트 신호 생성부(1010)의 구성도이다.

도 11에 도시된 바와 같이 버스트 신호 생성부(1010)는 버스트인 신호 생성부(1110) 및 버스트 생성부(1120)는 포함한다. 이하 버스트 신호 생성부(1010)의 구성 및 동작은 도 5에서 설명한 바와 거의 동일하므로 차이점을 중심으로 설명한다. 버스트인 신호 생성부(1110)의 구성 및 동작은 도 5의 버스트인 신호 생성부(510)와 동일하다.

버스트인 신호 생성부(1110)는 버스트인 신호(SAPIN<0:1>)를 생성하기 위해 2개의 디플립플롭(1111, 11112)을 포함한다. 버스트 생성부(1020)는 2개의 패스 게이트(1123, 1124)와 2개의 래치(1121, 1122)를 포함한다.

버스트 신호(SEB0)는 제1어드레스(SA<0>)를 반전한 값이다. 도 5의 설명에서 상술한 봐와 동일한 이유로 버스트 신호(SEB0)가 생성되는 시점은 다수의 글로벌 라인(GL<0:3>)으로 데이터가 전달되는 시점에 맞추어야 한다. 도 9의 버스트 오더 제어회로에서 출력부(950)에 데이터가 전달되는 시점은 다수의 입력신호(PINB<0:3>) 중 하나가 활성화되는 시점이다. 따라서 버스트 신호(SEB0)의 활성화 시점은 다수의 입력신호(PINB<0:3>) 중 하나가 활성화되는 시점에 맞추게 된다.

이를 위해 버스트 신호 생성부(1010)는 리드커맨드(RDCMD)가 인가되었을 때 제1어드레스(SA<0>)의 값을 저장하고, 다수의 입력신호(PINB<0:3>) 중 하나가 활성화되었을 때 자신에게 저장된 값을 반전하여 버스트 신호(SEB0)로 전달한다.

내부동작을 살펴보면 리드 커맨드(RDCMD)가 인가되면 제1어드레스(SA<0>)를 제1래치(1121) 또는 제2래치(1122)에 저장한다. 그 후 글로벌 다수의 입력신호(PINB<0:3>)에 응답하여 저장했던 값을 반전하여 버스트 신호(SEB0)로 전달한다.

2 개의 래치(1121, 1122)를 이용하여 번갈아 가면서 저장 및 출력하는 이유는 도 5에서 설명한 바와 동일하다. 도 11에서는 홀수 번째 입력신호(PINB<0>, PINB<2>)가 활성화되는 경우 제1어드레스(SA<0>)는 제1래치(1131)에 저장되었다가 전달되고, 짝수 번째 입력신호(PINB<1>, PINB<3>)가 활성화되는 경우 제1어드레스(SA<0>)는 제2래치(1132)에 저장되었다가 전달된다.

도 12는 파이프 제어부(940)의 구성도 및 입출력 파형을 나타낸 도면이다.

파이프 제어부(940)는 일반적인 링 카운터(ring counter)의 형태로 구성되며 입력된 신호의 주파수를 1/4배로 바꾸어 활성화되는 주기가 원래의 4배가 되도록 한다.

파이프 제어부(940)는 제1분주부(1210)와 제2분주부(1220)를 포함한다. 제1분주부(1210)는 딜레이 리드 신호(RDD)를 분주(도 12에서는 4분주)하여 다수의 입력신호(PINB<0:3>)를 생성하고, 제2분주부(1220)는 제2지연 커맨드(OUTEN2)를 분주(도 12에서는 4분주)하여 다수의 출력신호(POUT<0:3>)를 생성한다.

제1분주부(1210)와 제2분주부(1220)의 구성 및 동작은 동일하다. 제1분주부(1210)는 다수의 쉬프팅부(1211 내지 1214)를 포함한다. 각 쉬프팅부의 출력(OUT1 내지 OUT4)은 다수의 입력신호(PINB<0:3>) 또는 다수의 출력신호(POUTB<0:3>)에 대응된다. 다수의 쉬프팅부(1211 내지 1214)의 리셋신호(RST)가 활성화되면 초기 출력값은 (OUT1, OUT2, OUT3, OUT4) = (1, 0, 0, 0)로 초기화된다. '1'값은 'CK'단자로 입력되는 신호의 라이징 엣지에서 쉬프팅된다.

파형도(1201)는 분주부(1210, 1220)의 입력(IN)과 출력(OUT1 내지 OUT4)의 관계를 나타낸 것이다. 입력(IN)이 딜레이 리드 신호(RDD)인 경우 출력(OUT1 내지 OUT4)를 반전한 것이 다수의 입력신호(PINB<0:3>)가 되고, 입력(IN)이 제2지연 커맨드(OUTEN2)인 경우 출력(OUT1 내지 OUT4)를 반전한 것이 다수의 출력신호(POUTB<0:3>)가 된다. '/PINB<K>'는 제K입력신호(PINB<K>)의 반전신호, '/POUTB<K>'는 제K출력신호(POUTB<K>)의 반전신호를 나타낸다. 참고로 도 11로 입력되는 다수의 입력신호(PINB<0:3>)와 다수의 출력신호(POUTB<0:3>)의 파형은 파형도(1201)에 나타난 '/PINB<0:3>', '/POUT<0:3>'의 파형과 위상이 반대가 된다.

제2지연 커맨드(OUTEN2)를 이용해 다수의 출력신호(POUTB<0:3>)를 생성하는 이유는 제1전달신호(SEB1R)와 제2전달신호(SEB1F)가 전달되는 시점과 파이프 래치부(951 내지 954)에서 데이터가 출력되는 시점을 동기 시키기 위함이다.

도 13은 다수의 파이프 래치부(951 내지 954)의 구성도이다.

도 13에 도시된 바와 같이 각 파이프 래치부(951 내지 954)는 다수의 파이프 래치(1301 내지 1304)를 포함한다. 제1 내지 4파이프 래치부(951 내지 954)의 구성 및 동작은 동일하므로 제1파이프 래치부(951 내지 954)의 구성 및 동작을 중심으로 설명한다.

제1파이프 래치부(1301)에 포함된 다수의 파이프 래치(1301 내지 1304)는 다수의 예비라인(PRE<0:3>)과 일대일로 대응된다. 제1 내지 4파이프 래치(1301 내지 1304)는 순서대로 제1이븐 예비 라인(PRE<0>), 제1오드 예비 라인(PRE<1>), 제2이븐 예비 라인(PRE<2>). 제1오드 예비 라인(PRE<3>)에 대응된다.

다수의 파이프 래치(1301 내지 1304)는 제1입력신호(PINB<0>)가 활성화되었을 때 다수의 글로벌 라인(GL<0:3>)의 데이터를 입력받는다. 이때 다수의 파이프 래치(1301 내지 1304)와 다수의 글로벌 라인(GL<0:3>)의 대응관계는 버스트 신호(SEB0)에 의해 결정된다.

제1, 2파이프 래치(1301, 1302)는 각각 제1글로벌 라인(GL<0>) 또는 제2글로벌 라인(GL<1>)의 데이터를 입력받아 저장한다. 버스트 신호(SEB0)가 '하이'이면 제1파이프 래치(1301)에 제1글로벌 라인(GL<0>)의 데이터가 저장되고, 제2파이프 래치(1302)에 제2글로벌 라인(GL<1>)의 데이터가 저장된다. 버스트 신호(SEB0)가 '로우'인 경우 반대로 저장된다.

제3, 4파이프 래치(1301, 1303)와 제3, 4글로벌 라인(GL<2>, GL<3>)의 관계도 위와 동일하다.

제1출력신호(POUTB<0:3>)가 활성화되면 다수의 파이프 래치(1301 내지 1304)에 저장된 데이터가 자신에게 대응되는 다수의 예비 라인(PRE<0:3>)으로 전달된다.

이후 도 3의 버스트 오더 제어회로와 동일한 과정을 거쳐 데이터가 출력된다. 도 9의 버스트 오더 제어회로의 경우 다수의 글로벌 라인(GL<0:3>)으로 연속적으로 데이터가 입력되는 경우 먼저 입력된 데이터가 먼저 출력되면서(First In First Out; FIFO) 정렬되는 순서는 도 3과 동일하다. 또한 모든 신호가 클럭(CLK)에 동기하여 정확한 시점에 활성화되므로 도 3의 버스트 오더 제어회로와 같이 고속동작에 유리하다는 장점이 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

1. 다수의 글로벌 라인;
   제2어드레스를 제1신호로 전달하고, 모드신호 및 제1어드레스에 응답하여 상기 제2어드레스를 반전 또는 비반전하여 제2신호로 전달하는 신호 전달부;
   리드 커맨드, 상기 제1신호 및 상기 제2신호를 지연시켜 지연 리드 커맨드, 제1지연신호 및 제2지연신호를 생성하는 신호 지연부; 및
   상기 제1어드레스를 이용하여 버스트 신호를 생성하고, 상기 제1지연신호 및 상기 지연 리드 커맨드를 이용하여 제1전달신호를 생성하고, 상기 제2지연신호 및 상기 지연 리드 커맨드를 이용하여 제2전달신호를 생성하는 신호 생성부; 및
   상기 버스트 신호, 상기 제1전달신호, 상기 제2전달신호, 이븐 클럭, 및 오드 클럭에 응답하여 상기 다수의 글로벌 라인의 데이터를 정렬하여 출력하는 출력부
   를 포함하는 버스트 오더 제어회로.
   
2. 제 1항에 있어서,
   상기 모드신호는,
   시퀀셜 모드인지 인터리브 모드인지에 따라 논리값이 달라지는 버스트 오더 제어회로.
3. 제 2항에 있어서,
   상기 출력부는 글로벌 스트로브가 활성화된 구간에서 상기 다수의 글로벌 라인의 데이터를 입력받는 버스트 오더 제어회로.
   
4. 제 3항에 있어서,
   상기 신호 전달부는,
   상기 모드신호가 비활성화되고 상기 제1어드레스가 활성화되면 상기 제2어드레스를 반전하여 상기 제2신호로 전달하고, 상기 모드신호가 활성화되고 상기 제1어드레스가 활성화되거나, 상기 모드신호가 활성화되고 상기 제1어드레스가 비활성화되거나, 상기 모드신호가 비활성화되고 상기 제1어드레스가 비활성화되면 상기 제2어드레스를 비반전하여 상기 제2신호로 전달하는 버스트 오더 제어회로.
   
5. 제 4항에 있어서,
   상기 지연부는,
   레이턴시 정보에 응답하여 상기 리드 커맨드, 상기 제1신호 및 상기 제2신호를 지연하여 상기 다수의 글로벌 라인의 데이터가 출력되기 이전의 시점에 활성화되는 상기 지연 리드 커맨드, 상기 제1지연신호 및 상기 제2지연신호를 생성하는 버스트 오더 제어회로.
   
6. 제 5항에 있어서,
   상기 신호 생성부는,
   상기 리드 커맨드가 활성화되면 상기 제1어드레스를 저장하고, 상기 글로벌 스트로브가 활성화되면 자신에게 저장된 상기 제1어드레스를 반전하여 상기 버스트 신호로 전달하는 버스트 신호 생성부;
   상기 지연 리드 커맨드를 서로 다른 지연값만큼 지연하여 제1 내지 제4지연 커맨드를 생성하는 보조 신호 생성부;
   상기 제1지연 커맨드, 상기 제3지연 커맨드 및 상기 제1지연신호를 이용하여 상기 제1전달신호를 생성하는 제1전달신호 생성부; 및
   상기 제2지연 커맨드, 상기 제4지연 커맨드 및 상기 제2지연신호를 이용하여 상기 제2전달신호를 생성하는 제2전달신호 생성부
   를 포함하는 버스트 오더 제어회로.
   
7. 제 6항에 있어서,
   상기 보조 신호 생성부, 상기 제1전달신호 생성부 및 상기 제2전달신호 생성부는 클럭에 동기하여 동작하는 버스트 오더 제어회로.
8. 제 7항에 있어서,
   상기 제1전달신호 생성부는,
   상기 제1지연 커맨드 및 상기 클럭과 위상이 반대인 반전클럭이 함께 활성화된 구간에서 상기 제1지연신호의 값을 반전하여 저장 및 상기 제1전달신호로 전달하고, 상기 제3지연 커맨드 및 상기 반전클럭이 함께 활성화된 구간에서 자신에게 저장된 값을 반전하여 상기 제1전달신호로 전달하고,
   상기 제2전달신호 생성부는,
   상기 제2지연 커맨드 및 상기 클럭이 함께 활성화된 구간에서 상기 제2지연신호의 값을 반전하여 저장 및 상기 제2전달신호로 전달하고, 상기 제4지연 커맨드 및 상기 클럭이 함께 활성화된 구간에서 자신에게 저장된 값을 반전하여 상기 제2전달신호로 전달하는 버스트 오더 제어회로.
   
9. 제 8항에 있어서,
   상기 출력부는,
   상기 버스트 신호에 응답하여 상기 다수의 글로벌 라인의 데이터를 다수의 예비 라인으로 전달하는 예비 전달부;
   상기 제1전달신호에 응답하여 상기 다수의 예비 라인 중 이븐 예비 라인의 데이터를 이븐 라인으로 전달하는 이븐 전달부;
   상기 제2전달신호에 응답하여 상기 다수의 예비 라인 중 오드 예비 라인의 데이터를 오드 라인으로 전달하는 오드 전달부; 및
   상기 이븐 클럭에 응답하여 상기 이븐 라인의 데이터를 출력라인으로 전달하고, 상기 오드 클럭에 응답하여 상기 오드 라인의 데이터를 상기 출력라인으로 전달하는 출력 전달부
   를 포함하는 버스트 오더 제어회로.
   
10. 제 9항에 있어서,
    상기 이븐 클럭은,
    상기 제1지연 커맨드 또는 상기 제3지연 커맨드가 활성화된 구간에서 상기 클럭에 응답하여 생성하고,
    상기 오드 클럭은,
    상기 제2지연 커맨드 또는 상기 제4지연 커맨드가 활성화된 구간에서 상기 반전 클럭에 응답하여 생성하는 버스트 오더 제어회로.
    
11. 제 10항에 있어서,
    상기 다수의 예비 라인은,
    제1이븐 예비 라인, 제2이븐 예비 라인, 제1오드 예비 라인, 제2오드 예비 라인을 포함하고,
    상기 이븐 전달부는,
    상기 제1전달신호가 활성화된 구간에서 상기 제1이븐 예비 라인의 데이터를 상기 이븐 라인으로 전달하고, 상기 제1전달신호가 비활성화된 구간에서 상기 제2이븐 예비 라인의 데이터를 상기 이븐 라인으로 전달하고,
    상기 오드 전달부는,
    상기 제2전달신호가 활성화된 구간에서 상기 제1오드 예비 라인의 데이터를 상기 오드 라인으로 전달하고, 상기 제2전달신호가 비활성화된 구간에서 상기 제2오드 예비 라인의 데이터를 상기 오드 라인으로 전달하는 버스트 오더 제어회로.
    
12. 다수의 글로벌 라인;
    제2어드레스를 제1신호로 전달하고, 모드신호 및 제1어드레스에 응답하여 상기 제2어드레스를 반전 또는 비반전하여 제2신호로 전달하는 신호 전달부;
    리드 커맨드, 상기 제1신호 및 상기 제2신호를 지연시켜 지연 리드 커맨드, 제1지연신호 및 제2지연신호를 생성하는 신호 지연부; 및
    상기 제1어드레스를 이용하여 버스트 신호를 생성하고, 상기 제1지연신호 및 상기 지연 리드 커맨드를 이용하여 제1전달신호를 생성하고, 상기 제2지연신호 및 상기 지연 리드 커맨드를 이용하여 제2전달신호를 생성하는 신호 생성부;
    상기 리드 커맨드를 이용하여 다수의 입력신호 및 다수의 출력신호를 생성하는 파이프 제어부; 및
    상기 다수의 입력신호 중 자신에게 대응되는 입력신호가 활성화되면 상기 다수의 글로벌 라인의 데이터를 저장하고, 상기 다수의 출력신호 중 자신에게 대응되는 출력신호가 활성화되면 자신에게 저장된 데이터를 다수의 예비 라인으로 전달하는 다수의 파이프 래치부를 포함하되, 상기 버스트 신호, 상기 제1전달신호, 상기 제2전달신호, 이븐 클럭, 및 오드 클럭에 응답하여 상기 다수의 글로벌 라인의 데이터를 정렬하여 출력하는 출력부
    를 포함하는 버스트 오더 제어회로.
    
13. 제 12항에 있어서,
    상기 신호 전달부는,
    상기 모드신호가 비활성화되고 상기 제1어드레스가 활성화되면 상기 제2어드레스를 반전하여 상기 제2신호로 전달하고, 상기 모드신호가 활성화되고 상기 제1어드레스가 활성화되거나, 상기 모드신호가 활성화되고 상기 제1어드레스가 비활성화되거나, 상기 모드신호가 비활성화되고 상기 제1어드레스가 비활성화되면 상기 제2어드레스를 비반전하여 상기 제2신호로 전달하는 버스트 오더 제어회로.
    
14. 제 13항에 있어서,
    상기 신호 생성부는,
    상기 리드 커맨드가 활성화되면 상기 제1어드레스를 저장하고, 상기 글로벌 스트로브가 활성화되면 자신에게 저장된 상기 제1어드레스를 반전하여 상기 버스트 신호로 전달하는 버스트 신호 생성부;
    상기 지연 리드 커맨드를 서로 다른 지연값만큼 지연하여 제1 내지 제4지연 커맨드를 생성하는 보조 신호 생성부;
    상기 제1지연 커맨드, 상기 제3지연 커맨드 및 상기 제1지연신호를 이용하여 상기 제1전달신호를 생성하는 제1전달신호 생성부; 및
    상기 제2지연 커맨드, 상기 제4지연 커맨드 및 상기 제2지연신호를 이용하여 상기 제2전달신호를 생성하는 제2전달신호 생성부
    를 포함하는 버스트 오더 제어회로.
    
15. 제 14항에 있어서,
    상기 보조 신호 생성부, 상기 제1전달신호 생성부 및 상기 제2전달신호 생성부는 클럭에 동기하여 동작하는 버스트 오더 제어회로.
    
16. 제 15항에 있어서,
    상기 제1전달신호 생성부는,
    상기 제1지연 커맨드 및 상기 클럭과 위상이 반대인 반전클럭이 함께 활성화된 구간에서 상기 제1지연신호의 값을 반전하여 저장 및 상기 제1전달신호로 전달하고, 상기 제3지연 커맨드 및 상기 반전클럭이 함께 활성화된 구간에서 자신에게 저장된 값을 반전하여 상기 제1전달신호로 전달하고,
    상기 제2전달신호 생성부는,
    상기 제2지연 커맨드 및 상기 클럭이 함께 활성화된 구간에서 상기 제2지연신호의 값을 반전하여 저장 및 상기 제2전달신호로 전달하고, 상기 제4지연 커맨드 및 상기 클럭이 함께 활성화된 구간에서 자신에게 저장된 값을 반전하여 상기 제2전달신호로 전달하는 버스트 오더 제어회로.
    
17. 제 16항에 있어서,
    상기 파이프 제어부는,
    상기 리드 커맨드를 소정의 지연값만큼 지연시킨 신호에 응답하여 상기 다수의 입력신호를 생성하고, 상기 제2지연 커맨드에 응답하여 상기 다수의 출력신호를 생성하는 버스트 오더 제어회로.
    
18. 제 17항에 있어서,
    상기 파이프 래치부는,
    상기 다수의 예비 라인마다 하나씩 대응되는 다수의 파이프 래치를 포함하고,
    상기 다수의 파이프 래치는 상기 버스트 신호에 의해 결정되는 대응관계에 따라 상기 다수의 글로벌 라인의 데이터를 저장하고, 상기 다수의 출력신호 중 자신에게 대응되는 출력신호가 활성화되면 자신에게 저장된 데이터를 자신에게 대응되는 예비 라인으로 전달하는 버스트 오더 제어회로.
    
19. 제 18항에 있어서,
    상기 출력부는,
    상기 제1전달신호에 응답하여 상기 다수의 예비 라인 중 이븐 예비 라인의 데이터를 이븐 라인으로 전달하는 이븐 전달부;
    상기 제2전달신호에 응답하여 상기 다수의 예비 라인 중 오드 예비 라인의 데이터를 오드 라인으로 전달하는 오드 전달부; 및
    상기 이븐 클럭에 응답하여 상기 이븐 라인의 데이터를 출력라인으로 전달하고, 상기 오드 클럭에 응답하여 상기 오드 라인의 데이터를 상기 출력라인으로 전달하는 출력 전달부
    를 포함하는 버스트 오더 제어회로.
    
20. 제 19항에 있어서,
    상기 다수의 예비 라인은,
    제1이븐 예비 라인, 제2이븐 예비 라인, 제1오드 예비 라인, 제2오드 예비 라인을 포함하고,
    상기 이븐 전달부는,
    상기 제1전달신호가 활성화된 구간에서 상기 제1이븐 예비 라인의 데이터를 상기 이븐 라인으로 전달하고, 상기 제1전달신호가 비활성화된 구간에서 상기 제2이븐 예비 라인의 데이터를 상기 이븐 라인으로 전달하고,
    상기 오드 전달부는,
    상기 제2전달신호가 활성화된 구간에서 상기 제1오드 예비 라인의 데이터를 상기 오드 라인으로 전달하고, 상기 제2전달신호가 비활성화된 구간에서 상기 제2오드 예비 라인의 데이터를 상기 오드 라인으로 전달하는 버스트 오더 제어회로.

Images