KR101912905B1 - 카스 레이턴시 설정 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

카스 레이턴시 설정 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 노멀 카스 레이턴시 설정부, 테스트 카스 레이턴시 설정부, 선택부, 출력 인에이블 신호 생성부 및 출력 드라이버를 포함한다. 상기 노멀 카스 레이턴시 설정부는 모드 레지스터 세트 어드레스 정보에 기초하여 노멀 카스 레이턴시 값을 설정한다. 상기 테스트 카스 레이턴시 설정부는 테스트 모드 시에, 순차적으로 인가되는 제어 신호 펄스에 응답하여 초기 설정된 테스트 카스 레이턴시 값을 증가(또는 감소)시킨다. 상기 선택부는 상기 테스트 모드 여부에 따라, 상기 노멀 카스 레이턴시 값 또는 상기 테스트 카스 레이턴시 값을 선택적으로 전달한다. 상기 출력 인에이블 신호 생성부는 상기 선택부에서 전달되는 상기 노멀 카스 레이턴시 값 또는 상기 테스트 카스 레이턴시 값을 수신하고, 이에 따라 외부에서 인가되는 리드 신호 펄스를 시프트시켜 출력 인에이블 신호를 생성한다. 상기 출력 드라이버는 상기 출력 인에이블 신호가 활성화되는 타이밍에 리드된 데이터를 외부로 출력한다.

Description

카스 레이턴시 설정 회로 및 이를 포함하는 반도체 메모리 장치{CAS LATENCY SETTING CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS INCLUDING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더 상세하게는 테스트 수행을 위한 카스 레이턴시 설정 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
오늘 날의 반도체 메모리 장치는 데이터 전송 속도의 향상을 위하여 클럭 동기식(synchronous)으로 설계된다. 예컨대, 동기식 디램(SDRAM)은 일반적으로 외부 클럭 신호에 동기되어 수신되는 외부 명령, 예컨대 리드 명령으로부터 소정의 클럭 사이클 후에, 그 명령에 해당되는 메모리 셀의 데이터들을 클럭 신호에 동기하여 출력한다. 이때, 외부 명령이 동기되는 클럭 신호로부터 출력 데이터가 동기되는 클럭 신호까지 소요되는 클럭 수를 카스 레이턴시(CAS latency)라고 일컫는다.
일반적으로 카스 레이턴시는 반도체 메모리 장치 내의 모드 레지스터 세트(Mode Register Set)에 저장되는 정보 비트들에 의하여 설정된다. 예를 들면, 도 1에 도시된 바와 같이 모드 레지스터 세트 명령 입력 시 소정의 어드레스 정보에 따라 카스 레이턴시가 설정될 수 있다. 즉, 카스 레이턴시는 초기 모드 레지스터 세트 설정에 따라 임의로 설정가능하며, 이에 따라 동기식 반도체 메모리 장치는 외부 리드 명령이 동기되는 클럭 신호로부터 카스 레이턴시 값에 해당하는 클럭 수 후에 리드된 데이터를 외부로 출력한다.
보통 이러한 동기식 반도체 메모리 장치를 사용하는 시스템은, 반도체 메모리 장치의 카스 레이턴시를 변화시키지 않고 하나의 값으로 설정하여 동작하게 된다. 즉, 동기식 반도체 메모리 장치는 도 2에 도시된 바와 같이 초기 설정 시 고정된 카스 레이턴시를 설정하여, 리드 명령 인가 후 데이터의 출력 타이밍을 일정하게 가져가게 한다.
도 2에 도시된 반도체 메모리 장치(100A)는 카스 레이턴시 설정부(10), 출력 인에이블 신호 생성부(40) 및 출력 드라이버(50)를 포함한다.
상기 카스 레이턴시 설정부(10)는 모드 레지스터 세트 명령(MRS) 인가 시 특정 어드레스 정보, 예컨대 도2 에 도시된 바와 같이 A<2, 4, 5>에 따라 카스 레이턴시(CL) 값을 설정한다. 이때, 상기 카스 레이턴시 설정부(10)는 모드 레지스터 세트로서, 반도체 메모리 장치 초기 설정을 수행하는 구성일 수 있다.
상기 출력 인에이블 신호 생성부(40)는 상기 카스 레이턴시(CL) 값을 수신하고 이에 따라 외부에서 인가되는 리드 신호 펄스(RD)를 시프트시켜 출력 인에이블 신호(OEFLAG)를 생성한다. 상기 출력 인에이블 신호(OEFLAG)는 리드된 데이터를 외부로 출력시키기 위해 활성화되는 신호이다. 이때, 상기 리드 신호 펄스(RD)를 시프트 시킴에 있어, 전체 반도체 메모리 장치의 데이터 출력 경로에 따른 지연량을 고려함으로써 정확한 타이밍의 출력 인에이블 신호를 생성할 수 있도록 한다.
상기 출력 드라이버(50)는 상기 출력 인에이블 신호(OEFLAG)가 활성화되는 타이밍에 리드된 데이터(DATA)를 출력 데이터(DOUT)로서 외부로 출력한다.
이와 같이 종래의 동기식 메모리 장치는, 초기에 카스 레이턴시(CL) 값이 설정되면 이후 리드 신호 펄스(RD)가 인가되었을 때 설정된 상기 카스 레이턴시(CL)에 따라 데이터 출력 타이밍을 가져가게 된다. 따라서 시스템 내의 반도체 메모리 장치와 프로세서간의 데이터 처리가 빠르고 정확하게 이루어 질 수 있다.
동기식 반도체 메모리 장치는 이와 같은 이유로 초기 설정에 의해 고정된 카스 레이턴시를 갖지만, 생산 설계과정에서는 다양한 카스 레이턴시를 구현할 수 있도록 설계된다. 왜냐하면, 반도체 메모리 장치는 시스템의 구현 환경 등에 따라서 각각의 해당 환경에 적합하게 동작할 수 있어야 하기 때문이다.
따라서, 동기식 반도체 메모리 장치의 생산 공정 후에, 해당 반도체 메모리 장치가 다양한 카스 레이턴시 값에 따라 동작하는 지 여부를 테스트할 필요가 있다. 그런데, 테스트 시 다양한 카스 레이턴시 값 설정을 위해 그때마다 모드 레지스터 세트 설정을 바꾸는 것은 매우 비효율적이다. 결국, 노멀 모드에서는 고정된 카스 레이턴시로 동작하고 테스트 모드에서는 효율적으로 다양한 카스 레이턴시를 테스트할 수 있는 반도체 메모리 장치가 요구된다.
본 발명은 노멀 모드 시 고정된 카스 레이턴시로 동작하고, 테스트 모드 시 다양한 카스 레이턴시를 테스트할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 카스 레이턴시 설정 회로는 테스트 모드 시에, 순차적으로 인가되는 제어 신호 펄스에 응답하여 초기 설정된 카스 레이턴시 값을 증가(또는 감소)시켜 출력한다.
본 발명의 일 실시예에 따른 카스 레이턴시 설정 회로는 테스트 모드 신호 펄스에 응답하여 설정 신호를 활성화시키고, 순차적으로 인가되는 제어 신호 펄스 중 초기에 인가되는 상기 제어 신호 펄스에 응답하여 상기 설정 신호를 비활성화시키는 설정 신호 생성부; 및 상기 설정 신호 생성부에서 생성된 상기 설정 신호의 펄스를 수신하여, 순차적으로 인가되는 상기 제어 신호 펄스에 응답하여 초기 설정된 카스 레이턴시 값을 증가(또는 감소)시켜 출력하는 카운터부를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 모드 레지스터 세트 어드레스 정보에 기초하여 노멀 카스 레이턴시 값을 설정하는 노멀 카스 레이턴시 설정부; 테스트 모드 시에, 순차적으로 인가되는 제어 신호 펄스에 응답하여 초기 설정된 테스트 카스 레이턴시 값을 증가(또는 감소)시키는 테스트 카스 레이턴시 설정부; 상기 테스트 모드 여부에 따라, 상기 노멀 카스 레이턴시 값 또는 상기 테스트 카스 레이턴시 값을 선택적으로 전달하는 선택부; 상기 선택부에서 전달되는 상기 노멀 카스 레이턴시 값 또는 상기 테스트 카스 레이턴시 값을 수신하고, 이에 따라 외부에서 인가되는 리드 신호 펄스를 시프트시켜 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및 상기 출력 인에이블 신호가 활성화되는 타이밍에 리드된 데이터를 외부로 출력하는 출력 드라이버를 포함한다.
본 기술에 의하면 다양한 카스 레이턴시에 대한 반도체 메모리 장치의 동작테스트 수행이 가능하다.
도 1은 종래의 카스 레이턴시 설정 방법을 나타내는 도면,
도 2는 종래의 반도체 메모리 장치의 블록도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도,
도 4는 도 3의 테스트 카스 레이턴시 설정부의 구체적인 실시예를 나타낸 회로도,
도 5는 도 4의 테스트 카스 레이턴시 설정부의 구체적인 동작 파형을 나타낸 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(100B)의 블록도이다.
상기 도 3에 도시된 것과 같은 본 발명의 실시예에 따른 반도체 메모리 장치 설계 기술은 동기식 디램 뿐만 아니라 다양한 동기식 메모리 장치에도 광범위하게 적용될 수 있음은 물론이다.
도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치(100B)는 노멀 카스 레이턴시 설정부(10), 테스트 카스 레이턴시 설정부(20), 선택부(30), 출력 인에이블 신호 생성부(40) 및 출력 드라이버(50)를 포함한다.
상기 노멀 카스 레이턴시 설정부(10)는 도 2에 도시된 카스 레이턴시 설정부와 실질적으로 동일한 구성으로, 모드 레지스터 세트 명령(MRS) 인가 시 특정 어드레스 정보, 예컨대 도시된 바와 같이 A<2, 4, 5>에 따라 노멀 카스 레이턴시(CL_N) 값을 설정한다. 이때, 상기 노멀 카스 레이턴시 설정부(10)는 모드 레지스터 세트로서, 반도체 메모리 장치 초기 설정을 수행하는 구성일 수 있다.
상기 테스트 카스 레이턴시 설정부(20)는 테스트 모드 시에 순차적으로 인가되는 제어 신호 펄스에 응답하여, 초기 설정된 테스트 카스 레이턴시(CL_T) 값을 순차적으로 증가(또는 감소)시킨다. 즉, 테스트 모드 시 다양한 카스 레이턴시 값에 따른 반도체 메모리 장치의 동작을 검증하기 위하여, 테스트 카스 레이턴시(CL_T) 값을 순차적으로 변경시키는 역할을 한다. 아래에서 자세하게 설명하겠지만, 상기 제어 신호 펄스는 리드 신호 펄스(RD)로 구현될 수 있고, 상기 테스트 카스 레이턴시 설정부(20)는 복수의 플립 플롭을 포함함으로써 상기 리드 신호 펄스(RD)가 순차적으로 인가될 때마다 테스트 카스 레이턴시(CL_T) 값을 순차적으로 변경시킬 수 있다.
상기 선택부(30)는 상기 테스트 모드 여부에 따라, 상기 노멀 카스 레이턴시(CL_N) 값 또는 상기 테스트 카스 레이턴시(CL_T) 값을 선택적으로 전달하는 역할을 한다. 구체적으로 노멀 모드 시에는 상기 노멀 카스 레이턴시(CL_N)를 상기 출력 인에이블 신호 생성부(40)로 전달하나, 테스트 모드 시에 활성화된 테스트 모드 신호 펄스(TM)를 인가 받으면 이후 테스트 모드가 종료할 때까지 상기 테스트 카스 레이턴시(CL_T)를 상기 출력 인에이블 신호 생성부(40)로 전달한다. 일 실시예로써 상기 선택부(30)는 신호의 전달 경로를 선택하는 패스 게이트들로 구현될 수 있다.
상기 출력 인에이블 신호 생성부(40)는 상기 선택부(30)에서 전달되는 상기 노멀 카스 레이턴시(CL_N) 값 또는 상기 테스트 카스 레이턴시(CL_T) 값을 수신하고, 이에 따라 외부에서 인가되는 리드 신호 펄스(RD)를 시프트시켜 출력 인에이블 신호(OEFLAG)를 생성한다. 상기 리드 신호 펄스(RD)는 외부에서 인가되는 리드 명령이고, 상기 출력 인에이블 신호(OEFLAG)는 리드된 데이터를 외부로 출력시키기 위해 활성화되는 신호이다. 이때, 상기 리드 신호 펄스(RD)를 시프트 시킴에 있어, 전체 반도체 메모리 장치의 데이터 출력 경로에 따른 지연량을 고려함으로써 정확한 타이밍의 출력 인에이블 신호를 생성할 수 있도록 한다. 상기 출력 인에이블 신호 생성부(40)는 도 2의 출력 인에이블 신호 생성부와 구성이 실질적으로 동일한다.
상기 출력 드라이버(50)는 상기 출력 인에이블 신호(OEFLAG)가 활성화되는 타이밍에 리드된 데이터(DATA)를 출력 데이터(DOUT)로 외부로 출력한다. 상기 출력 드라이버(50)는 도 2의 출력 드라이버와 구성이 실질적으로 동일하다.
본 발명의 실시예에 따른 반도체 메모리 장치(100B)의 전반적인 동작을 설명하면 다음과 같다.
우선, 초기 모드 레지스터 세트 설정 시 노멀 카스 레이턴시 설정부(10)는 노멀 카스 레이턴시(CL_N)를 설정한다. 이는 노멀 동작 시 외부에서의 리드 명령 인가 이후 데이터 출력 타이밍을 결정하는 카스 레이턴시 값이다.
한편, 테스트 모드 시에는 상기 테스트 카스 레이턴시 설정부(20)가 순차적으로 증가(또는 감소)하는 테스트 카스 레이턴시(CL_T)를 제공한다. 이에 따라 테스트 모드 시 다양한 카스 레이턴시에 따른 반도체 메모리 장치의 동작을 테스트할 수 있다.
상기 선택부(30)는 테스트 모드 여부에 따라 노멀 카스 레이턴시(CL_N) 또는 테스트 카스 레이턴시(CL_T)를 출력 인에이블 신호 생성부(40)에 제공한다. 상기 출력 인에이블 신호 생성부(40)는 제공되는 카스 레이턴시(CL_N, CL_T) 값에 따라 상기 리드 신호 펄스(RD)를 시프트 시킴으로써 출력 인에이블 신호(OEFLAG)의 활성화 타이밍을 결정한다. 상기 출력 드라이버(50)는 상기 출력 인에이블 신호(OEFLAG)에 응답하여 리드된 데이터(DATA)를 외부로 출력한다.
따라서, 반도체 메모리 장치(100B)는 리드 명령 인가 이후 카스 레이턴시 값에 해당하는 클럭(미도시) 사이클의 소요 후에 출력 데이터(DOUT)을 외부로 내보낼 수 있게 된다.
도 4는 테스트 카스 레이턴시 설정부(20)의 구체적인 실시예를 나타낸 회로도이다.
상기 테스트 카스 레이턴시 설정부(20)는 설정 신호 생성부(21) 및 카운터부(23)를 포함한다.
상기 설정 신호 생성부(21)는 테스트 모드 신호 펄스(TM)에 응답하여 설정 신호를 활성화시키고, 순차적으로 인가되는 제어 신호 펄스 중 초기에 인가되는 상기 제어 신호 펄스에 응답하여 상기 설정 신호를 비활성화시킨다. 즉, 활성화된 설정 신호 펄스(Q)를 생성한다.
상기 카운터부(23)는 상기 설정 신호 생성부(21)에서 생성된 상기 설정 신호 펄스(Q)를 수신하여, 순차적으로 인가되는 상기 제어 신호 펄스에 응답하여 초기 설정된 테스트 카스 레이턴시(CL_T)값을 순차적으로 증가(또는 감소)시켜 출력한다.
이때, 외부에서 인가되는 리드 신호 펄스(RD)를 상기 제어 신호 펄스로 사용할 수 있다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 모드 시 순차적으로 인가되는 리드 신호 펄스(RD)에 응답하여 테스트 카스 레이턴시(CL_T)를 순차적으로 변화시킬 수 있고, 해당 리드 신호 펄스(RD)를 해당 테스트 카스 레이턴시(CL_T) 값에 따라 시프트 시킴으로써 출력 인에이블 신호(OEFLAG)를 생성할 수 있다.
상기 설정 신호 생성부(21)는 구체적으로 제 1 및 제 2 인버터(IV1, IV2)와 제 1 래치부(LAT1)를 포함한다.
상기 제 1 인버터(IV1)는 상기 테스트 모드 신호 펄스(TM)를 반전시켜 출력한다.
상기 제 2 인버터(IV2)는 상기 리드 신호 펄스(RD)를 반전시켜 출력한다.
상기 제 1 래치부(LAT1)는 두 개의 낸드 게이트로 구성된 래치 회로로, 제 1 인버터(IV1)의 출력 및 제 2 인버터(IV2)의 출력을 수신하여 상기 설정 신호 펄스(Q)를 생성한다.
한편, 본 실시예에서는 낸드 게이트로 구성된 래치 회로를 예시로 설명하였으나, 당업자라면 노어 게이트로도 본 발명의 목적을 실현하는 래치 회로를 구현할 수 있음을 알 수 있을 것이다.
상기 카운터부(23)는 구체적으로 시리즈로 연결된 복수의 플립 플랍(F/F1~F/F4)을 포함한다.
상기 복수의 플립 플랍(F/F1~F/F4)은, 순차적으로 인가되는 상기 리드 신호 펄스(RD)에 응답하여 상기 설정 신호 펄스(Q)를 순차적으로 천이시킨다. 이로써 초기 설정된 테스트 카스 레이턴시(CL_T) 값을 순차적으로 증가시킬 수 있다. 또 경우에 따라서는 초기 설정된 테스트 카스 레이턴시(CL_T) 값을 순차적을 감소시킬 수도 있다.
도 4에서는 구체적으로 4개의 플립 플랍(F/F1~F/F4)를 도시하였으나, 이에 한정되는 것은 아니고, 적어도 한 개 이상의 플립 플랍을 포함할 수 있다.
도 4에 도시된 카운터부(23)의 동작에 대해 자세하게 설명하면 다음과 같다.
상기 복수의 플립 플랍 중 제 1 플립 플랍(F/F1)은 상기 리드 신호 펄스(RD)에 응답하여 상기 설정 신호 펄스(Q)를 수신하여 제 1 카스 테스트 레이턴시(CL_T6) 값을 생성한다.
상기 복수의 플립 플랍 중 제 2 플립 플랍(F/F2)는 상기 상기 리드 신호 펄스(RD)에 응답하여 상기 제 1 테스트 카스 레이턴시(CL_T6) 값을 수신하여 제 2 테스트 카스 레이턴시(CL_T7) 값을 생성한다.
상기 복수의 플립 플랍 중 제 3 플립 플랍(F/F3)는 상기 상기 리드 신호 펄스(RD)에 응답하여 상기 제 2 테스트 카스 레이턴시(CL_T7) 값을 수신하여 제 3 테스트 카스 레이턴시(CL_T8) 값을 생성한다.
상기 복수의 플립 플랍 중 제 3 플립 플랍(F/F4)는 상기 상기 리드 신호 펄스(RD)에 응답하여 상기 제 3 테스트 카스 레이턴시(CL_T8) 값을 수신하여 제 4 테스트 카스 레이턴시(CL_T9) 값을 생성한다.
도 5는 상기 테스트 카스 레이턴시 설정부(20)의 구체적인 동작을 나타낸 파형도이다.
카운터부(23)는 초기 테스트 카스 레이턴시(CL_T)값으로 5를 저장하고 있다고 가정하자.
우선, 본 발명의 실시예에 따른 반도체 메모리 장치(100B)가 테스트 모드로 진입하는 경우, 설정 신호 생성부(21)는 테스트 모드 신호 펄스(TM) 및 초기 리드 신호 펄스(RD)에 응답하여 설정 신호 펄스(Q)를 생성한다.
제 1 플립 플랍(F/F1)은 상기 설정 신호 펄스(Q)를 수신하여 리드 신호 펄스(RD)에 응답하여 제 1 테스트 카스 레이턴시(CL_T6)을 활성화시킨다. 이때 제 1 테스트 카스 레이턴시(CL_T6)의 값은 초기 값보다 하나 증가된 6으로 디코딩될 수 있다.
제 2 플립 플랍(F/F2)은 상기 제 1 테스트 카스 레이턴시(CL_T6)를 수신하여 리드 신호 펄스(RD)에 응답하여 제 2 테스트 카스 레이턴시(CL_T7)을 활성화시킨다. 이때 제 2 테스트 카스 레이턴시(CL_T7)의 값은 제 1 테스트 카스 레이턴시(CL_T6) 값보다 하나 증가된 7로 디코딩될 수 있다.
제 3 플립 플랍(F/F3)은 상기 제 2 테스트 카스 레이턴시(CL_T7)를 수신하여 리드 신호 펄스(RD)에 응답하여 제 3 테스트 카스 레이턴시(CL_T8)을 활성화시킨다. 이때 제 3 테스트 카스 레이턴시(CL_T8)의 값은 제 2 테스트 카스 레이턴시(CL_T7) 값보다 하나 증가된 8로 디코딩될 수 있다.
제 4 플립 플랍(F/F4)은 상기 제 3 테스트 카스 레이턴시(CL_T8)를 수신하여 리드 신호 펄스(RD)에 응답하여 제 4 테스트 카스 레이턴시(CL_T9)을 활성화시킨다. 이때 제 4 테스트 카스 레이턴시(CL_T9)의 값은 제 3 테스트 카스 레이턴시(CL_T8) 값보다 하나 증가된 9로 디코딩될 수 있다.
이와 같이 본 발명의 실시예에 따른 테스트 카스 레이턴시 설정부(20)에 따르면, 테스트 모드 시 외부에서 리드 명령이 인가될 때마다 테스트 카스 레이턴시 값을 순차적으로 변경시킬 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(100B)는 테스트 모드 시 다양한 카스 레이턴시 값에 대한 반도체 메모리 장치의 동작을 테스트 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100B : 반도체 메모리 장치 10 : 노멀 카스 레이턴시 설정부
20 : 테스트 카스 레이턴시 설정부 30 : 선택부
40 : 출력 인에이블 신호 생성부 50 : 출력 드라이버
21 : 설정 신호 생성부 23 : 카운터부

Claims (14)

  1. 삭제
  2. 삭제
  3. 테스트 모드 신호 펄스에 응답하여 설정 신호를 활성화시키고, 순차적으로 인가되는 제어 신호 펄스 중 초기에 인가되는 상기 제어 신호 펄스에 응답하여 상기 설정 신호를 비활성화시키는 설정 신호 생성부; 및
    상기 설정 신호 생성부에서 생성된 상기 설정 신호의 펄스를 수신하여, 순차적으로 인가되는 상기 제어 신호 펄스에 응답하여 초기 설정된 카스 레이턴시 값을 증가(또는 감소)시켜 출력하는 카운터부를 포함하는 카스 레이턴시 설정 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제어 신호 펄스는, 외부에서 인가되는 리드 신호 펄스인 카스 레이턴시 설정 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 설정 신호 생성부는,
    반전된 상기 테스트 모드 신호 펄스 및 반전된 상기 리드 신호 펄스를 수신하여 상기 설정 신호의 펄스를 출력하는 래치부를 포함하는 카스 레이턴시 설정 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 카운터부는 시리즈로 연결된 복수의 플립 플랍을 포함하고,
    상기 복수의 플립 플랍은,
    순차적으로 인가되는 상기 리드 신호 펄스에 응답하여 상기 설정 신호의 펄스를 순차적으로 천이시킴으로써, 상기 초기 설정된 카스 레이턴시 값을 순차적으로 증가(또는 감소)시키는 카스 레이턴시 설정 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 복수의 플립 플랍 중 제 1 플립 플랍은 상기 리드 신호 펄스에 응답하여 상기 설정 신호의 펄스를 수신하여 제 1 카스 레이턴시 값을 활성화시키고,
    상기 복수의 플립 플랍 중 제 2 플립 플랍은 상기 리드 신호 펄스에 응답하여 상기 제 1 카스 레이턴시 값을 수신하여 제 2 카스 레이턴시 값을 활성화시키는 카스 레이턴시 설정 회로.
  8. 모드 레지스터 세트 어드레스 정보에 기초하여 노멀 카스 레이턴시 값을 설정하는 노멀 카스 레이턴시 설정부;
    테스트 모드 시에, 순차적으로 인가되는 제어 신호 펄스에 응답하여 초기 설정된 테스트 카스 레이턴시 값을 증가(또는 감소)시키는 테스트 카스 레이턴시 설정부;
    상기 테스트 모드 여부에 따라, 상기 노멀 카스 레이턴시 값 또는 상기 테스트 카스 레이턴시 값을 선택적으로 전달하는 선택부;
    상기 선택부에서 전달되는 상기 노멀 카스 레이턴시 값 또는 상기 테스트 카스 레이턴시 값을 수신하고, 이에 따라 외부에서 인가되는 리드 신호 펄스를 시프트시켜 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및
    상기 출력 인에이블 신호가 활성화되는 타이밍에 리드된 데이터를 외부로 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 테스트 카스 레이턴시 설정부는,
    테스트 모드 신호 펄스에 응답하여 설정 신호를 활성화시키고, 순차적으로 인가되는 상기 제어 신호 펄스 중 초기에 인가되는 상기 제어 신호 펄스에 응답하여 상기 설정 신호를 비활성화시키는 설정 신호 생성부; 및
    상기 설정 신호 생성부에서 생성된 상기 설정 신호의 펄스를 수신하여, 순차적으로 인가되는 상기 제어 신호 펄스에 응답하여 초기 설정된 상기 테스트 카스 레이턴시 값을 증가(또는 감소)시켜 출력하는 카운터부를 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제어 신호 펄스는, 외부에서 인가되는 리드 신호 펄스인 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 설정 신호 생성부는,
    반전된 상기 테스트 모드 신호 펄스 및 반전된 상기 리드 신호 펄스를 수신하여 상기 설정 신호의 펄스를 출력하는 래치부를 포함하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 카운터부는 시리즈로 연결된 복수의 플립 플랍을 포함하고,
    상기 복수의 플립 플랍은,
    순차적으로 인가되는 상기 리드 신호 펄스에 응답하여 상기 설정 신호의 펄스를 순차적으로 천이시킴으로써, 상기 초기 설정된 테스트 카스 레이턴시 값을 순차적으로 증가(또는 감소)시키는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 플립 플랍 중 제 1 플립 플랍은 상기 리드 신호 펄스에 응답하여 상기 설정 신호의 펄스를 수신하여 제 1 테스트 카스 레이턴시 값을 활성화시키고,
    상기 복수의 플립 플랍 중 제 2 플립 플랍은 상기 리드 신호 펄스에 응답하여 상기 제 1 테스트 카스 레이턴시 값을 수신하여 제 2 테스트 카스 레이턴시 값을 활성화시키는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 선택부는,
    노멀 모드 시에는 상기 노멀 카스 레이턴시 값을 상기 출력 인에이블 신호 생성부로 전달하고, 상기 테스트 모드 시에는 상기 테스트 카스 레이턴시 값을 상기 출력 인에이블 신호 생성부로 전달하는 반도체 메모리 장치.
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