KR100652362B1 - 정상동작에서는 고정된 카스 레이턴시를 갖고테스트시에는 다양한 카스 레이턴시로 테스트 가능한반도체 메모리 장치 - Google Patents

정상동작에서는 고정된 카스 레이턴시를 갖고테스트시에는 다양한 카스 레이턴시로 테스트 가능한반도체 메모리 장치 Download PDF

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Abstract

본 발명은 정상동작에서는 고정된 카스 레이턴시를 갖고 테스트시에는 다양한 카스 레이턴시로 테스트 가능한 반도체 메모리 장치에 대하여 기술된다. 반도체 메모리 장치는 마스터 신호 발생부와, 다수개의 퓨즈 정보부들과, MRS 어드레스 정보부들 및 카스 레이턴시 결정부를 구비한다. 마스터 신호 발생부는 파워-업 신호 및 레이턴시 테스트 신호에 응답하고 제1 퓨즈의 절단여부에 따라 마스터 신호를 발생한다. 퓨즈 정보부는 파워-업 신호 및 마스터 신호에 응답하고 제2 퓨즈의 절단 여부에 따라 퓨즈 정보 신호를 발생한다. MRS 어드레스 정보부는 어드레스 윈도우 신호의 활성화 구간 동안 어드레스 비트들을 입력하고 MRS 어드레싱 신호에 응답하여 MRS 어드레스 래치 신호들을 발생한다. 카스 레이턴시 결정부는 마스터 신호, 퓨즈 정보 신호들 및 MRS 어드레스 래치 신호들에 응답하여 카스 레이턴시 선택 신호를 발생한다.

Description

정상동작에서는 고정된 카스 레이턴시를 갖고 테스트시에는 다양한 카스 레이턴시로 테스트 가능한 반도체 메모리 장치{Semiconductor memory device having fixed cas latency at normal operation and various cas latency at test mode}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 SDRAM에서 통상의 카스 레이턴시를 지정하는 방법을 나타내는 도면이다.
도 2는 본 발명의 카스 레이턴시 정의방법을 나타내는 개념도이다.
도 3은 도 2의 개념도를 구체화한 블락도이다.
도 4는 도 3의 마스터 신호 발생부를 나타내는 회로도이다.
도 5는 도 3의 퓨즈 정보부를 나타내는 회로도이다.
도 6은 도 3의 모드 레지스터 세트(MRS)의 어드레스 정보부를 나타내는 회로도이다.
도 7은 도 3의 카스 레이턴시 결정부를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 SDRAM(Synchronous DRAM) 동작상 카스 레이턴시(CAS LATENCY)를 정의하는 방법에 관한 것이다.
SDRAM은 일반적으로 외부 클럭 신호에 동기되어 수신되는 외부 명령 예컨대, 독출 명령으로부터 소정의 클럭 사이클 후에 그 명령에 해당되는 메모리 셀의 데이터들을 클럭 신호에 동기되어 출력한다. 이렇게 외부 명령에 동기되는 클럭 신호로부터 출력 데이터에 동기되는 클럭 신호까지 소요되는 클럭 수를 카스 레이턴시(CAS latency)라고 일컫는다.
카스 레이턴시는 SDRAM 내의 모드 레지스터 세트(Mode Register Set: 이하 "MRS"라고 칭함)에 저장되는 정보 비트들에 의하여 설정된다. 예를 들면, SDRAM의 MRS 명령 입력시 소정의 어드레스 신호들 예컨대, A4,A5,A6에 인가되는 값들이 MRS에 자장되어 카스 레이턴시가 결정된다. 따라서, 도 1에 나타낸바와 같이, 카스 레이턴시는 임의로 설정가능하며 이에 따라 SDRAM은 외부 명령에 동기되는 클럭 신호로부터 그 값에 해당하는 클럭 수 후에 데이터를 출력한다.
한편, 이러한 SDRAM을 특정용도로 사용하는 시스템 장비에서는 카스 레이턴시의 변화없이 하나의 값으로 설정될 수 있는 데, 이를 위하여 고정된 카스 레이턴시를 갖는 SDRAM이 필요하다. 그런데, SDRAM이 고정된 카스 레이턴시를 갖는다고 하더라도 설계과정에서는 다양한 카스 레이턴시를 구현할 수 있도록 설계되기 때문에, SDRAM의 생산 공정 후에는 SDRAM이 다양한 카스 레이턴시 값에 따라 동작하는 지 여부를 테스트할 필요도 있다.
따라서, 정상동작에서는 고정된 카스 레이턴시로 동작하고 테스트시에는 다 양한 카스 레이턴시를 테스트할 수 있는 반도체 메모리 장치가 요구된다.
본 발명의 목적은 정상동작시 고정된 카스 레이턴시로 동작하고 테스트시 다양한 카스 레이턴시를 테스트 가능한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 파워-업 신호 및 레이턴시 테스트 신호에 응답하고 제1 퓨즈의 절단여부에 따라 마스터 신호를 발생하는 마스터 신호 발생부와, 파워-업 신호 및 마스터 신호에 응답하고 제2 퓨즈의 절단 여부에 따라 퓨즈 정보 신호를 발생하는 다수개의 퓨즈 정보부들과, 어드레스 윈도우 신호의 활성화 구간 동안 어드레스 비트들을 입력하고 MRS 어드레싱 신호에 응답하여 MRS 어드레스 래치 신호들 발생하는 다수개의 MRS 어드레스 정보부들과, 마스터 신호, 퓨즈 정보 신호들 및 MRS 어드레스 래치 신호들에 응답하여 카스 레이턴시 선택 신호를 발생하는 카스 레이턴시 결정부를 구비한다.
이와 같은 본 발명의 반도체 메모리 장치에 의하면, 정상동작시에는 카스 레이턴시를 퓨즈 결정부에 의해 하나로 고정하고 테스트시에는 MRS 어드레스 정보들의 조합에 의해 카스 레이턴시를 다양하게 테스트 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 카스 레이턴시 정의방법에 대한 개념도이 다. 이를 참조하면, 카스 레이턴시는 퓨즈 절단 정보와 MRS 어드레스 정보 그리고, 마스터 신호에 의하여 결정된다. 구체적으로 도시된 도3의 블락도는 마스터 신호 발생부(310), 퓨즈부(320), MRS 어드레스부(330) 및 카스 레이턴시 결정부(340)를 포함한다.
마스터 신호 발생부(310)는 파워-업 신호(PVCCH) 및 레이턴시 테스트 신호(PCLCON)에 응답하여 마스터 신호 쌍(PMASTER,PMASTERB)을 발생한다. 퓨즈부(320)는 파워-업 신호(PVCCH), 마스터 신호(PMASTERB) 및 퓨즈들의 절단 여부에 응답하는 다수개의 퓨즈 정보부들(321,322,323)로 이루어진다. 퓨즈 정보부들(321,322,323)은 퓨즈 정보 신호들(F4/F4B,F5/F5B,F6/F6B)을 발생한다.
MRS 어드레스부(330)는 모드 레지스터 세트(MRS)의 어드레스 비트들(MRA4B, MRA5B, MRA6B), 어드레스 비트들(MRA4B, MRA5B, MRA6B)을 받아들이기 위한 윈도우 신호(PMRSPD) 및 MRS 어드레싱 신호(MRSET)에 응답하는 다수개의 MRS 어드레스 정보부들(331,332,333)을 포함한다. MRS 어드레스 정보부들(331,332,333)은 MRS 어드레스 래치 신호들(MDSR4/MDST4B, MDST5/MDST5B, MDST6/MDST6B)을 발생한다.
카스 레이턴시 결정부(340)는 마스터 신호(PMASTER), 퓨즈 정보 신호들(F4/F4B, F5/F5B, F6/F6B) 및 MRS 어드레스 래치 신호들(MDSR4/MDST4B, MDST5/MDST5B, MDST6/MDST6B)에 응답하는 다수개의 카스 레이턴시 정의 블락들(341,342,343)을 포함한다. 카스 레이턴시 정의 블락들(341,342,343)은 카스 레이턴시 선택 신호들(CL1.5, CL2, CL2.5 등)을 발생시킨다.
도 4는 도 3의 마스터 신호 발생부(310)를 나타내는 회로도이다. 마스터 신 호 발생부(310)는 퓨즈 프로그램부(410), 레이턴시 테스트 인에이블부(420) 및 버퍼부(430)를 구비한다.
퓨즈 프로그램부(410)는 파워-업 신호(PVCCH)를 입력하는 인버터(411)와, 인버터(411)의 출력에 응답하는 피모스 트랜지스터(412)와 엔모스 트랜지스터(414), 그리고 피모스 트랜지스터(412)와 엔모스 트랜지스터(414) 사이에 퓨즈(413)로 구성된다. 레이턴시 테스트 인에이블부(420)는 퓨즈 프로그램부(410)의 엔모스 트랜지스터(414) 출력과 레이턴시 테스트 신호(PCLCON)를 입력으로 하는 노아 게이트(422)와, 노아 게이트(421)의 출력에 응답하고 엔모스 트랜지스터(414) 출력과 접지전원(VSS) 사이에 연결되는 엔모스 트랜지스터(422)로 이루어진다. 노아 게이트(421)의 출력은 마스터 신호(PMASTER)가 된다. 버퍼부(430)는 마스터 신호(PMASTER)를 수신하여 반전된 마스터 신호(PMASTERB)를 발생한다.
마스터 신호 발생부(310)의 동작은 다음과 같다. 퓨즈 프로그램부(41) 내의 퓨즈(413)가 절단되지 않은 상태와 절단인 상태를 나누어서 설명한다. 그리고 파워-업 신호(PVCCH)는 초기에 로직 로우레벨(이하 "L"라고 칭함)이었다가 로직 하이레벨(이하 "H"라고 칭함)이 되는 신호로 가정한다.
먼저, 퓨즈(413)가 절단되지 않은 상태일 때, 파워-업 신호(PVCCH)의 "L"에 응답하여 노드 A는 "H"가 되고, 노드 A의 "H"에 응답하여 엔모스 트랜지스터(414)가 턴온되어 노드 B는 "L"가 된다. 이 때, 레이턴시 테스트 신호(PCLCON)가 "L"인 경우 노아 게이트(421)의 출력은 "H"가 되어 마스터 신호(PMASTER)는 "H"로 출력된다. 마스터 신호(PMASTER)의 "H"는 엔모스 트랜지스터(422)를 턴온시켜 노드 B의 "L"를 확실히 래치하게 된다. 마스터 신호(PMASTER)의 "H"는 버퍼(430)를 거쳐 "L"의 반전 마스터 신호(PMASTERB)로 발생된다. 한편, 레이턴시 테스트 신호(PCLCON)이 "H"인 경우 노아 게이트(421)의 출력인 마스터 신호(PMASTER)는 "L"가 되고 반전 마스터 신호(PMASTERB)는 "H"가 된다.
이 후, 파워-업 신호(PVCCH)의 "H"에 응답하여 노드 A는 "L"가 되고, 노드 B는 피모스 트랜지스터(412) 및 퓨즈(413)를 통하여 "H"가 된다. 마스터 신호(PMASTER)는 노드 B의 "H"에 의하여 "L"가 되고 반전 마스터 신호(PMASTERB)는 "H"가 된다. 이 때에는 레이턴시 테스트 신호(PCLCON)에 상관없이 마스터 신호(PMASTER)는 "L"이고 반전 마스터 신호(PMASTERB)는 "H"이다.
다음으로, 퓨즈(413)가 절단된 상태인 경우, 파워-업 신호(PVCCH)가 "L"일 때는 앞서 설명한 바와 같이, 레이턴시 테스트 신호(PCLCON)가 "L"인 경우에서는 마스터 신호(PMASTER)는 "H"가 되고, 반전 마스터 신호(PMASTERB)는 "L"가 되고, 레이턴시 테스트 신호(PCLCON)가 "H"인 경우에는 마스터 신호(PMASTER)는 "L"가 되고, 반전 마스터 신호(PMASTERB)는 "H"가 된다.
이 후, 파워-업 신호(PVCCH)가 "H"일 때에는 파워-업 신호(PVCCH)의 "H"에 응답하여 노드 A는 "L"가 되고, 노드 A의 "L"에 응답하여 피모스 트랜지스터(412)가 턴온되지만 퓨즈(413)가 절단되어 있기 때문에 전원전압(VDD)은 노드 B로 전달되지 않는다. 이 때에 노드 B는 이전의 레벨 즉 "L"가 엔모스 트랜지스터(422)에 의하여 래치되어 유지된다. 따라서, 레이턴시 테스트 신호(PCLCON)가 "L"인 경우 노아 게이트(421)의 출력은 "H"가 되어 마스터 신호(PMASTER)는 "H"로 출력되고, 반전 마스터 신호(PMASTERB)는 "L"로 출력된다.
여기에서, "H"의 마스터 신호(PMASTER)와 "L"의 반전 마스터 신호(PMASTERB)는 도 2에 나타낸 퓨즈 절단 정보에 의해 카스 레이턴시를 결정함을 지시하는 신호로 작용한다.
도 5는 도 3의 퓨즈부(320) 내의 다수개의 퓨즈 정보부들(321,322,323) 중 하나의 퓨즈 정보부(321)를 대표적으로 나타내는 회로도이다. 퓨즈 정보부(321)는 도 4의 마스터 신호 발생부(310)와 그 구성 및 작용에 있어서 동일하며, 퓨즈 프로그램부(510), 퓨즈 레이턴시 인에이블부(520) 및 버퍼부(530)로 구성된다. 단지, 도 4의 레이턴시 테스트 인에이블부(42)는 레이턴시 테스트 신호(PCLCON)에 응답하는 반면, 퓨즈 레이턴시 인에이블부(520)는 반전 마스터 신호(PMASTERB)에 응답한다는 점에서 차이가 있다.
퓨즈 정보부(321)는 도 3의 마스터 신호 발생부와 그 동작상 거의 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다. 간단히 설명하면, 퓨즈(513)가 절단된 경우 반전 마스터 신호의 "L"에 응답하여 "H"의 퓨즈 정보 신호(F4)를 발생하고 "L"의 반전 퓨즈 정보 신호(F4B)를 발생한다. 한편, 퓨즈 정보부(321)는 퓨즈(513)가 절단되지 않은 상태에서는 반전 마스터 신호(PMASTERB)의 로직레벨에 상관없이 "L"의 퓨즈 정보 신호(F4)를 발생한다. "H"의 퓨즈 정보 신호(F4)는 카스 레이턴시를 퓨즈에 의해 고정시킴을 지시하는 신호이다.
도 6은 도 3의 MRS 어드레스부(330) 내 MRS 어드레스 정보부들(331,332,333) 중 하나의 MRS 어드레스 정보부(331)를 대표적으로 나타내는 회로도이다. MRS 어드 레스 정보부(331)은 제1 전송부(610), 제1 래치부(620), 제2 전송부(630), 제2 래치부(640), 셋팅부(650) 및 버퍼들(660,670)을 구비한다.
먼저, 셋팅부(650)는 파워-업 신호(PVCCH)의 초기 "L"를 입력하는 인버터(652)의 출력에 응답하는 엔모스 트랜지스터(653)에 의하여 제1 래치부(620)의 입력은 "L"로 셋팅된다. 그리고, 파워-업 신호(PVCCH)의 초기 "L"에 응답하는 피모스 트랜지스터(651)에 의하여 제2 래치부(640)의 입력은 "H"로 셋팅된다. 이후, 파워-업 신호(PVCCH)가 "H"가 되면 제1 래치부(620)의 입력과 제2 래치부(640)의 입력은 셋팅되었던 로직레벨이 해제된다.
제1 전송부(610)는 "H"의 어드레스 윈도우 신호(PMRSPD)에 응답하여 어드레스 비트 (MRA4B)를 제1 래치부(620)로 전송한다. 제1 래치부(620)는 어드레스 비트(MRA4B)의 로직레벨을 래치한 후 제2 전송부(630)와 연결된다. 제1 래치부(620)의 출력은 어드레스 비트(MRA4B)의 반전 신호이다. 제2 전송부(630)는 MRS 어드레싱 신호(MRSET)에 응답하여 제1 래치부(630)의 출력을 제2 래치부(640)로 전송한다. 제2 래치부(640)는 제1 래치부(620)의 출력의 반전 신호이므로, 제2 래치부(640)의 출력은 어드레스 비트(MRA4B)와 동일한 로직레벨이 된다. 제2 래치부(640)의 출력은 2개의 버퍼들(660,670)을 거치면서 MRS 어드레스 래치 신호들(MDSR4/MDST4B)로 발생된다.
따라서, MRS 어드레스 정보부(331)은 어드레스 윈도우 신호(PMRSPD)의 활성화 구간동안 어드레스 비트(MRA4B)를 입력하고 이를 MRS 어드레싱 신호(MRSET)에 응답하여 MRS 어드레스 래치 신호들(MDSR4/MDST4B)로 발생한다.
도 7은 카스 레이턴시 결정부(340) 내 다수개의 카스 레이턴시 정의 블락들(341,342,343) 중 대표적으로 하나의 카스 레이턴시 2를 정의하는 블락을 나타내는 도면이다. 카스 레이턴시 2 정의 블락(342)은 퓨즈 코딩부(710), MRS 어드레스 코딩부(720), 결정부(730) 및 드라이버(740)로 구성된다.
퓨즈 코딩부(710)는 퓨즈 정보 신호들(F4B,F5,F6B)을 입력하는 낸드 게이트(711)의 코딩 결과를 인버터(712)를 통하여 출력한다. MRS 어드레스 코딩부(720)는 MRS 어드레스 래치 신호들(MDSR4B, MDSR5, MDST6B)을 입력하는 낸드 게이트(721)의 코딩 결과를 출력하는 데, 마스터 신호(PMASTER)가 "L"인 동안 그 코딩 결과를 출력한다. 만약 마스터 신호(PMASTER)가 "H"이면, MRS 어드레스 래치 신호들(MDSR4B, MDSR5, MDST6B)의 코딩 결과에 상관 없이 노아 게이트(722)의 출력은 "L"가 된다. 이 때 결정부(730)의 출력은 퓨즈 코딩부(710)의 출력에 의하여 결정된다. 퓨즈 결정부(730)의 출력은 드라이버(740)인 인버터를 통하여 카스 레이턴시(CL2)로 출력된다.
한편, 마스터 신호(PMASTER)가 "L"이면, 결정부(730)는 퓨즈 결정부(710)의 출력과 MRS 어드레스 래치 신호들(MDSR4B, MDSR5, MDST6B)의 코딩 결과에 의하여 카스 레이턴시(CL2)를 결정한다.
따라서, 본 발명의 반도체 메모리 장치에 의하면, 카스 레이턴시를 퓨즈 결정부에 의해 하나로 고정할 수 있고, 테스트시에는 MRS 어드레스 정보들의 조합에 의해 다양하게 카스 레이턴시를 테스트 할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 정상동작시에는 카스 레이턴시를 퓨즈 결정부에 의해 하나로 고정하고, 테스트시에는 MRS 어드레스 정보들의 조합에 의해 카스 레이턴시를 다양하게 테스트 할 수 있다.

Claims (13)

  1. 정상동작에서는 고정된 카스 레이턴시를 갖고 테스트시에는 다양한 카스 레이턴시로 테스트 가능한 반도체 메모리 장치에 있어서,
    파워-업 신호 및 레이턴시 테스트 신호에 응답하고 제1 퓨즈의 절단여부에 따라 마스터 신호를 발생하는 마스터 신호 발생부;
    상기 파워-업 신호 및 상기 마스터 신호에 응답하고 제2 퓨즈의 절단 여부에 따라 퓨즈 정보 신호를 발생하는 다수개의 퓨즈 정보부들;
    어드레스 윈도우 신호의 활성화 구간 동안 어드레스 비트들을 입력하고, MRS 어드레싱 신호에 응답하여 MRS 어드레스 래치 신호들을 발생하는 다수개의 MRS 어드레스 정보부들; 및
    상기 마스터 신호, 상기 퓨즈 정보 신호들 및 상기 MRS 어드레스 래치 신호들에 응답하여 카스 레이턴시 선택 신호를 발생하는 카스 레이턴시 결정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 마스터 신호 발생부는
    상기 제1 퓨즈의 절단여부에 의해 프로그램되고, 상기 파워-업 신호에 응답하는 퓨즈 프로그램부;
    상기 퓨즈 프로그램부의 출력 및 상기 레이턴시 테스트 신호에 응답하여 상기 마스터 신호를 발생하는 레이턴시 테스트 인에이블부; 및
    상기 마스터 신호에 대한 반전 신호를 발생하는 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 퓨즈 프로그램부는
    상기 제1 퓨즈;
    상기 파워-업 신호를 입력하는 인버터;
    전원전압과 상기 제1 퓨즈 사이에 연결되고, 상기 인버터의 출력에 응답하는 피모스 트랜지스터; 및
    접지전압과 상기 제1 퓨즈 사이에 연결되고, 상기 인버터의 출력에 응답하여 상기 퓨즈 프로그램부의 출력신호를 발생하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 레이턴시 테스트 인에이블부는
    상기 퓨즈 프로그램부의 출력 및 상기 레이턴시 테스트 신호를 입력하여 상기 마스터 신호를 발생하는 노아 게이트; 및
    상기 퓨즈 프로그램부의 출력과 접지전압 사이에, 상기 마스트 신호에 응답하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 퓨즈 정보부 각각은
    상기 제2 퓨즈의 절단여부에 의해 프로그램되고, 상기 파워-업 신호에 응답하는 퓨즈 프로그램부;
    상기 퓨즈 프로그램부의 출력 및 상기 마스터 신호에 응답하여 상기 퓨즈 정보 신호를 발생하는 퓨즈 정보 신호 발생부; 및
    상기 퓨즈 정보 신호에 대한 반전 신호를 발생하는 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 퓨즈 프로그램부는
    상기 제2 퓨즈;
    상기 파워-업 신호를 입력하는 인버터;
    전원전압과 상기 퓨즈 사이에 연결되고, 상기 인버터의 출력에 응답하는 피모스 트랜지스터; 및
    접지전압과 상기 퓨즈 사이에 연결되고, 상기 인버터의 출력에 응답하여 상기 퓨즈 프로그램부의 출력신호를 발생하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 퓨즈 정보 신호 발생부는
    상기 퓨즈 프로그램부의 출력 및 상기 마스터 신호를 입력하여 상기 퓨즈 정보 신호를 발생하는 노아 게이트; 및
    상기 퓨즈 프로그램부의 출력과 접지전압 사이에, 상기 퓨즈 정보 신호에 응답하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 MRS 어드레스 정보부 각각은
    상기 어드레스 윈도우 신호에 응답하여 상기 어드레스 비트를 전송하는 제1 전송부;
    상기 제1 전송부의 출력을 래치하는 제1 래치부;
    상기 MRS 어드레싱 신호에 응답하여 제1 래치부의 출력을 전송하는 제2 전송부;
    상기 제2 전송부의 출력을 래치하는 제2 래치부; 및
    상기 제2 래치부의 출력을 입력하여 상기 MRS 어드레스 래치 신호를 발생하는 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 MRS 어드레스 정보부 각각은
    상기 파워-업 신호의 초기 신호에 응답하여 상기 제1 래치부 및 상기 제2 래치부의 입력단을 초기화시키는 셋팅부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 레이턴시 결정부는
    상기 퓨즈 정보 신호들을 입력하여 코딩하는 퓨즈 코딩부;
    상기 MRS 어드레스 정보 신호들을 입력하여 코딩하고 상기 마스터 신호에 응답하여 그 코딩 결과를 출력하는 MRS 어드레스 코딩부; 및
    상기 퓨즈 코딩부의 출력과 상기 MRS 어드레스 코딩부의 출력을 입력하여 상기 카스 레이턴시를 발생시키는 결정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 퓨즈 코딩부는
    상기 퓨즈 정보 신호들을 입력하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 입력하여 상기 퓨즈 코딩부의 출력 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 MRS 어드레스 코딩부는
    상기 MRS 어드레스 신호들을 입력하는 낸드 게이트; 및
    상기 낸드 게이트의 출력 및 상기 마스터 신호를 입력하여 상기 MRS 어드레 스 코딩부의 출력 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 결정부는
    상기 퓨즈 코딩부의 출력과 상기 MRS 어드레스 코딩부의 출력을 입력하여 상기 카스 레이턴시를 발생시키는 노아 게이트인 것을 특징으로 하는 반도체 메모리 장치.
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