KR100583946B1 - 반도체 메모리 장치의 리던던시 회로 - Google Patents

반도체 메모리 장치의 리던던시 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 리던던시 회로를 공개한다. 그 회로는 제1전압과 제1노드사이에 병렬 연결되고 입력되는 복수개의 디코딩 출력신호들을 각각 반전하여 출력하기 위한 복수개의 반전회로들, 제1노드와 제2전압사이에 연결되고 제어신호에 응답하여 리던던시 동작을 제어하기 위한 리던던시 제어회로, 및 복수개의 반전회로들 각각의 출력 노드와 제2노드사이에 연결된 복수개의 퓨즈들을 구비한 회로들을 적어도 하나 이상 구비하고, 적어도 하나 이상의 회로들 각각의 제2노드로부터 출력되는 신호들을 조합하여 리던던시 인에이블 신호를 발생하기 위한 리던던시 인에이블 신호 발생회로로 구성되어 있다. 따라서, 본 발명의 반도체 메모리 장치의 리던던시 회로는 퓨즈들이 리던던시 회로를 구성하는 반전회로들의 뒷단에 구성되어 있음으로 인해서 디코딩 출력신호들의 부하가 동일하게 되어 디코딩 출력신호들사이의 스큐가 발생되지 않는다.

Description

반도체 메모리 장치의 리던던시 회로{redundancy circuit of a semiconductor memory device}
도1은 종래의 반도체 메모리 장치의 다이나믹 리던던시 회로의 실시예의 회로도이다.
도2는 도1에 나타낸 회로의 제어신호와 디코딩 출력신호사이의 타이밍을 나타내는 것이다.
도3은 종래의 반도체 메모리 장치의 스태틱 리던던시 회로의 실시예의 회로도이다.
도4는 도3에 나타낸 회로의 제어신호 발생회로의 실시예의 회로도이다.
도5는 본 발명의 반도체 메모리 장치의 스태틱 리던던시 회로의 실시예의 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 퓨즈를 컷팅하고 컷팅하지 않음에 의해서 발생될 수 있는 디코딩 출력신호 라인들의 부하의 차이에 따른 디코딩 출력신호들사이의 스큐를 줄일 수 있는 반도체 메모리 장치의 리던던시 회 로에 관한 것이다.
반도체 공정 중에 발생한 작은 수의 결함이 있는 메모리 셀에 의해서 전체 반도체 메모리 장치가 동작하지 못하는 것을 방지하기 위하여 리던던시 방법을 사용한다.
이 방법은 결함이 있는 메모리 셀에 연결된 워드 라인 또는 컬럼 선택 신호 라인을 리던던시 메모리 셀에 연결된 워드 라인 또는 컬럼 선택 신호 라인으로 대체한다.
즉, 결함이 있는 메모리 셀에 연결된 워드 라인 또는 컬럼 선택 신호 라인을 선택하기 위한 행 어드레스 또는 열 어드레스가 입력되면 리던던시 회로에 의해서 이 어드레스를 디코딩함에 의해서 리던던시 메모리 셀에 연결된 워드 라인 또는 컬럼 선택 신호 라인으로 대체하게 된다.
반도체 메모리 장치의 리던던시 회로에는 두 가지 종류가 있다. 하나는 다이나믹(dynamic) 리던던시 회로이고, 다른 하나는 스태틱(static) 리던던시 회로이다.
종래의 반도체 메모리 장치의 다이나믹 리던던시 회로는 고속으로 리페어를 수행할 수 있는 장점이 있는 반면에 제어신호와 디코딩 출력신호사이의 타이밍이 어긋나게 되면 잘못된 리페어가 수행되게 단점이 있다.
그래서, 종래의 반도체 메모리 장치는 제어신호와 디코딩 출력신호사이의 타이밍 문제 때문에 스태틱 리던던시 회로를 많이 사용하고 있다.
그런데, 종래의 반도체 메모리 장치의 스태틱 리던던시 회로는 퓨즈를 컷팅 하고 컷팅하지 않음에 따라 디코딩 출력신호 라인들의 부하가 달라지게 되기 때문에 컷팅된 퓨즈들로 인가되는 디코딩 출력신호와 컷팅되지 않은 퓨즈들로 인가되는 디코딩 출력신호사이에 스큐가 발생되게 된다는 문제점이 있었다.
따라서, 본 발명의 목적은 퓨즈를 컷팅하고 컷팅하지 않음에 의해서 발생되는 디코딩 출력신호들사이의 스큐를 제거할 수 있는 반도체 메모리 장치의 리던던시 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 회로는 제1전압과 제1노드사이에 병렬 연결되고 입력되는 복수개의 디코딩 출력신호들을 각각 반전하여 출력하기 위한 복수개의 반전수단들, 상기 제1노드와 제2전압사이에 연결되고 제어신호에 응답하여 리던던시 동작을 제어하기 위한 리던던시 제어수단, 및 상기 복수개의 반전수단들 각각의 출력 노드와 제2노드사이에 연결된 복수개의 프로그램 수단들을 구비한 리던던시 수단들을 적어도 하나 이상 구비하고, 상기 적어도 하나 이상의 리던던시 수단들 각각의 제2노드로부터 출력되는 신호들을 조합하여 리던던시 인에이블 신호를 발생하기 위한 리던던시 인에이블 신호 발생수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 리던던시 회로를 설명하기 전에 종래의 반도체 메모리 장치의 리던던시 회로를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 다이나믹 리던던시 회로의 실시예의 회로도로서, 리던던시 워드 라인을 인에이블하기 위한 리던던시 워드 라인 인에이블 신호 발생회로의 실시예의 회로도이다.
도1에 나타낸 회로는 12비트의 로우 어드레스(RA0 - RA11)중 서브 워드 라인을 선택하기 위하여 사용되는 2비트의 로우 어드레스(RA0, RA1)를 제외한 10비트의 로우 어드레스(RA2 -RA11)를 디코딩한 출력신호들(DRA234(0) - (7), DRA56(0) -(3), DRA78(0) - (3), DRA91011(0) - (7))을 입력하여 리던던시 워드 라인 인에이블 신호(PRENi)를 발생하는 회로이다.
도면에서, DRA234(0) - (7)는 로우 어드레스(RA2, RA3, RA4)를 디코딩하여 발생되는 8개의 신호이고, DRA56(0) - (3)는 로우 어드레스(RA5, RA6)를 디코딩하여 발생되는 4개의 신호이고, DRA78(0) - (3)는 로우 어드레스(RA7, RA8)를 디코딩하여 발생되는 4개의 신호이고, DRA91011(0) - (7)는 로우 어드레스(RA9, RA10, RA11)를 디코딩하여 발생되는 8개의 신호이다. 이들 신호들중 DRA91011(0) - (7)는 메모리 셀 어레이내의 8개의 메모리 셀 어레이 블록들중의 하나의 메모리 셀 어레이 블록을 선택하기 위한 블록 선택신호이다.
도1에 나타낸 회로는 메모리 셀 어레이 블록들 각각에 대하여 리던던시 워드 라인의 수만큼 구비된다.
도1에 나타낸 회로의 구성을 설명하면, 두 개의 PMOS트랜지스터들(P1, P2)이 전원전압과 노드(N1)사이에 병렬 연결되고, 두 개의 PMOS트랜지스터들(P1, P2)의 게이트로 각각 제어신호(PRRER)와 노드(N1)의 신호를 인버터(I1)에 의해서 반전한 신호가 각각 인가된다. 회로(10)는 노드(N1)과 접지전압사이에 병렬 연결되고 각각 직렬 연결된 퓨즈들(F11 - F18)과 NMOS트랜지스터들(N11 - N18)로 구성되고, NMOS트랜지스터들(N11 - N18) 각각의 게이트로 8개의 디코딩 출력신호들(DRA234(0)- (7))이 각각 인가된다. 회로(12)는 노드(N1)와 접지전압사이에 병렬 연결되고 각각 직렬 연결된 퓨즈들(F21 - F24)과 NMOS트랜지스터들(N21 - N24)로 구성되고, NMOS트랜지스터들(N21 - N24) 각각의 게이트로 4개의 디코딩 출력신호들(DRA56(0) - (3))이 각각 인가된다. 회로(14)는 노드(N1)와 접지전압사이에 병렬 연결되고 각각 직렬 연결된 퓨즈들(F31 - F34)과 NMOS트랜지스터들(N31 - N34)로 구성되고, NMOS트랜지스터들(N31 - N34) 각각의 게이트로 4개의 디코딩 출력신호들(DRA78(0) - (3))이 각각 인가된다. 두 개의 PMOS트랜지스터들(P3, P4)이 전원전압과 노드(N2)사이에 병렬 연결되고, 두 개의 PMOS트랜지스터들(P3, P4)의 게이트로 각각 제어신호(PRRER)와 노드(N2)의 신호를 인버터(I2)에 의해서 반전한 신호가 각각 인가된다. 회로(16)는 노드(N2)와 접지전압사이에 병렬 연결되고 각각 직렬 연결된 퓨즈들(F41 - F48)과 NMOS트랜지스터들(N41 - N48)로 구성되고, NMOS트랜지스터들(N41 - N48) 각각의 게이트로 8개의 디코딩 출력신호들(DRA91011(0) - (7))이 각각 인가된다. NOR게이트(NOR1)는 노드들(N1, N2)의 신호를 비논리합하여 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다.
도2는 도1에 나타낸 제어신호(PRRER)와 디코딩 출력신호(DRAi)의 발생 타이밍을 나타내는 것이다.
도2를 이용하여 도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
도2에 나타낸 회로는 "로우"레벨의 제어신호(PRRER)에 응답하여 노드들(N1, N2)을 프리차지하는 기간(t1)과 "하이"레벨의 제어신호(PRRER)에 응답하여 리던던시 동작을 수행하는 기간(t2)으로 이루어진다.
즉, 기간(t1)에서 "로우"레벨의 제어신호(PRRER)에 응답하여 노드들(N1, N2)이 "하이"레벨로 프리차지된다.
첫 번째 메모리 셀 어레이 블록의 첫 번째 워드 라인에 연결된 메모리 셀에 결함이 있는 것으로 판단된 경우에, 퓨즈들(F11, F21, F31, F41)을 제외한 다른 모든 퓨즈들을 컷팅함에 프로그램된다.
즉, 첫 번째 메모리 셀 어레이 블록을 선택하기 위한 디코딩 출력신호(DRA91011(0)) 및 첫 번째 워드 라인을 선택하기 위한 디코딩 출력신호들(DRA234(0), DRA56(0), DRA78(0))이 인가되는 NMOS트랜지스터들(N11, N21, N31, N41)에 연결된 퓨즈들(F11, F21, F31, F41)을 제외한 다른 모든 퓨즈들을 컷팅함에 의해서 프로그램된다.
이와같이 리던던시 회로의 퓨즈들이 프로그램된 경우에 기간(t2)에서, "하이"레벨의 제어신호(PRRER) 및 "하이"레벨의 디코딩 출력신호들(DRA91011(0), DRA234(0), DRA56(0), DRA78(0))이 인가되면, 노드들(N1, N2)의 신호들이 "로우"레벨로 천이된다. 그러면, NOR게이트(NOR1)는 "하이"레벨의 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다.
그런데, 도1에 나타낸 바와 같은 종래의 반도체 메모리 장치의 다이나믹 리던던시 회로는 아주 빠른 속도로 리페어 동작을 수행할 수 있지만, 도2의 타이밍에 나타낸 바와 같이 제어신호(PRRER)와 디코딩 출력신호들(DRAi)의 발생 타이밍이 어긋나게 되면 리페어 동작시에 오류가 발생된다.
상술한 바와 같은 문제점 때문에 다이나믹 리던던시 회로보다 스태틱 리던던시 회로가 많이 사용되고 있다.
도3은 종래의 반도체 메모리 장치의 스태틱 리던던시 회로의 실시예의 회로도로서, 도1에 나타낸 바와 마찬가지로 리던던시 워드 라인을 인에이블하기 위한 리던던시 워드 라인 인에이블 신호 발생회로의 실시예의 회로도이다.
디코딩 출력신호들은 도1에 나타낸 디코딩 출력신호들과 동일하며, 도1에 나타낸 회로와 마찬가지로 메모리 셀 어레이 블록들 각각에 대하여 리던던시 워드 라인의 수만큼 구비된다.
도3에 나타낸 회로의 구성을 설명하면, 회로(20)는 디코딩 출력신호들(DRA234(0) - (7))과 노드(N3)의 사이에 병렬 연결되고 각각 직렬 연결된 NMOS트랜지스터들(N11 - N18)과 퓨즈들(F11 - F18)로 구성되고, NMOS트랜지스터들(N11 - N18)의 게이트들로 제어신호(A)가 인가된다. 회로(22)는 디코딩 출력신호들(DRA56(0) - (3))과 노드(N4)사이에 병렬 연결되고 각각 직렬 연결된 NMOS트랜지스터들(N21 - N24)과 퓨즈들(F21 - F24)로 구성되고, NMOS트랜지스터들(N21 - N24)의 게이트들로 제어신호(A)가 인가된다. 회로(24)는 디코딩 출력신호들(DRA78(0) - (3))과 노드(N5)사이에 병렬 연결되고 각각 직렬 연결된 NMOS트랜지스터들(N31 - N34)과 퓨즈들(F31 - F34)로 구성되고, NMOS트랜지스터들(N31 - N34)의 게이트들로 제어신호(A)가 인가된다. 회로(26)는 디코딩 출력신호들(DRA91011(0) - (8))과 노 드(N6)사이에 병렬 연결되고 각각 직렬 연결된 NMOS트랜지스터들(N41 - N48)과 퓨즈들(F41 - F48)로 구성되고, NMOS트랜지스터들(N41 - N48)의 게이트로는 제어신호(A)가 인가된다. 그리고, PMOS트랜지스터들(P5 - P8)은 전원전압과 노드들(N3, N4, N5, N6)사이에 각각 연결되고, 게이트로 신호(C)가 인가된다. 직렬 연결된 NMOS트랜지스터들((NM1, NM5), (NM2, NM6), (NM3, NM7), (NM4, NM8))은 노드들(N3, N4, N5, N6)과 접지전압사이에 병렬 연결되고, NMOS트랜지스터들(NM1, NM2, NM3, NM4)의 게이트로 제어신호(B)가 인가되고, NMOS트랜지스터들(NM5, NM6, NM7, NM8)의 게이트로 신호(C)가 인가된다. NAND게이트들(NA1, NA2)은 노드들((N3, N4), (N5, N6)) 각각의 출력신호들을 비논리곱하여 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
신호(C)는 테스트시에 인가되는 신호로서, 정상 동작시에는 "하이"레벨로 고정된다.
리던던시 동작이 필요없는 경우에는 제어신호들(A, B)이 각각 "로우"레벨, "하이"레벨이 되고 퓨즈들(F11 - F18, F21 - F24, F31 - F34, F41 - F44)이 컷팅되지 않는다. 그러면, NMOS트랜지스터들(NM1 - NM4, NM5 - NM8)이 온되고, NMOS트랜지스터들(N11 - N18, N21 - N24, N31 - N34, N41 - N44)과 PMOS트랜지스터들(P5 - P8)이 오프된다.
따라서, 노드들(N3, N4, N5, N6)은 "로우"레벨이 되고, NAND게이트들(NA1, NA2)은 "로우"레벨의 신호들을 각각 비논리곱하여 "하이"레벨의 신호를 각각 발생 하고, NOR게이트(NOR2)는 "하이"레벨의 신호를 비논리합하여 "로우"레벨의 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다. 따라서, 리페어 동작이 수행되지 않는다.
도1의 설명에서와 마찬가지로 퓨즈들이 프로그램되어, 퓨즈들(F11, F21, F31, F41)을 제외한 나머지 퓨즈들이 모두 컷팅된 경우에 리던던시 회로의 동작을 설명하면 다음과 같다.
리던던시 동작이 필요한 경우에는 신호(A)가 "하이"레벨, 신호(B)가 "로우"레벨이 된다. 이때, "하이"레벨의 디코딩 출력신호들(DRA234(0), DRA56(0), DRA78(0), DRA91011(0))이 입력되면 노드들(N3, N4, N5, N6)로 "하이"레벨의 신호가 전송된다. NAND게이트들(NA2, NA3)은 "하이"레벨의 신호들을 입력하여 "로우"레벨의 신호를 각각 발생하고, NOR게이트(NOR2)는 "로우"레벨의 신호를 입력하여 "하이"레벨의 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다. 따라서, 리페어 동작이 수행되게 된다.
도4는 도3에 나타낸 회로의 제어신호들(A, B)을 발생하기 위한 제어신호 발생 회로의 실시예의 회로도로서, PMOS트랜지스터들(P9, P10, P11, P12, P13), 퓨즈(F5), NMOS트랜지스터들(N58, N59, N60, N61), 및 인버터들(I3, I4)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
전원전압이 인가되지 않는 경우에 신호(VCCHB)는 "하이"레벨이 된다. NMOS트랜지스터(N58)는 "하이"레벨의 신호(VCCHB)에 응답하여 온되어 드레인으로 "로우" 레벨의 신호를 출력한다. 인버터(I3)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. 인버터(I4)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 제어신호(B)를 발생한다. PMOS트랜지스터(P10)는 "로우"레벨의 인버터(I3)의 출력신호에 응답하여 "하이"레벨의 제어신호(A)를 발생한다. 이때, 발생되는 "하이"레벨과 "로우"레벨의 제어신호들(A, B)은 전원전압이 인가될 때까지 유지된다.
리던던시 동작이 필요없는 경우에는 퓨즈(F5)가 컷팅되지 않는다. 이 경우에 전원전압이 인가되면 신호(VCCHB)는 "로우"레벨이 된다. 그러면, PMOS트랜지스터(P9)가 온되어 드레인으로 "하이"레벨의 신호를 출력한다. 인버터(I3)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호를 발생한다. 인버터(I4)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 제어신호(B)를 발생한다. 제어신호(B)가 "하이"레벨이 되면 NMOS트랜지스터(N61)가 온되어 "로우"레벨의 제어신호(A)를 발생한다. 따라서, 리던던시 동작이 필요없는 경우에는 제어신호들(A, B)이 각각 "로우"레벨과 "하이"레벨이 된다. 이때, 발생되는 제어신호들(A, B)의 상태는 전원이 인가되고 있는 동안에 유지된다.
반면에, 리던던시 동작이 필요한 경우에는 퓨즈(F5)가 컷팅된다. 이 경우에는 제어신호들(A, B)이 각각 "하이"레벨, "로우"레벨이 된다. 이때, 발생되는 제어신호들(A, B)의 상태 또한 전원이 인가되고 있는 동안에 유지된다.
즉, 도3에 나타낸 스태틱 리던던시 회로는 프리차지 동작을 수행하는 단계가 필요없고 해당 디코딩 출력신호들이 입력되면 리던던시 워드 라인 인에이블 신호를 "하이"레벨로 인에이블함으로써, 다이나믹 리던던시 회로처럼 제어신호와 디코딩 출력신호사이의 타이밍을 고려할 필요가 없다.
그러나, 도3에 나타낸 종래의 스태틱 리던던시 회로는 퓨즈를 컷팅하고 컷팅하지 않음에 따라 디코딩 출력신호 라인들사이의 부하의 차이가 발생하여 디코딩 출력신호들사이에 스큐(skew)가 발생된다는 문제점이 있었다.
즉, 컷팅되지 않은 퓨즈들(F11, F21, F31, F41)에 연결된 NMOS트랜지스터들(N11, N21, N31, N41)로 인가되는 디코딩 출력신호들(DRA234(0), DRA56(0), DRA78(0), DRA91011(0))의 신호 라인의 부하가 컷팅된 퓨즈들에 연결된 NMOS트랜지스터들로 인가되는 디코딩 출력신호들의 신호 라인의 부하보다 크게 된다.
따라서, 디코딩 출력신호들(DRA234(0), DRA56(0), DRA78(0), DRA91011(0))의 신호 전송 시간이 다른 디코딩 출력신호들의 신호 전송 시간보다 느려지게 된다.
도5는 본 발명의 반도체 메모리 장치의 스태틱 리던던시 회로의 실시예의 회로도로서, 도3에 나타낸 회로와 마찬가지로 리던던시 워드 라인을 인에이블하기 위한 리던던시 워드 라인 인에이블 신호 발생회로의 실시예의 회로도이다.
디코딩 출력신호들(DRAi)은 도1에 나타낸 디코딩 출력신호들과 동일하며, 도1에 나타낸 회로와 마찬가지로 메모리 셀 어레이 블록들 각각에 대하여 리던던시 워드 라인의 수만큼 구비된다.
도5에 나타낸 회로의 구성을 설명하면, 회로(30)는 전원전압과 노드(N7)사이에 병렬 연결되고 각각 직렬 연결된 PMOS트랜지스터들(P61 - P68)과 NMOS트랜지스터들(N61 - N68)과 PMOS트랜지스터들(P61 - P68)과 NMOS트랜지스터들(N61 - N68)의 드레인 공통점과 출력노드(O1)사이에 각각 연결된 퓨즈들(F61 - F68)로 구성되고, PMOS트랜지스터들(P61 - P68)과 NMOS트랜지스터들(N61 - N68)의 게이트들로 디코딩 출력신호들(DRA234(0) - (7))이 각각 인가된다. NMOS트랜지스터(NM13)는 노드(N7)과 접지전압사이에 연결되고 게이트로 제어신호(A)가 인가된다.
회로들(32, 34, 36)의 구성 또한 회로(30)의 구성과 마찬가지 방법으로 구성된다.
제어신호들(A, B)을 발생하기 위한 회로는 도4에 나타낸 종래의 스태틱 리던던시 회로의 제어신호 발생회로와 동일하다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
리던던시 동작이 필요없는 경우에는 퓨즈들(F11 - F18)이 컷팅되지 않고, 도3에 나타낸 회로와 마찬가지로 "로우"레벨의 제어신호(A)가 인가된다. 그러면, NMOS트랜지스터들(N100, N101, N102, N103)이 모두 오프된다. 이때, 4개의 그룹의 디코딩 출력신호들(DRA234(0) - (7), DRA56(0) - (3), DRA78(0) - (3), DRA(0) - (7))중의 하나의 디코딩 출력신호들이 각각 "하이"레벨이 되고, 나머지 디코딩 출력신호들이 각각 "로우"레벨이 된다. 그러면, 출력노드들(O1, O2, O3, O4)이 모두 "하이"레벨이 된다. NOR게이트(NOR3)는 "하이"레벨의 신호들을 비논리합하여 "로우"레벨의 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다.
도1의 설명에서와 마찬가지로, 디코딩 출력신호들(DRA234(0), DRA56(0), DRA78(0), DRA91011(0))이 인가되는 PMOS트랜지스터들(P61, P71, P81, P91)과 NMOS트랜지스터들(N61, N71, N81, N91) 각각의 드레인 공통점에 연결된 퓨즈들(F68, F74, F84, F98)을 제외한 나머지 퓨즈들을 모두 컷팅한 경우의 리던던시 회로의 동작을 설명하면 다음과 같다.
이 경우에는, "하이"레벨의 제어신호(A)가 인가되고, "하이"레벨의 제어신호(A)에 응답하여 NMOS트랜지스터들(N100, N101, N102, N103)이 모두 온된다. 이때, "하이"레벨의 디코딩 출력신호들(DRA234(0), DRA56(0), DRA78(0), DRA91011(0))과 "로우"레벨의 나머지 디코딩 출력신호들이 인가되면 NMOS트랜지스터들(N61, N71, N81, N91)이 모두 온되어 퓨즈들(F68, F74, F84, F98)을 통하여 "로우"레벨의 신호가 전송된다. 따라서, 출력노드들(O1, O2, O3, O4)이 모두 "로우"레벨이 된다. NOR게이트(NOR3)는 "로우"레벨의 출력노드들(O1, O2, O3, O4)을 입력하여 "하이"레벨의 리던던시 워드 라인 인에이블 신호(PRENi)를 발생한다.
도5에 나타낸 본 발명의 반도체 메모리 장치의 리던던시 회로는 리던던시가 필요한 디코딩 출력신호들에 연결된 퓨즈들을 컷팅하지 않고 나머지 퓨즈들을 컷팅함에 의해서 리던던시 워드 라인 인에이블 신호를 발생한다.
따라서, 도5에 나타낸 바와 같이 본 발명의 반도체 메모리 장치의 리던던시 회로는 퓨즈들이 리던던시 회로를 구성하는 PMOS트랜지스터들과 NMOS트랜지스터들의 뒷단에 구성되어 있음으로 인해서 디코딩 출력신호 라인들의 부하가 동일하게 되어 디코딩 출력신호들사이의 스큐가 발생되지 않는다.
상술한 실시예에서는 리던던시 워드 라인 인에이블 신호 발생회로를 예로 들어 설명하였지만, 리던던시 컬럼 선택 신호 라인을 선택하기 위한 리던던시 회로로도 사용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 리던던시 회로는 디코딩 출력신호 라인의 부하가 일정하게 됨으로써 디코딩 출력신호들사이의 스큐가 발생되지 않게 된다.

Claims (4)

  1. 제1전압과 제1노드사이에 병렬 연결되고 입력되는 복수개의 디코딩 출력신호들을 각각 반전하여 출력하기 위한 복수개의 반전수단들;
    상기 제1노드와 제2전압사이에 연결되고 제어신호에 응답하여 리던던시 동작을 제어하기 위한 리던던시 제어수단; 및
    상기 복수개의 반전수단들 각각의 출력 노드와 제2노드사이에 연결된 복수개의 프로그램 수단들을 구비한 리던던시 수단들을 적어도 하나 이상 구비하고,
    상기 적어도 하나 이상의 리던던시 수단들 각각의 제2노드로부터 출력되는 신호들을 조합하여 리던던시 인에이블 신호를 발생하기 위한 리던던시 인에이블 신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  2. 제1항에 있어서, 상기 복수개의 반전수단들 각각은
    상기 제1전압과 상기 제1노드사이에 직렬 연결된 PMOS트랜지스터와 제1NMOS트랜지스터를 구비하고,
    상기 PMOS트랜지스터와 제1NMOS트랜지스터의 게이트로 해당 디코딩 출력신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제1항에 있어서, 상기 리던던시 제어수단은
    상기 제어신호가 인가되는 게이트를 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  4. 제1항에 있어서, 상기 복수개의 프로그램 수단들 각각은
    퓨즈로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
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