KR100305084B1 - 반도체 메모리 장치 및 이 장치의 리던던시 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 리던던시 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 리던던시 방법을 공개한다. 이 장치는 복수개의 메모리 셀 어레이 뱅크들, 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 및 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들을 구비한 반도체 메모리 장치에 있어서, 리던던트 제어신호 및 복수개의 메모리 셀 어레이 블록들 각각의 불량 어드레스를 설정하기 위한 불량 어드레스 설정회로, 리던던트 제어신호 및 불량 어드레스를 디코딩하여 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 복수개의 디코더 및 쉬프팅 제어신호 발생회로, 및 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 복수개의 스위칭 회로들로 구성되어 있다. 따라서, 컬럼 사이클에 동적으로 쉬프팅 제어신호들을 발생하고, 적은 수의 퓨즈로 리던던시 회로를 구성할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 리던던시 방법{Semiconductor memory device and redundancy method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 뱅크 구조에서 리던던시 동작 수행시에 불량이 발생한 데이터 입출력 라인쌍을 인접한 데이터 입출력 라인쌍으로 대체할 수 있는 반도체 메모리 장치 및 이 장치의 리던던시 방법에 관한 것이다.
메모리와 로직이 혼재된 반도체 메모리 장치(MML; merged memory logic)는 고속으로 많은 양의 데이터를 입출력하기 위하여 많은 수의 데이터 입출력 핀들을 가지고 있다.
이와같은 반도체 메모리 장치는 워드 라인과 비트 라인이 직교하고, 워드 라인과 동일한 방향으로 컬럼 선택 신호라인들이 배치되고, 비트 라인과 동일한 방향으로 데이터 입출력 라인들이 배치되어 있다. 따라서, 이 장치의 리던던시 방법은 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인을 리던던트 데이터 입출력 라인으로 대체하게 된다.
미국 특허 번호 제5,892,719호에 공개된 리던던시 방법은 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인을 리던던트 데이터 입출력 라인으로 대체하는 것이다.
미국 특허 번호 제5,796,662호에 공개된 리던던시 방법은 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인을 인접한 데이터 입출력 라인으로 대체하는 것이다. 즉, 이 방법은 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인으로부터 리던던시 데이터 입출력 라인까지를 이웃하는 데이터 입출력 라인으로 대체하는 것이다.
도1은 미국 특허 번호 제5,796,662호에 공개된 반도체 메모리 장치의 리던던시 회로의 블록도로서, n개의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-n), n개의 퓨즈 회로들(12-1, 12-2, ..., 12-n), 버퍼들(14-1, 14-2), 및 쉬프트 회로들(16-1, 16-2)로 구성되어 있다.
n개의 퓨즈 회로들(12-1, 12-2, ..., 12-n)은 n개의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-n) 각각의 리던던시 디코더들 및 쉬프트 선택신호들을 프로그램한다. 만일, 메모리 셀 어레이 블록(12-(n/2+1))이 선택될 때, 퓨즈 회로(12-(n/2+1))로 부터의 비트 쉬프트 선택 신호들이 버퍼(14-2)로 전송된다. 버퍼(14-2)는 쉬프트 회로(16-2)로 쉬프팅 제어신호들을 전송하고, 쉬프트 회로(16-2)는 쉬프팅 제어신호들에 응답하여 데이터 입출력 라인쌍을 쉬프팅한다.
도1에 나타낸 반도체 메모리 장치의 리던던시 회로는 메모리 셀 어레이 블록들 각각의 불량 어드레스가 서로 다른 경우에, 메모리 셀 어레이 블록들 각각의 불량 어드레스를 프로그램하기 위하여 메모리 셀 어레이 블록들 각각이 퓨즈 회로를 구비하여 구성되어 있다.
도1에 나타낸 종래의 반도체 메모리 장치의 리던던시 방법은 복수개의 메모리 셀 어레이 블록들이 하나의 뱅크로 구성되는 경우에는 문제가 되지 않는다.
그러나, 메모리 셀 어레이 뱅크가 멀티 뱅크로 구성되는 경우에는 쉬프팅 제어신호를 컬럼 사이클에 동적으로 발생하기 어렵다. 즉, 서로 다른 뱅크의 서로 다른 블록이 서로 다른 불량 어드레스를 가질 때 멀티 뱅크가 액티브된 상태에서 컬럼 사이클에 동적으로 쉬프팅 제어신호를 발생하기가 어렵다는 문제점이 있다.
즉, 하나의 뱅크에 대하여 컬럼 사이클에 동적으로 쉬프팅 제어신호를 발생하는 것은 가능하나, 멀티 뱅크 구조에서 멀티 뱅크가 액티브된 상태에서 컬럼 사이클에 동적으로 서로 다른 뱅크의 서로 다른 블록의 서로 다른 불량 어드레스를 발생하는 것은 어렵다는 문제점이 있다.
이러한 문제점을 해결하기 위하여 데이터 입출력 라인쌍마다 뱅크들 각각의 메모리 셀 어레이 블록들 각각에 해당하는 퓨즈를 구비하고 프리레이져 테스트 후에 각 블록별로 불량 데이터 입출력 라인쌍이후의 퓨즈를 모두 끊어주는 방법을 사용할 수도 있다.
그러나, 이 방법은 메모리 셀 어레이 블록별로 많은 수의 퓨즈들을 필요로 한다. 예를 들어, 데이터 입출력 라인이 512개인 경우에 2개의 메모리 셀 어레이 뱅크별로 4개의 메모리 셀 어레이 블록들이 존재하면 8개의 메모리 셀 어레이 블록들이 존재하게 된다. 이때, 8개의 메모리 셀 어레이 블록별로 따로 불량 어드레스를 저장하고, 컬럼 사이클에 동적으로 입출력 쉬프트 정보를 발생하기 위하여는 총 4096개의 퓨즈가 필요하다. 따라서, 이 방법은 사용되는 퓨즈의 개수가 많아지게 됨으로써 좋은 방법이 되지 못한다.
또한, 이와같이 퓨즈의 개수가 많아지게 되면 레이아웃시에 파워 라인 또는 신호 라인들을 배치시키기가 어렵다는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 멀티 뱅크 구조에서 컬럼 사이클에 동적으로 쉬프팅 제어신호를 발생할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 종래 기술의 문제점을 해결하기 위하여 리던던시를 위하여 사용되는 퓨즈의 개수를 줄일 수 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 방법을 제공하는데 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 제1제어신호들 각각에 응답하여 리던던트 제어신호 및 불량 어드레스를 각각 설정하기 위한 불량 어드레스 설정수단, 및 상기 리던던트 제어신호 및 불량 어드레스를 각각 디코딩하여 복수개의 디코딩 출력신호를 발생하여 복수개의 제2제어신호들 각각에 응답하여 상기 디코딩 출력신호를 래치하고 복수개의 제3제어신호들 각각에 응답하여 상기 래치된 데이터를 복수개의 쉬프팅 제어신호들로 발생하기 위한 복수개의 디코더 및 쉬프팅 제어회로들을 구비한 것을 특징으로 한다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일실시예는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 및 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들을 구비한 반도체 메모리 장치에 있어서, 리던던트 제어신호 및 상기 복수개의 메모리셀 어레이 블록들 각각의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단, 상기 리던던트 제어신호 및 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 복수개의 디코더 및 쉬프팅 제어신호 발생수단, 및 상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 복수개의 스위칭 수단들을 구비한 것을 특징으로 한다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들, 및 상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서, 자동 리플레쉬 명령에 응답하여 상기 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들을 선택하기 위한 컬럼 어드레스 그룹별 선택 제어신호들을 발생하기 위한 제어신호 발생수단, 상기 컬럼 어드레스 그룹별 선택 제어신호에 응답하여 컬럼 어드레스 그룹별 리던던트 제어신호 및 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단, 상기 리던던트 제어신호 및 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 복수개의 디코더 및 쉬프팅 제어신호 발생수단, 및 상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 복수개의 스위칭 수단들을 구비한 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 방법의 일실시예는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 및 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들을 구비한 반도체 메모리 장치의 리던던시 방법에 있어서, 리던던트 제어신호 및 상기 복수개의 메모리 셀 어레이 블록들 각각의 불량 어드레스를 설정하는 불량 어드레스 설정단계, 상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 디코딩 및 쉬프팅 제어신호 발생단계, 및 상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하는 스위칭 단계를 구비한 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 방법의 다른 실시예는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들, 및 상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치의 리던던시 방법에 있어서, 자동 리플레쉬 명령에 응답하여 상기 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들을 선택하기 위한 컬럼 어드레스 그룹별 선택 제어신호들을 발생하는 제어신호 발생단계, 상기 컬럼 어드레스 그룹별 선택 제어신호에 응답하여 컬럼 어드레스 그룹별 리던던트 제어신호 및 불량 어드레스를 설정하기 위한 불량 어드레스 설정단계, 상기 리던던트 제어신호 및 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하는 단계,및 상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하는 스위칭 단계를 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 실시예의 블록도이다.
도2는 본 발명의 반도체 메모리 장치의 실시예의 블록도이다.
도3은 도2에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것이다.
도4는 도2에 나타낸 불량 어드레스 설정회로의 실시예의 회로도이다.
도5는 도2에 나타낸 디코더 및 쉬프팅 제어회로의 실시예의 회로도이다.
도6은 도2에 나타낸 스위칭 회로의 실시예의 회로도이다.
도7은 도2에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도8은 본 발명의 다른 실시예의 반도체 메모리 장치의 블록도이다.
도9는 도8에 나타낸 제어신호 발생회로의 실시예의 회로도이다.
도10은 도8에 나타낸 불량 어드레스 설정회로의 실시예의 회로도이다.
도11은 도8에 나타낸 디코더 및 쉬프팅 제어회로의 실시예의 회로도이다.
도12는 도8에 나타낸 블록도의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 리던던시 방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 4개의 메모리 셀 어레이 블록들((BABLA, BABLB, BABLC, BABLD), (BBBLA, BBBLB, BBBLC, BBBLD))로 각각 구성된 2개의 메모리 셀 어레이 뱅크들(BA, BB), 센스 증폭기들(20-1, 20-2, ..., 20-32, 20-33), 데이터 입력 드라이버들(22-1, 22-2, ..., 22-32, 22-33), 스위칭 회로들(24-1, 24-2, ..., 24-32), 데이터 출력버퍼들(26-1, 26-2, ..., 26-32), 데이터 입력버퍼들(28-1, 28-2, ..., 28-32), 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-32), 및 불량 어드레스 설정회로(32)로 구성되어 있다.
도2에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
메모리 셀 어레이 뱅크들(BA, BB) 각각의 메모리 셀 어레이 블록들(BABLA, BABLB, BABLC, BABLD, BBBLA, BBBLB, BBBLC, BBBLD)은 블록 신호들(BABLA, BABLB, BABLC, BABLD, BBBLA, BBBLB, BBBLC, BBBLD)에 각각 응답하여 인에이블된다. 센스 증폭기들(20-1, 20-2, ..., 20-32, 20-33)은 데이터 입출력 라인쌍들((IO1, IO1B),(IO2, IO2B), ..., (IO32, IO32B), (RIO, RIOB)) 각각으로부터 출력되는 데이터를 증폭하여 출력한다. 데이터 입력 드라이버들(22-1, 22-2, ..., 22-32, 22-33)은 입력 데이터를 구동하여 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B), (RIO, RIOB))로 각각 출력한다. 스위칭 회로들(24-1, 24-2, ..., 24-32)은 쉬프팅 제어신호들(SH1, SH2, ..., SH32)에 각각 응답하여 해당 센스 증폭기들(20-1, 20-2, ..., 20-32)로부터 출력되는 데이터를 선택하여 출력하거나, 인접한 센스 증폭기들(20-2, ..., 20-32, 20-33)로부터 출력되는 데이터를 선택하여 출력하고, 해당 데이터 입력 드라이버들(22-1, 22-2, ..., 22-32)로 입력 데이터를 출력하거나, 인접한 데이터 입력 드라이버들(22-2, ..., 22-32, 22-33)로 입력 데이터를 출력한다. 데이터 출력버퍼들(26-1, 26-2, ..., 26-32)은 스위칭 회로들(24-1, 24-2, ..., 24-32) 각각으로부터 출력되는 데이터를 버퍼하여 외부로 출력한다. 데이터 입력버퍼들(28-1, 28-2, ..., 28-32)은 외부로부터 입력되는 데이터를 버퍼하여 스위칭 회로들(24-1, 24-2, ..., 24-32)로 각각 출력한다. 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-32) 각각은 리던던트 제어신호(PSDQ) 및 불량 어드레스(A0-A4)를 각각 디코딩하고 전단으로부터 출력되는 신호들(PSH1, PSH2, PSH3, ..., PSH32) 각각에 응답하여 쉬프팅 제어신호들(SH1, SH2, ..., SH32)을 각각 발생한다. 불량 어드레스 설정회로(32)는 선택신호들(BLAA, BLBA, BLCA, BLDA, BLAB, BLBB, BLCB, BLDB) 각각에 응답하여 리던던트 제어신호(PSDQ) 및 불량 어드레스(A0-A4)를 설정한다. 선택신호들(BLAA, BLBA, BLCA, BLDA)은 로우 액티브시에 뱅크 신호(BA)를 이용하여 발생되는 신호(RBA)와 블록 신호들(BABLA,BABLB, BABLC, BABLD)을 각각 논리곱하여 발생되는 신호이고, 선택신호들(BLAB, BLBB, BLCB, BLDB) 각각은 로우 액티브시에 뱅크 신호(BB)를 이용하여 발생되는 신호(RBB)와 블록 신호들(BBBLA, BBBLB, BBBLC, BBBLD)을 각각 논리곱하여 발생되는 신호이다.
도3은 도2에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것으로, 메모리 셀 어레이 뱅크(BA)의 메모리 셀 어레이 블록들(BABLA, BABLB, BABLC, BABLD)과 메모리 셀 어레이 뱅크(BB)의 메모리 셀 어레이 블록들(BBBLA, BBBLB, BBBLC, BBBLD)이 상하로 배치되어 있다.
메모리 셀 어레이 블록들(BABLA, BABLB, BABLC, BABLD, BBBLA, BBBLB, BBBLC, BBBLD) 각각의 워드 라인(WL)들은 가로 방향으로 배치되고, 비트 라인(BL)들은 워드 라인(WL)과 직교하는 방향으로 배치되어 있다. 그리고, 메모리 셀 어레이 블록들사이에 공유하는 2개의 컬럼 선택 신호 라인들((CSL0, CSL2), (CSL1, CSL3))은 워드 라인(WL)과 동일한 방향으로 배치되고, 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B), (RIO, RIOB))은 워드 라인(WL)과 직교하는 방향으로 배치되어 있다. 도3에서, 워드 라인(WL)은 대표적인 하나의 워드 라인만을 나타낸 것이다.
데이터 입출력 라인쌍(IO1, IO1B)에 연결된 메모리 셀 어레이 블록(BABLA)의 부분 블록(BLA1)은 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), (BL3, BL3B), (BL4, BL4B)) 각각에 연결된 센스 증폭기들(40-1, 40-2, 40-3, 40-4), 센스 증폭기들(40-1, 40-2, 40-3, 40-4) 각각에 연결되고 컬럼 선택 신호들(CSL0, CSL1, CSL2, CSL3)에 의해서 각각 제어되는 데이터 입출력 게이트들(IOG1, IOG2, IOG3, IOG4)로 구성되어 있다. 메모리 셀 어레이 블록(BABLA)의 다른 부분 블록들(BLA2, ..., BLA32, RBLA)의 구성은 부분 블록(BLA1)의 구성과 동일하다. 또한, 부호를 표기하지 않은 다른 메모리 셀 어레이 블록들(BABLB, BABLC, BABLD, BBBLA, BBBLB, BBBLC, BBBLD)의 부분 블록들의 구성도 부분 블록(BLA1)의 구성과 동일하다.
도3에 나타낸 메모리 셀 어레이 블록의 동작을 설명하면 다음과 같다.
블록 신호(BABLA)가 인에이블되고, 컬럼 선택 신호(CSL0)가 '하이'레벨이 되면, 메모리 셀 어레이 블록(BABLA)의 부분 블록들(BLA1, BLA2, ..., BLA32)의 데이터 입출력 게이트들(IOG1)이 각각 선택되어 라이트시에는 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B))로 전송된 데이터가 센스 증폭기들(40-1)을 통하여 비트 라인쌍(BL1, BL1B)으로 전송된다. 리드시에는 비트 라인쌍(BL1, BL1B)으로 전송된 데이터가 센스 증폭기들(40-1)을 통하여 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B))로 전송된다.
상술한 바와 같은 동작을 수행함에 의해서 데이터가 리드, 라이트된다.
그런데, 만일 메모리 셀 어레이 블록(BABLA)의 부분 블록(BLA1)에 불량이 발생한 경우에는 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B))로(로부터) 데이터를 입(출)력하는 것이 아니라, 도2에 나타낸 리던던트 회로 블록들을 사용함에 의해서 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B))을 쉬프팅하여 데이터 입출력 라인쌍들((IO2, IO2B), ..., (IO32, IO32B), (RIO, RIOB))로(로부터) 데이터를 입(출)력한다.
도4는 도2에 나타낸 불량 어드레스 설정회로의 실시예의 회로도로서, 리던던트 제어신호 설정회로(32-1), 및 어드레스 설정회로들(32-2, 32-3, 32-4, 32-5, 32-6)로 구성되어 있다.
리던던트 제어신호 설정회로(32-1)는 PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2, N3, N4, N5, N6, N7, N8), 퓨즈들(F1, F2, F3, F4, F5, F6, F7, F8), 및 인버터들(I1, I2)로 구성되어 있다.
리던던트 제어신호 설정회로(32-1)의 동작을 설명하면 다음과 같다.
뱅크 액티브 명령 인가시에 프리차지 신호(PRE)가 '로우'레벨로 천이한다. 그러면, PMOS트랜지스터(P1)가 온되어 노드(A)로 '하이'레벨의 신호를 발생한다. 인버터들(I1, I2)은 '하이'레벨의 신호를 지연하여 '하이'레벨의 리던던트 제어신호(PSDQ)를 발생한다. PMOS트랜지스터(P2)는 '로우'레벨의 인버터(I1)의 출력신호에 응답하여 온되어 노드(A)의 '하이'레벨의 신호를 래치한다.
리던던시가 필요하지 않는 경우에는 퓨즈들(F1, F2, ..., F8)을 컷팅하지 않음에 의해서 선택신호들(BLAA, BLBA, BLCA, BLDA, BLAB, BLBB, BLCB, BLDB)중의 하나가 선택되면 노드(A)로 '로우'레벨의 신호를 발생한다. 인버터들(I1, I2)은 '로우'레벨의 신호를 지연하여 '로우'레벨의 리던던트 제어신호(PSDQ)를 발생한다.
만일, 도2에 나타낸 메모리 셀 어레이 뱅크(BA)의 메모리 셀 어레이 블록(BABLA)과 메모리 셀 어레이 블록(BB)의 메모리 셀 어레이 블록(BBBLB)에 불량이 발생한 경우에는 선택신호들(BLAA, BLBB)이 인가되는 NMOS트랜지스터들(N1, N6)에 연결된 퓨즈들(F1, F6)을 컷팅한다. 그래서, 선택신호들(BLAA, BLBB)이 '하이'레벨이 되면 인버터(I1)와 PMOS트랜지스터(P2)에 의해서 래치되어 있던 '하이'레벨의 리던던트 제어신호(PSDQ)를 발생한다.
어드레스 설정회로들(32-2, 32-3, 32-4, 32-5, 32-6) 각각은 PMOS트랜지스터들(P3, P4), NMOS트랜지스터들(N9, N10, N11, N12, N13, N14, N15, N16), 퓨즈들(F9, F10, F11, F12, F13, F14, F15, F16), 및 인버터들(I3, I4)로 구성되어 있다. 즉, 어드레스 설정회로들(32-2, 32-3, 32-4, 32-5, 32-6)의 구성은 리던던트 제어신호 설정회로(32-1)의 구성과 동일하다.
어드레스 설정회로들의 동작을 설명하면 다음과 같다.
리던던시가 필요하지 않는 경우에는 퓨즈들(F9, F10, F11, ..., F16)을 컷팅하지 않음에 의해서 선택신호들(BLAA, BLBA, BLCA, BLDA, BLAB, BLBB, BLCB, BLDB)중의 하나가 선택되면 노드(B)로 '로우'레벨의 신호를 발생한다. 인버터들(I1, I2)은 '로우'레벨의 신호를 지연하여 '로우'레벨의 어드레스와 '하이'레벨의 반전 어드레스를 발생한다.
만일, 메모리 셀 어레이 뱅크(BA)의 블록(BABLA)의 어드레스(A4A3A2A1A0) '00000'와 메모리 셀 어레이 뱅크(BB)의 블록(BBBLB)의 어드레스 '00001'에 불량이 발생한 경우에, 어드레스 설정회로(32-6)의 NMOS트랜지스터(N14)에 연결된 퓨즈(F14)만 컷팅하면 된다. 그래서, 선택신호(BLAA)가 '하이'레벨이 되면, 어드레스 설정회로들(32-2, 32-3, ..., 32-6)은 어드레스(A4A3A2A1A0) '00000'을 출력한다. 그리고, 선택신호(BLBB)가 '하이'레벨이 되면, 어드레스 설정회로들(32-2, 32-3, ..., 32-5)은 어드레스(A4A3A2A1) '0000'을 출력하고, 어드레스 설정회로(32-6)는 래치된 어드레스(A0) '1'을 출력한다.
도5는 도2에 나타낸 디코더 및 쉬프팅 제어회로들의 일실시예의 회로도로서, 홀수번째 디코더 및 쉬프팅 제어회로(30-1)는 NAND게이트들(NA1, NA2), 및 인버터(I9)로 구성된 디코더(50-1), '하이'레벨의 신호들(RBA, RBB) 각각에 응답하여 디코더(50-1)의 출력신호를 각각 전송하기 위한 CMOS전송 게이트들(C1, C2), CMOS전송 게이트들(C1, C2)의 출력신호를 반전하고 래치하기 위한 래치들(L1, L2), 및 뱅크 리드/라이트 신호들(BARW, BBRW) 각각에 응답하여 래치들(L1, L2) 각각의 출력신호를 쉬프팅 제어신호(SH1)로 전송하기 위한 CMOS전송 게이트들(C3, C4)로 구성되어 있다. 인버터들(I5, I6, I7, I8) 각각은 뱅크 신호들(BA, BB) 및 뱅크 리드/라이트 신호들(BARW, BBRW)을 반전한다. 다른 홀수번째 디코더 및 쉬프팅 제어회로들의 구성은 홀수번째 디코더 및 쉬프팅 제어회로(30-1)의 구성과 동일하다.
그리고, 짝수번째 디코더 및 쉬프팅 제어회로(30-2)는 NAND게이트(NA3), 인버터(I14), 및 NOR게이트(NOR1)로 구성된 디코더(50-2), '하이'레벨의 신호들(RBA, RBB) 각각에 응답하여 디코더(50-2)의 출력신호를 각각 전송하기 위한 CMOS전송 게이트들(C5, C6), CMOS전송 게이트들(C5, C6)의 출력신호를 각각 반전하고 래치하기 위한 래치들(L3, L4), 및 '하이'레벨의 뱅크 리드/라이트 신호들(BARW, BBRW) 각각에 응답하여 래치들(L3, L4) 각각의 출력신호를 쉬프팅 제어신호(SH2)로 각각 전송하기 위한 CMOS전송 게이트들(C7, C8)로 구성되어 있다. 다른 짝수번째 디코더 및 쉬프팅 제어회로들의 구성은 짝수번째 디코더 및 쉬프팅 제어회로(30-2)의 구성과 동일하다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
리던던시가 필요하지 않는 경우에는 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32) 각각의 NAND게이트(NA1, NA2)의 출력신호가 모두 '하이'레벨이 된다. 그리고, 신호(PSH1)는 '하이'레벨로 고정된다.
홀수번째 디코더 및 쉬프팅 제어회로들(30-1, ..., 30-31)의 NAND게이트(NA2)와 인버터(I9)는 '하이'레벨의 신호를 발생한다. CMOS전송 게이트들(C1, C2)은 '하이'레벨의 신호들(RBA, RBB)에 각각 응답하여 '하이'레벨의 신호를 전송한다. 래치들(L1, L2)은 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. CMOS전송 게이트들(C3, C4)은 '하이'레벨의 뱅크 리드/라이트 신호들(BARW, BBRW)에 각각 응답하여 '로우'레벨의 신호를 쉬프팅 제어신호들(SH1, ..., SH31)로 발생한다.
그리고, 짝수번째 디코더 및 쉬프팅 제어회로들(30-2, ..., 30-32)의 인버터(I14)는 '하이'레벨의 NAND게이트(NA2)의 출력신호를 반전하여 '로우'레벨의 신호를 발생하고, NOR게이트(NOR1)는 '로우'레벨의 NAND게이트(NA2)의 출력신호(PSH2)와 '로우'레벨의 인버터(I14)의 출력신호를 비논리합하여 '하이'레벨의 신호를 발생한다. CMOS전송 게이트들(C5, C6)은 '하이'레벨의 신호들(RBA, RBB)에 각각 응답하여 '하이'레벨의 신호를 전송한다. 래치들(L3, L4)은 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. CMOS전송 게이트들(C7, C8)은 '하이'레벨의 뱅크 리드/라이트 신호(BARW, BBRW)에 각각 응답하여 '로우'레벨의 신호를 쉬프팅 제어신호들(SH2, ..., SH32)로 발생한다.
만일 메모리 셀 어레이 뱅크(BA)의 블록(BABLA)의 어드레스 '00000'와 메모리 셀 어레이 뱅크(BB)의 블록(BBBLB)의 어드레스 '00001'에 불량이 발생하여 리던던시가 필요한 경우에, 선택신호(BLAA)가 발생되면 불량 어드레스 설정회로(32)로부터 '하이'레벨의 리던던시 제어신호(PSDQ)와 어드레스(A4A3A2A1A0) '00000'가 발생된다. 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32)의 디코더들(50-1, 50-2)의 출력신호들은 모두 '로우'레벨이 된다. 따라서, 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32)의 CMOS전송 게이트들(C1, C5)은 '하이'레벨의 신호(RBA)에 응답하여 온되어 '로우'레벨의 신호를 전송하고, 래치들(L1, L3)은 '로우'레벨의 신호를 반전하고 래치하여 '하이'레벨의 신호를 발생한다. CMOS전송 게이트들(C3, C7)은 '하이'레벨의 뱅크 리드/라이트 신호(BARW)에 응답하여 래치들(L1, L3)에 래치된 '하이'레벨의 신호를 쉬프팅 제어신호들(SH1, SH2, ..., SH31, SH32)로 각각 출력한다.
반면에, 선택신호(BLBB)가 발생되면, 불량 어드레스 설정회로(32)로부터 '하이'레벨의 리던던시 제어신호(PSDQ)와 어드레스 '00001'가 발생된다. 디코더 및 쉬프팅 제어회로(30-1)의 디코더(50-1)의 출력신호는 '하이'레벨이 되고, 디코더 및 쉬프팅 제어회로들(30-2, ..., 30-31, 30-32)의 디코더(50-2)의 출력신호는 '로우'레벨이 된다. 디코더 및 쉬프팅 제어회로(30-1)의 CMOS전송 게이트(C2)는 '하이'레벨의 신호(RBB)에 응답하여 온되어 '하이'레벨의 신호를 전송하고, 래치(L2)는 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. CMOS전송 게이트(C4)는 '하이'레벨의 뱅크 리드/라이트 신호(BARW)에 응답하여 래치(L2)에 래치된 '로우'레벨의 신호를 쉬프팅 제어신호(SH1)로 출력한다. 디코더 및 쉬프팅 제어회로들(30-2, ..., 30-31, 30-32)의 CMOS전송 게이트들(C2, C6)은 '하이'레벨의 신호(RBB)에 응답하여 온되어 '로우'레벨의 신호를 전송하고, 래치들(L2, L4)은 '로우'레벨의 신호를 반전하고 래치하여 '하이'레벨의 신호를 발생한다. CMOS전송 게이트들(C4, C8)은 래치들(L2, L4)에 래치된 '하이'레벨의 신호를 쉬프팅 제어신호들(SH2, ..., SH31, SH32)로 출력한다.
도6은 도2에 나타낸 스위칭 회로의 실시예의 회로도로서, 스위칭 회로들 각각은 CMOS전송 게이트들(C9, C10, C11, C12), 및 인버터들(I19, I20)로 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
쉬프팅 제어신호(SH1)가 '로우'레벨이면 CMOS전송 게이트들(C9, C11)이 온되어 센스 증폭기(20-1)로부터 출력되는 데이터(O1)를 출력 데이터(DO1)로 출력하고, 입력 데이터(DI1)가 입력 데이터(I1)로 출력되어 데이터 입력 드라이버(22-1)로 입력된다.
반면에, 쉬프팅 제어신호(SH1)가 '하이'레벨이면 CMOS전송 게이트들(C10, C12)이 온되어 센스 증폭기(20-2)로부터 출력되는 데이터(N01)를 출력 데이터(DO1)로 출력하고, 입력 데이터(DI1)가 입력 데이터(NI1)로 출력되어 데이터 입력 드라이버(22-2)로 입력된다.
즉, 도6에 나타낸 스위칭 회로는 쉬프팅 제어신호(SH1)가 '로우'레벨이면 해당 센스 증폭기로부터 출력되는 데이터를 선택하여 출력하고, 해당 데이터 입력 드라이버로 입력 데이터를 선택하여 인가한다. 반면에, 쉬프팅 제어신호(SH1)가 '하이'레벨이면 우측에 위치한 센스 증폭기로부터 출력되는 데이터를 선택하여 출력하고, 우측에 위치한 데이터 입력 드라이버로 입력 데이터를 인가한다.
다른 스위칭 회로들(24-2, ..., 24-31, 24-32)의 동작은 상술한 스위칭 회로(24-1)의 동작과 동일하다.
도6에 나타낸 스위칭 회로는 전단의 쉬프팅 제어신호가 '하이'레벨이면 그 이후의 쉬프팅 제어신호들이 모두 '하이'레벨이 된다. 따라서, 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인쌍을 인접한 데이터 입출력 라인쌍으로 대체해나가게 된다.
즉, 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인쌍으로부터의 데이터 입출력 라인쌍들이 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인쌍이후의 데이터 입출력 라인쌍들과 리던던트 데이터 입출력 라인쌍까지의 데이터 입출력 라인쌍으로 각각 대체된다.
도7은 도2에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 로우 스트로우브 신호 발생으로부터 다음 로우 스트로우브 신호 발생까지의 지연시간(tRRD)이 3클럭(CLOCK)이고, 메모리 셀 어레이 뱅크(BA)의 메모리 셀 어레이 블록(BABLA)의 어드레스(A4A3A2A1A0) '00000'와 메모리 셀 어레이 뱅크(BB)의 메모리 셀 어레이 블록(BLB)의 어드레스 '00001'에 불량이 발생한 경우의 동작 타이밍도이다.
로우 사이클에서, 메모리 셀 어레이 뱅크(BA)를 액티브하기 위한 뱅크 액티브 명령(BAACT)이 인가되면, 뱅크 신호(BA)가 '하이'레벨로 천이하고, 시간(tRRD)만큼 지연되어 메모리 셀 어레이 뱅크(BB)를 액티브하기 위한 뱅크 액티브 명령(BBACT)이 인가되면, 뱅크 신호(BB)가 '하이'레벨로 천이한다.
신호들(RBA, RBB)은 뱅크 신호들(BA, BB)의 '하이'레벨로의 천이에 응답하여 '하이'레벨로 천이되고 소정 시간 후에 '로우'레벨로 천이된다.
뱅크 신호들(BA, BB) 인가시에 블록 신호들(BABLA, BBBLB)이 인가되면 신호들(RBA, RBB)과 블록 신호들(BABLA, BBBLB)을 논리곱함에 의해서 '하이'레벨의 선택신호들(BLAA, BLBB)이 발생된다.
불량 어드레스 설정회로(32)의 리던던트 제어신호 설정회로(32-1)는 뱅크 액티브 신호들(BAACT, BBACT) 발생시에 '로우'레벨의 프리차지 신호(PRE)들에 응답하여 프리차지되고, '하이'레벨의 선택신호들(BLAA, BLBB) 각각에 응답하여 '하이'레벨의 리던던트 제어신호(PSDQ)를 발생한다. 또한, 불량 어드레스 설정회로(32)의 어드레스 설정회로들(32-2, 32-3, 32-4, 32-5, 32-6)은 선택신호들(BLAA, BLBB) 각각에 응답하여 어드레스(A4A3A2A1A0) '00000', '00001'을 발생한다.
선택신호(BLAA)의 '하이'레벨 구간에서 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32)의 디코더들(50-1, 50-2)은 '하이'레벨의 신호들(PSH1, ..., PSH31)을 각각 발생하고 '로우'레벨의 신호들(PSH2, ..., PSH32)을 발생한다. 그리고, 선택신호(BLBB)의 '하이'레벨 구간에서 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32)의 디코더들(50-1, 50-2)은 '로우'레벨의 신호(PSH1)와 '로우'레벨의 신호들(PSH2, ..., PSH32)을 발생하고, '하이'레벨의 신호들(...,PSH31)을 발생한다.
뱅크 신호(BA)가 '로우'레벨이면, 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32)의 디코더들(50-1, 50-2)의 '로우'레벨의 신호를 래치한다. 뱅크 신호(BB)가 '로우'레벨이면, 디코더 및 쉬프팅 제어회로(30-1)의 디코더(50-1)의 '하이'레벨이 신호를 래치하고, 디코더 및 쉬프팅 제어회로들(30-2, ..., 30-31, 30-32)의 디코더들(50-1, 50-2)의 '로우'레벨의 신호를 래치한다.
그리고, 컬럼 사이클에서 뱅크 리드/라이트 명령이 인가되고 뱅크 신호들(CBA, CBB)이 인가되면 뱅크 신호들(CBA, CBB)에 응답하여 뱅크 리드/라이트 신호들(BARW, BBRW)이 각각 발생된다. '하이'레벨의 뱅크 리드/라이트 신호(BARW)에 응답하여 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-31, 30-32)은 래치된 '하이'레벨의 데이터를 쉬프팅 제어신호들(SH1, SH2, ..., SH31, SH32)로 각각 출력한다. '하이'레벨의 뱅크 리드/라이트 신호(BBRW)에 응답하여 디코더 및 쉬프팅 제어회로(30-1)는 래치된 '로우'레벨의 데이터를 쉬프팅 제어신호(SH1)로 출력하고, 디코더 및 쉬프팅 제어회로들(30-2, ..., 30-31, 30-32)은 래치된 '하이'레벨의 데이터를 쉬프팅 제어신호들(SH2, ..., SH31, SH32)로 각각 출력한다.
도8은 본 발명의 다른 실시예의 반도체 메모리 장치의 블록도로서, 도2에 나타낸 블록도의 구성에서, 디코더 및 쉬프팅 제어회로들(30-1, 30-2, ..., 30-32) 각각을 디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-32)로 각각 대체하고, 불량 어드레스 설정회로(32)를 불량 어드레스 설정회로(38)로 대체하여 구성하고, 제어신호 발생회로(36)를 더 구비하여 구성되어 있다.
도8에 나타낸 블록도는 컬럼 어드레스 그룹별 리던던시를 수행하는 경우의 실시예를 나타내는 것으로, 도3에 나타낸 바와 같이 컬럼 어드레스를 디코딩함에 의해서 발생되는 컬럼 선택 신호들(CSL0, CSL1, CSL2, CSL3)에 의해서 메모리 셀 어레이 블록들 각각의 부분 블록들을 4개의 컬럼 어드레스 그룹별 부분 블록들로 나눌 수 있다. 즉, 부분 블록(BLA1)을 입출력 게이트들(IOG1, IOG2, IOG3, IOG4) 각각에 연결된 4개의 컬럼 어드레스 그룹별 부분 블록들로 나눌 수 있다.
도8의 구성에서, 도2의 구성과 동일한 블록들에 대한 설명은 도2의 설명을 참고로 하면 쉽게 이해될 것이다. 나머지 다른 블록들의 기능을 설명하면 다음과 같다.
제어신호 발생회로(36)는 프리셋트 신호(PRESET)에 응답하여 리셋되고 더미 자동 리플레쉬 신호(PRFH)에 응답하여 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)을 각각 발생한다. 불량 어드레스 설정회로(38)는 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P) 각각에 응답하여 리던던트 제어신호 및 불량 어드레스를 설정한다. 즉, 불량 어드레스 설정회로(38)는 컬럼 어드레스 그룹별 리던던트 제어신호 및 불량 어드레스를 각각 설정한다. 디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-32) 각각은 리던던트 제어신호 및 불량 어드레스를 디코딩하고 전단으로부터 인가되는 신호(PSH1, PSH2, PSH3, ..., PSH32)에 각각 응답하여 쉬프팅 제어신호들(SH1, SH2, ..., SH32)을 발생한다.
도9는 도8에 나타낸 제어신호 발생회로의 실시예의 블록도로서, 신호들(PRCA0, PRCA1, PRCA2, PRCA3)을 발생하기 위한 4개의 직렬 연결된 D플립플롭들(60-1, 60-2, 60-3, 60-4)로 구성된 신호 발생회로(60), 신호들(PRCA0, PRCA1, PRCA2, PRCA3)을 각각 입력하여 펄스 형태의 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)을 각각 발생하기 위한 펄스 발생회로들(36-1, 36-2, 36-3, 36-4)로 구성되어 있다. 펄스 발생회로들(36-1, 36-2, 36-3, 36-4) 각각은 반전 지연회로(62), NAND게이트(NA4), 및 인버터(I31)로 구성되어 있다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
프리셋트 신호(PRESET)가 인가되면 D플립플롭들(60-1, 60-2, 60-3, 60-4)의 출력신호들(PRCA0, PRCA1, PRCA2, PRCA3)이 모두 '0'가 된다. D플립플롭들(60-1, 60-2, 60-3, 60-4)은 '로우'레벨의 더미 자동 리플레쉬 신호(PRFH)에 응답하여 데이터 입력단자(D)로 인가되는 신호를 각각 래치하고, '하이'레벨의 더미 자동 리플레쉬 신호(PRSH)에 응답하여 래치된 신호를 신호들(PRCA0, PRCA1, PRCA2, PRCA3)로 각각 출력한다.
펄스 발생회로(36-1)의 동작을 설명하면 다음과 같다.
반전 지연회로(62)는 신호(PRCA0)를 소정 시간 지연하고 반전한다. NAND게이트(NA4)와 인버터(I31)는 신호(PRCA0)와 반전 지연회로(62)의 출력신호가 모두 '하이'레벨인 경우에 '하이'레벨의 제어신호(PRCA0P)를 출력한다. 그리고, 펄스 발생회로들(36-2, 36-3, 36-4)의 동작은 펄스 발생회로(36-1)의 동작과 동일하다.
따라서, 펄스 발생회로들(36-1, 36-2, 36-3, 36-4)은 신호들(PRCA0, PRCA1, PRCA2, PRCA3)이 '하이'레벨로 천이하면 '하이'레벨로 천이한 후 소정 시간 후에 '로우'레벨로 천이하는 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)을 각각 발생한다.
도10은 도8에 나타낸 불량 어드레스 설정회로의 실시예의 회로도로서, 리던던트 제어신호 설정회로(38-1), 및 어드레스 설정회로들(38-2, 38-3, 38-4, 38-5, 38-6)로 구성되어 있다.
리던던트 제어신호 설정회로(38-1)는 도4에 나타낸 리던던트 제어신호 설정회로(32-1)에서 NMOS트랜지스터들(N5, N6, N7, N8)과 퓨즈들(F5, F6, F7, F8)을 제거하여 구성되어 있다.
어드레스 설정회로들(38-2, 38-3, 38-4, 38-5, 38-6) 각각은 도4에 나타낸 어드레스 설정회로들(32-2, 32-3, 32-4, 32-5, 32-6) 각각에서 NMOS트랜지스터들(N13, N14, N15, N16)과 퓨즈들(F13, F14, F15, F16)을 제거하여 구성되어 있다.
그리고, 리던던트 제어신호 및 어드레스 설정회로들(38-1, 38-2, 38-3, 38-4, 38-5, 38-6) 각각의 NMOS트랜지스터들로 선택신호들(BLAA, BLBA, BLCA, BLDA, BLAB, BLBB, BLCA, BLDB)이 인가되는 것이 아니라 신호들(PRCA0, PRCA1, PRCA2, PRCA3)이 인가되어 구성되어 있다.
즉, 도10에 나타낸 불량 어드레스 설정회로는 파워 업시에 발생되는 더미 자동 리플레쉬 신호(PRFH)에 응답하여 발생되는 가상적인 컬럼 어드레스 그룹별 선택신호들, 즉 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)에 응답하여 해당 컬럼 어드레스 그룹의 리던던트 제어신호와 불량 어드레스를 설정한다.
도10에 나타낸 리던던트 제어신호 설정회로(38-1)와 불량 어드레스 설정회로들(38-2, 38-3, 38-4, 38-5, 38-6)의 동작은 도4에 나타낸 리던던트 제어신호 설정회로(32-1) 및 불량 어드레스 설정회로들(32-2, 32-3, 32-4, 32-5, 32-6)의 동작과 동일하므로 상세한 설명은 생략하기로 한다.
예를 들어 설명하면, 컬럼 어드레스 그룹들 각각의 불량인 메모리 셀에 연결된 데이터 라인쌍 '00000', '00001'에 각각 불량이 발생한 경우에 리던던트 제어신호 설정회로(38-1)의 퓨즈들(F1, F2)을 컷팅하고, 불량 어드레스 설정회로(38-6)의 퓨즈(F10)를 컷팅하면 된다.
도11은 도8에 나타낸 디코더 및 쉬프팅 제어회로들의 실시예의 회로도로서, 홀수번째 디코더 및 쉬프팅 제어회로들(34-1, ..., 34-31)의 구성은 도5에 나타낸 홀수번째 쉬프팅 제어회로들(30-1, ..., 30-31)의 각각의 구성에 CMOS전송 게이트들(C9, C10, C11, C12), 인버터들(I23, I24)로 구성된 래치(L5), 및 인버터들(I25, I26)로 구성된 래치(L6)를 추가하여 구성되어 있다.
그리고, 짝수번째 디코더 및 쉬프팅 제어회로들(34-2, ..., 34-32) 각각의 구성은 도5에 나타낸 짝수번째 디코더 및 쉬프팅 제어회로들(30-2, ..., 30-32) 각각의 구성에 CMOS전송 게이트들(C13, C14, C15, C16), 인버터들(I27, I28)로 구성된 래치(L7), 및 인버터들(I29, I30)로 구성된 래치(L8)를 추가하여 구성되어 있다. 그리고, CMOS전송 게이트들(C1, C5)로 제어신호(PRCA0P)가 인가되고, CMOS전송 게이트들(C2, C6)로 제어신호(PRCA1P)가 인가되고, CMOS전송 게이트들(C9, C13)로 제어신호(PRCA2P)가 인가되고, CMOS전송 게이트들(C10, C14)을 제어신호(PRCA3P)가 각각 인가된다. 그리고, CMOS전송 게이트들(C3, C7)로 컬럼 선택신호(CSL0)가 인가되고, CMOS전송 게이트들(C4, C8)로 컬럼 선택신호(CSL1)가 인가되고, CMOS전송 게이트들(C11, C15)로 컬럼 선택신호(CSL2)가 인가되고, CMOS전송 게이트들(C12, C16)로 컬럼 선택신호(CSL3)가 각각 인가된다. 인버터들(I5, I6, I7, I8)은 도5에 나타낸 인버터들을 그대로 나타낸 것이고, 인버터들(I19, I20, I21, I22)은 제어신호들(PRCA2P, PRCAP3, CSL2, CSL3)을 각각 반전한다.
도11에 나타낸 회로는 각각의 컬럼 어드레스 그룹별 불량 어드레스를 저장하기 위하여 CMOS전송 게이트들 및 래치들이 각각 4개씩 병렬 연결되어 구성되어 있다.
도11에 나타낸 회로의 동작을 도5에 나타낸 회로의 동작과 동일하므로, 도5에 나타낸 회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-31, 34-32)의 디코더들(50-1, 50-2)은 신호들(PSH1, PSH2, ..., PSH32)을 각각 발생한다. 그리고, 디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-31, 34-32)은 파워 업시에 4주기 동안 발생되는 자동 리플레쉬 명령에 응답하여 발생되는 더미 자동 리플레쉬 신호(PRFH)를 이용하여 발생되는 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)에 응답하여 디코더들(50-1, 50-2)의 출력신호들을 각각 반전하고 래치한다. 또한, 디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-31, 34-32)은 컬럼 사이클에서 컬럼 어드레스를 디코딩하여 발생되는 컬럼 선택 신호들(CSL0, CSL1, CSL2, CSL3)에 각각 응답하여 래치에 래치된 신호를 각각 쉬프팅 제어신호들(SH1, SH2, ..., SH31, SH32)로 각각 출력한다.
도12는 도8에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 전원전압(VCC)이 인가된 후 4사이클 동안 더미 자동 리플레쉬 명령(AREF)이 인가되고, 메모리 셀 어레이 뱅크(BA)의 메모리 셀 어레이 블록(BABLA)의 부분 블록(BLA1)의 컬럼 선택 신호(CSL0) 라인에 연결된 메모리 셀과, 메모리 셀 어레이 뱅크(BB)의 메모리 셀 어레이 블록(BLB)의 부분 블록(BLB2)의 컬럼 선택 신호(CSL1) 라인에 연결된 메모리 셀에 불량이 발생한 경우의 동작 타이밍도이다.
즉, 컬럼 선택 신호(CSL0) 라인이 선택될 때, 데이터 입출력 라인쌍들((IO1, 101B), (IO2, IO2B), ..., (IO32, IO32B))을 우측에 위치하는 데이터 입출력 라인쌍들((IO2, IO2B), ..., (IO32, IO32B), (RIO, RIOB))로 대체해 주어야 하고, 컬럼 선택 신호(CSL1)라인이 선택될 때, 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B))을 데이터 입출력 라인쌍(IO2, IO2B)을 제외한 다른 입출력 라인쌍들((IO1, IO1B), ..., (IO32, IO32B), (RIO, RIOB))로 대체해 주어야 한다.
전원전압(VCC)이 인가되면 프리셋트 신호(PRESET)가 발생되고, 리플레쉬 명령(AREF)이 인가되면 클럭신호(CLK) 및 리플레쉬 명령(AREF)에 응답하여 더미 자동 리플레쉬 신호(PRFH)가 발생된다. 제어신호 발생회로(36)는 프리셋트 신호(PRESET)에 응답하여 리셋되고, 더미 자동 리플레쉬 신호(PRFH)에 응답하여 '하이'레벨의 신호들(PRCA0, PRCA1, PRCA2, PRCA3)을 발생하고, '하이'레벨로 천이하는 신호들(PRCA0, PRCA1, PRCA2, PRCA3)에 응답하여 '하이'레벨로 천이하고 소정 시간 후에 '로우'레벨로 천이하는 펄스 형태의 제어신호들(PRCA0P, PRCA1P, PRCA2P,PRCA3P)을 발생한다. 이 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)은 한 사이클씩 지연되어 발생된다.
불량 어드레스 설정회로(38)는 '하이'레벨의 제어신호(PRCA0P)에 응답하여 '하이'레벨의 리던던트 제어신호(PSDQ), 및 어드레스 '00000'를 발생하고, '하이'레벨의 제어신호(PRCA1P)에 응답하여 '하이'레벨의 리던던트 제어신호(PSDQ), 및 어드레스 '00001'를 발생한다.
홀수번째 디코더 및 쉬프팅 제어회로들(34-1, ..., 34-31)은 제어신호(PRCA0P)가 '하이'레벨일 때, 불량 어드레스 설정회로(38)로부터 출력되는 리던던트 제어신호 및 불량 어드레스를 디코딩하여 '하이'레벨의 신호들(PSH2, ..., PSH32)을 각각 발생한다. 그리고, 짝수번째 디코더 및 쉬프팅 제어회로들(34-2, ..., 34-32)은 제어신호(PRCA0P)가 '하이'레벨일 때, 불량 어드레스 설정회로(38)로부터 출력되는 리던던트 제어신호 및 불량 어드레스를 디코딩하고 '로우'레벨의 신호들(PSH3, ...) 을 각각 발생한다.
홀수번째 디코더 및 쉬프팅 제어회로들(34-1, ..., 34-31)은 제어신호(PRCA1P)가 '하이'레벨일 때, '로우'레벨의 신호(PSH2)와 '하이'레벨의 신호들( ..., PSH32)을 발생한다. 짝수번째 디코더 및 쉬프팅 제어회로들(32-2, ..., 34-32)은 제어신호(PRCA1P)가 '하이'레벨일 때, '로우'레벨의 디코딩 출력신호들(PSH3, ...)을 발생한다.
그리고, 홀수번째 디코더 및 쉬프팅 제어회로들(34-1, ..., 34-31)각각은 '로우'레벨의 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)에 응답하여 '로우'레벨의 디코딩 출력신호들을 래치하고 반전한다. 짝수번째 디코더 및 쉬프팅 제어회로들(34-2, ..., 34-32) 각각은 '로우'레벨의 제어신호들(PRCA0P, PRCA1P, PRCA2P, PRCA3P)에 응답하여 디코더 및 쉬프팅 제어회로(34-1)의 디코더(50-1)의 '하이'레벨의 디코딩 출력신호 및 디코더 및 쉬프팅 제어회로들(34-2, ..., 34-31, 34-32)의 디코더들(50-1, 50-2)의 '로우'레벨의 디코딩 출력신호들을 래치한다.
로우 사이클에서, 뱅크 액티브 명령(BAACT)이 인가되고 뱅크 신호들(BA, BB) 및 블록 신호들(BABLA, BABLB, BABLC, BABLD, BBBLA, BBBLB, BBBLC, BBBLD)이 발생된다.
컬럼 사이클에서, 뱅크 리드/라이트 명령(BARW)이 인가되고 컬럼 선택신호(CSL0)가 발생되면 디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-31, 34-32)은 컬럼 선택신호(CSL0)에 응답하여 '하이'레벨의 데이터를 쉬프팅 제어신호들(SH1, SH2, ..., SH31, SH32)로 각각 출력한다. 컬럼 사이클에서, 뱅크 리드/라이트 명령(BARW)이 인가되고 컬럼 선택신호(CSL1)가 발생되면 디코더 및 쉬프팅 제어회로들(34-1, 34-2, ..., 34-31, 34-32)은 컬럼 선택신호(CSL1)에 응답하여 '로우'레벨의 데이터를 쉬프팅 제어신호(SH1)로 출력하고, '하이'레벨의 데이터를 쉬프팅 제어신호들(SH2, ..., SH31, SH32)로 각각 출력한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 리던던시 방법은 컬럼 사이클이 시작되기 전에 쉬프팅 제어신호들을 래치에 저장하여 두고 컬럼 사이클에 동적으로 쉬프팅 제어신호들을 발생할 수 있다.
또한, 본 발명의 반도체 메모리 장치 및 이 장치의 리던던시 방법은 멀티 뱅크 구조에서 적은 수의 퓨즈를 사용하여 리던던시 회로를 구성할 수 있다.

Claims (42)

  1. 복수개의 제1제어신호들 각각에 응답하여 리던던트 제어신호 및 불량 어드레스를 각각 설정하기 위한 불량 어드레스 설정수단; 및
    상기 리던던트 제어신호 및 불량 어드레스를 각각 디코딩하여 복수개의 디코딩 출력신호를 발생하여 복수개의 제2제어신호들 각각에 응답하여 상기 디코딩 출력신호를 래치하고 복수개의 제3제어신호들 각각에 응답하여 상기 래치된 데이터를 복수개의 쉬프팅 제어신호들로 발생하기 위한 복수개의 디코더 및 쉬프팅 제어회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 불량 어드레스 설정수단은
    상기 리던던트 제어신호를 발생하기 위한 리던던트 제어신호 설정회로; 및
    상기 복수개의 데이터 입출력 라인쌍들을 선택하기 위하여 소정 비트의 불량 어드레스를 설정하기 위한 소정 개수의 불량 어드레스 설정회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 리던던트 제어신호 설정회로는
    전원전압과 제1노드사이에 연결되어 제1노드를 프리차지하기 위한 제1프리차지 트랜지스터;
    상기 제1노드와 접지전압사이에 각각 직렬 연결된 복수개의 제1퓨즈들과 복수개의 제1제어신호들에 응답하는 복수개의 제1풀다운 트랜지스터들;
    상기 제1노드의 출력신호를 반전하기 위한 제1인버터;
    상기 제1인버터의 출력신호에 응답하여 상기 제1노드의 프리차지된 레벨을 유지하기 위한 제2프리차지 트랜지스터; 및
    상기 제1인버터의 출력신호를 반전하여 상기 리던던트 제어신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 소정 개수의 불량 어드레스 설정회로들 각각은
    전원전압과 제2노드사이에 연결되어 제1노드를 프리차지하기 위한 제3프리차지 트랜지스터;
    상기 제2노드와 접지전압사이에 각각 직렬 연결된 복수개의 제2퓨즈들과 복수개의 제1제어신호들에 응답하는 복수개의 제2풀다운 트랜지스터들;
    상기 제2노드의 출력신호를 반전하기 위한 제3인버터;
    상기 제3인버터의 출력신호에 응답하여 상기 제2노드의 프리차지된 레벨을 유지하기 위한 제4프리차지 트랜지스터; 및
    상기 제3인버터의 출력신호를 반전하여 상기 불량 어드레스를 발생하기 위한 제4인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 복수개의 디코더 및 쉬프팅 제어회로들 각각은
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들의홀수번째 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 홀수번째 쉬프팅 제어신호를 발생하기 위한 홀수번째 디코더 및 쉬프팅 제어회로들; 및
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들의 짝수번째 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 짝수번째 쉬프팅 제어신호를 발생하기 위한 짝수번째 디코더 및 쉬프팅 제어회로들을 구비하고,
    전단의 디코더 및 쉬프팅 제어회로의 상기 쉬프팅 제어신호가 '하이'레벨인 경우에 상기 전단의 디코더 및 쉬프팅 제어회로 이후의 디코더 및 쉬프팅 제어회로들의 쉬프팅 제어신호들이 모두 '하이'레벨이 되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 홀수번째 디코더 및 쉬프팅 제어회로들 각각은
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 반전 제1디코딩 출력신호를 발생하고, 전단의 제2디코딩 출력신호에 응답하여 상기 반전 제1디코딩 출력신호를 발생하기 위한 제1디코더; 및
    복수개의 제2제어신호들에 각각 응답하여 상기 반전 제1디코딩 출력신호를 반전 및 래치하고, 복수개의 제3제어신호들에 각각 응답하여 상기 래치된 신호를 상기 홀수번째 쉬프팅 제어신호로 발생하기 위한 복수개의 제1전송 및 래치 회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1디코더는
    상기 리던던트 제어신호와 상기 불량 어드레스를 비논리곱하여 상기 반전 제1디코딩 출력신호를 발생하기 위한 제1비논리곱 게이트;
    상기 제1비논리곱 게이트의 출력신호와 상기 전단의 반전 제2디코딩 출력신호를 비논리곱하여 제1디코딩 출력신호를 발생하기 위한 제2비논리곱 게이트; 및
    상기 제2논리곱 게이트의 출력신호를 반전하여 반전 제1디코딩 출력신호를 발생하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 복수개의 제1전송 및 래치회로들 각각은
    상기 해당 제2제어신호에 응답하여 상기 반전 제1디코딩 출력신호를 전송하기 위한 제1CMOS전송 게이트;
    상기 제1CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제1래치; 및
    상기 해당 제3제어신호에 응답하여 상기 제1래치의 출력신호를 홀수번째 쉬프팅 제어신호로 출력하기 위한 제2CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 짝수번째 디코더 및 쉬프팅 제어회로들 각각은
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 제2디코딩 출력신호를 발생하고, 전단의 제1디코딩 출력신호와 상기 제2디코딩 출력신호를 비논리합하여 반전 제2디코딩 출력신호를 발생하기 위한 제2디코더; 및
    복수개의 제2제어신호들에 각각 응답하여 상기 반전 제2디코딩 출력신호를반전 및 래치하고, 복수개의 제3제어신호들에 각각 응답하여 상기 래치된 신호들을 상기 짝수번째 쉬프팅 제어신호로 발생하기 위한 복수개의 제2전송 및 래치 회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제2디코더는
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 상기 제2디코딩 출력신호를 발생하기 위한 제1논리곱 게이트; 및
    상기 전단의 반전 제1디코딩 출력신호와 상기 제2디코딩 출력신호를 비논리합하여 상기 반전 제2디코딩 출력신호를 발생하기 위한 제1비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 복수개의 제2전송 및 래치회로들 각각은
    상기 해당 제2제어신호에 응답하여 상기 반전 제2디코딩 출력신호를 전송하기 위한 제3CMOS전송 게이트;
    상기 제3CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제2래치; 및
    상기 해당 제3제어신호에 응답하여 상기 제2래치의 출력신호를 짝수번째 쉬프팅 제어신호로 출력하기 위한 제4CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들; 및
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들을 구비한 반도체 메모리 장치에 있어서,
    리던던트 제어신호 및 상기 복수개의 메모리 셀 어레이 블록들 각각의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단;
    상기 리던던트 제어신호 및 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 복수개의 디코더 및 쉬프팅 제어신호 발생수단; 및
    상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 복수개의 스위칭 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 불량 어드레스 설정수단은
    상기 리던던트 제어신호를 발생하기 위한 리던던트 제어신호 설정회로; 및
    상기 복수개의 데이터 입출력 라인쌍들을 선택하기 위하여 소정 비트의 불량 어드레스를 설정하기 위한 소정 개수의 불량 어드레스 설정회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 리던던트 제어신호 설정회로는
    전원전압과 제1노드사이에 연결되어 제1노드를 프리차지하기 위한 제1프리차지 트랜지스터;
    상기 제1노드와 접지전압사이에 각각 직렬 연결된 복수개의 제1퓨즈들과 복수개의 선택신호들에 응답하는 복수개의 제1풀다운 트랜지스터들;
    상기 제1노드의 출력신호를 반전하기 위한 제1인버터;
    상기 제1인버터의 출력신호에 응답하여 상기 제1노드의 프리차지된 레벨을 유지하기 위한 제2프리차지 트랜지스터; 및
    상기 제1인버터의 출력신호를 반전하여 상기 리던던트 제어신호를 발생하기 위한 제2인버터를 구비하여,
    상기 복수개의 메모리 셀 어레이 블록들의 불량이 발생한 메모리 셀 어레이 블록들에 해당하는 선택신호들이 인가되는 상기 제1퓨즈들을 컷팅함에 의해서 리던던시 동작이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 소정 개수의 불량 어드레스 설정회로들 각각은
    전원전압과 제2노드사이에 연결되어 제1노드를 프리차지하기 위한 제3프리차지 트랜지스터;
    상기 제2노드와 접지전압사이에 각각 직렬 연결된 복수개의 제2퓨즈들과 복수개의 선택신호들에 응답하는 복수개의 제2풀다운 트랜지스터들;
    상기 제2노드의 출력신호를 반전하기 위한 제3인버터;
    상기 제3인버터의 출력신호에 응답하여 상기 제2노드의 프리차지된 레벨을 유지하기 위한 제4프리차지 트랜지스터; 및
    상기 제3인버터의 출력신호를 반전하여 상기 불량 어드레스를 발생하기 위한 제4인버터를 구비하여,
    상기 복수개의 메모리 셀 어레이 블록들의 불량이 발생한 메모리 셀 어레이 블록들의 상기 선택신호들이 인가되는 상기 제2퓨즈들을 컷팅함에 의해서 '하이'레벨의 어드레스를 발생하고, 컷팅하지 않음에 의해서 '로우'레벨의 어드레스를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 복수개의 디코더 및 쉬프팅 제어회로들 각각은
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들의 홀수번째 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 홀수번째 쉬프팅 제어신호를 발생하기 위한 홀수번째 디코더 및 쉬프팅 제어회로들; 및
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들의 짝수번째 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 짝수번째 쉬프팅 제어신호를 발생하기 위한 짝수번째 디코더 및 쉬프팅 제어회로들을 구비하고,
    전단의 디코더 및 쉬프팅 제어회로의 상기 쉬프팅 제어신호가 '하이'레벨인 경우에 상기 전단의 디코더 및 쉬프팅 제어회로 이후의 디코더 및 쉬프팅 제어회로들의 쉬프팅 제어신호들이 모두 '하이'레벨이 되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 홀수번째 디코더 및 쉬프팅 제어회로들 각각은
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 반전 제1디코딩 출력신호를 발생하고, 전단의 제2디코딩 출력신호에 응답하여 상기 반전 제1디코딩 출력신호를 발생하기 위한 제1디코더; 및
    복수개의 뱅크 신호들에 각각 응답하여 상기 반전 제1디코딩 출력신호를 반전 및 래치하고, 복수개의 뱅크 리드/라이트 신호들에 각각 응답하여 상기 래치된 신호들을 상기 홀수번째 쉬프팅 제어신호로 발생하기 위한 복수개의 제1전송 및 래치 회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제1디코더는
    상기 리던던트 제어신호와 상기 불량 어드레스를 비논리곱하여 상기 반전 제1디코딩 출력신호를 발생하기 위한 제1비논리곱 게이트;
    상기 제1비논리곱 게이트의 출력신호와 상기 전단의 반전 제2디코딩 출력신호를 비논리곱하여 제1디코딩 출력신호를 발생하기 위한 제2비논리곱 게이트; 및
    상기 제2논리곱 게이트의 출력신호를 반전하여 반전 제1디코딩 출력신호를발생하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서, 상기 복수개의 제1전송 및 래치회로들 각각은
    상기 해당 뱅크 신호에 응답하여 상기 반전 제1디코딩 출력신호를 전송하기 위한 제1CMOS전송 게이트;
    상기 제1CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제1래치; 및
    상기 해당 뱅크 리드/라이트 신호에 응답하여 상기 제1래치의 출력신호를 홀수번째 쉬프팅 제어신호로 출력하기 위한 제2CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 짝수번째 디코더 및 쉬프팅 제어회로들 각각은
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 제2디코딩 출력신호를 발생하고, 전단의 제1디코딩 출력신호와 상기 제2디코딩 출력신호를 비논리합하여 반전 제2디코딩 출력신호를 발생하기 위한 제2디코더; 및
    복수개의 뱅크 신호들에 각각 응답하여 상기 반전 제2디코딩 출력신호를 반전 및 래치하고, 복수개의 뱅크 리드/라이트 신호들에 각각 응답하여 상기 래치된 신호들을 상기 짝수번째 쉬프팅 제어신호로 발생하기 위한 복수개의 제2전송 및 래치회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제2디코더는
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 상기 제2디코딩 출력신호를 발생하기 위한 논리곱 게이트; 및
    상기 전단의 반전 제1디코딩 출력신호와 상기 제2디코딩 출력신호를 비논리합하여 상기 반전 제2디코딩 출력신호를 발생하기 위한 비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에 있어서, 상기 복수개의 제2전송 및 래치회로들 각각은
    상기 해당 뱅크 신호에 응답하여 상기 반전 제2디코딩 출력신호를 전송하기 위한 제3CMOS전송 게이트;
    상기 제3CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제2래치; 및
    상기 해당 뱅크 리드/라이트 신호에 응답하여 상기 제2래치의 출력신호를 짝수번째 쉬프팅 제어신호로 출력하기 위한 제4CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  23. 제12항에 있어서, 상기 복수개의 스위칭 수단들 각각은
    상기 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하기 위한 제1스위칭 회로; 및
    상기 해당 쉬프팅 제어신호에 응답하여 상기 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 제2스위칭 회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 제1스위칭 회로는
    상기 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하기 위한 제5CMOS전송 게이트; 및
    상기 반전 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하기 위한 제6CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  25. 제23항에 있어서, 상기 제2스위칭 회로는
    상기 해당 쉬프팅 제어신호에 응답하여 상기 입력 데이터를 상기 해당 데이터 입출력 라인쌍으로 입력하기 위한 제7CMOS전송 게이트; 및
    상기 반전 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 제8CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  26. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들;
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들; 및
    상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서,
    리플레쉬 명령에 응답하여 상기 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들을 선택하기 위한 컬럼 어드레스 그룹별 선택 제어신호들을 발생하기 위한 제어신호 발생수단;
    상기 컬럼 어드레스 그룹별 선택 제어신호에 응답하여 컬럼 어드레스 그룹별 리던던트 제어신호 및 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단;
    상기 리던던트 제어신호 및 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 복수개의 디코더 및 쉬프팅 제어신호 발생수단; 및
    상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 복수개의 스위칭 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서, 상기 제어신호 발생수단은
    프리셋트 신호가 인가되는 리셋 단자와 상기 리플레쉬 명령이 인가되는 클럭신호 단자와 전단의 출력신호가 인가되는 데이터 입력단자를 각각 구비한 복수개의 직렬 연결된 플립플롭들; 및
    상기 복수개의 직렬 연결된 플립플롭들 각각으로부터 출력되는 신호들을 입력하여 소정의 펄스폭을 가진 상기 컬럼 어드레스 그룹별 제어신호들을 발생하기 위한 복수개의 펄스폭 발생회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서, 상기 불량 어드레스 설정수단은
    상기 리던던트 제어신호를 발생하기 위한 리던던트 제어신호 설정회로; 및
    상기 복수개의 데이터 입출력 라인쌍들을 선택하기 위하여 소정 비트의 불량 어드레스를 설정하기 위한 소정 개수의 불량 어드레스 설정회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 리던던트 제어신호 설정회로는
    전원전압과 제1노드사이에 연결되어 제1노드를 프리차지하기 위한 제1프리차지 트랜지스터;
    상기 제1노드와 접지전압사이에 각각 직렬 연결된 복수개의 제1퓨즈들과 복수개의 제어신호들에 응답하는 복수개의 제1풀다운 트랜지스터들;
    상기 제1노드의 출력신호를 반전하기 위한 제1인버터;
    상기 제1인버터의 출력신호에 응답하여 상기 제1노드의 프리차지된 레벨을 유지하기 위한 제2프리차지 트랜지스터; 및
    상기 제1인버터의 출력신호를 반전하여 상기 리던던트 제어신호를 발생하기 위한 제2인버터를 구비하여,
    상기 복수개의 제어신호들이 인가되는 상기 제1퓨즈들을 컷팅함에 의해서 리던던시 동작이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서, 상기 소정 개수의 불량 어드레스 설정회로들 각각은
    전원전압과 제2노드사이에 연결되어 제1노드를 프리차지하기 위한 제3프리차지 트랜지스터;
    상기 제2노드와 접지전압사이에 각각 직렬 연결된 복수개의 제2퓨즈들과 복수개의 제어신호들에 응답하는 복수개의 제2풀다운 트랜지스터들;
    상기 제2노드의 출력신호를 반전하기 위한 제3인버터;
    상기 제3인버터의 출력신호에 응답하여 상기 제2노드의 프리차지된 레벨을 유지하기 위한 제4프리차지 트랜지스터; 및
    상기 제3인버터의 출력신호를 반전하여 상기 불량 어드레스를 발생하기 위한 제4인버터를 구비하여,
    상기 제어신호들이 인가되는 상기 제2퓨즈들을 컷팅함에 의해서 '하이'레벨의 어드레스를 발생하고, 컷팅하지 않음에 의해서 '로우'레벨의 어드레스를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제26항에 있어서, 상기 복수개의 디코더 및 쉬프팅 제어회로들 각각은
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들의 홀수번째 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 홀수번째 쉬프팅 제어신호를 발생하기 위한 홀수번째 디코더 및 쉬프팅 제어회로들; 및
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들의 짝수번째 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 짝수번째 쉬프팅 제어신호를 발생하기 위한 짝수번째 디코더 및 쉬프팅 제어회로들을 구비하고,
    전단의 디코더 및 쉬프팅 제어회로의 상기 쉬프팅 제어신호가 '하이'레벨인 경우에 상기 전단의 디코더 및 쉬프팅 제어회로 이후의 디코더 및 쉬프팅 제어회로들의 쉬프팅 제어신호들이 모두 '하이'레벨이 되는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제31항에 있어서, 상기 홀수번째 디코더 및 쉬프팅 제어회로들 각각은
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 반전 제1디코딩 출력신호를 발생하고, 전단의 제2디코딩 출력신호에 응답하여 상기 반전 제1디코딩 출력신호를 발생하기 위한 제1디코더; 및
    복수개의 제어신호들에 각각 응답하여 상기 반전 제1디코딩 출력신호를 반전및 래치하고, 복수개의 컬럼 어드레스 그룹별 선택신호들에 각각 응답하여 상기 래치된 신호들을 상기 홀수번째 쉬프팅 제어신호로 발생하기 위한 복수개의 제1전송 및 래치회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 제1디코더는
    상기 리던던트 제어신호와 상기 불량 어드레스를 비논리곱하여 상기 반전 제1디코딩 출력신호를 발생하기 위한 제1비논리곱 게이트;
    상기 제1비논리곱 게이트의 출력신호와 상기 전단의 반전 제2디코딩 출력신호를 비논리곱하여 제1디코딩 출력신호를 발생하기 위한 제2비논리곱 게이트; 및
    상기 제2논리곱 게이트의 출력신호를 반전하여 반전 제1디코딩 출력신호를 발생하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  34. 제32항에 있어서, 상기 복수개의 제1전송 및 래치회로들 각각은
    상기 해당 제어신호에 응답하여 상기 반전 제1디코딩 출력신호를 전송하기 위한 제1CMOS전송 게이트;
    상기 제1CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제1래치; 및
    복수개의 컬럼 어드레스 그룹별 선택신호들 각각에 응답하여 상기 제1래치의 출력신호를 상기 홀수번째 쉬프팅 제어신호로 출력하기 위한 제2CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  35. 제31항에 있어서, 상기 짝수번째 디코더 및 쉬프팅 제어회로들 각각은
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 제2디코딩 출력신호를 발생하고, 전단의 제1디코딩 출력신호와 상기 제2디코딩 출력신호를 비논리합하여 반전 제2디코딩 출력신호를 발생하기 위한 제2디코더; 및
    복수개의 제어신호들에 각각 응답하여 상기 반전 제2디코딩 출력신호를 반전및 래치하고, 복수개의 컬럼 어드레스 그룹별 선택신호들에 각각 응답하여 상기 래치된 신호들을 상기 짝수번째 쉬프팅 제어신호로 발생하기 위한 복수개의 제2전송 및 래치회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 제2디코더는
    상기 리던던트 제어신호와 소정 비트의 불량 어드레스를 디코딩하여 상기 제2디코딩 출력신호를 발생하기 위한 논리곱 게이트; 및
    상기 전단의 반전 제1디코딩 출력신호와 상기 제2디코딩 출력신호를 비논리합하여 상기 반전 제2디코딩 출력신호를 발생하기 위한 비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  37. 제35항에 있어서, 상기 복수개의 제2전송 및 래치회로들 각각은
    상기 해당 제어신호에 응답하여 상기 반전 제2디코딩 출력신호를 전송하기 위한 제3CMOS전송 게이트;
    상기 제3CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제2래치; 및
    상기 해당 컬럼 어드레스 그룹별 선택신호에 응답하여 상기 제2래치의 출력신호를 짝수번째 쉬프팅 제어신호로 출력하기 위한 제4CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  38. 제26항에 있어서, 상기 복수개의 스위칭 수단들 각각은
    상기 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하기 위한 제1스위칭 회로; 및
    상기 해당 쉬프팅 제어신호에 응답하여 상기 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 제2스위칭 회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  39. 제38항에 있어서, 상기 제1스위칭 회로는
    상기 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하기 위한 제5CMOS전송 게이트; 및
    상기 반전 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하기 위한 제6CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  40. 제38항에 있어서, 상기 제2스위칭 회로는
    상기 해당 쉬프팅 제어신호에 응답하여 상기 입력 데이터를 상기 해당 데이터 입출력 라인쌍으로 입력하기 위한 제7CMOS전송 게이트; 및
    상기 반전 해당 쉬프팅 제어신호에 응답하여 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하기 위한 제8CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  41. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들; 및
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들을 구비한 반도체 메모리 장치의 리던던시 방법에 있어서,
    리던던트 제어신호 및 상기 복수개의 메모리 셀 어레이 블록들 각각의 불량 어드레스를 설정하는 불량 어드레스 설정단계;
    상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하기 위한 디코딩 및 쉬프팅 제어신호 발생단계; 및
    상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하는 스위칭 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 방법.
  42. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들;
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들; 및
    상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치의 리던던시 방법에 있어서,
    자동 리플레쉬 명령에 응답하여 상기 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들을 선택하기 위한 컬럼 어드레스 그룹별 선택 제어신호들을 발생하는 제어신호 발생단계;
    상기 컬럼 어드레스 그룹별 선택 제어신호에 응답하여 컬럼 어드레스 그룹별리던던트 제어신호 및 불량 어드레스를 설정하기 위한 불량 어드레스 설정단계;
    상기 리던던트 제어신호 및 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들 및 소정 개수의 리던던트 데이터 입출력 라인쌍들의 쉬프팅을 제어하기 위한 복수개의 쉬프팅 제어신호들을 발생하는 단계; 및
    상기 복수개의 쉬프팅 제어신호들 각각에 응답하여 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 입력 데이터를 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 입력하는 스위칭 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 방법.
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