KR100309900B1 - 연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법 - Google Patents

연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법 Download PDF

Info

Publication number
KR100309900B1
KR100309900B1 KR1019970058939A KR19970058939A KR100309900B1 KR 100309900 B1 KR100309900 B1 KR 100309900B1 KR 1019970058939 A KR1019970058939 A KR 1019970058939A KR 19970058939 A KR19970058939 A KR 19970058939A KR 100309900 B1 KR100309900 B1 KR 100309900B1
Authority
KR
South Korea
Prior art keywords
memory cell
defective
cell groups
address
decoder
Prior art date
Application number
KR1019970058939A
Other languages
English (en)
Other versions
KR19980042240A (ko
Inventor
다다히꼬 스기바야시
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980042240A publication Critical patent/KR19980042240A/ko
Application granted granted Critical
Publication of KR100309900B1 publication Critical patent/KR100309900B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 블록으로부터 클러스터를 선택하기 위한 주워드 복호기(22c)를 갖고, 상기 주워드 복호기는 각각 상기 클러스터가 결함이 있는지 없는지를 나타내는 몇개의 제어테이터 정보를 저장하며; 외부장치가 클러스터들을 연속 액세스하는동안, 상기 주워드 복호기는 상기 제어 데이터 정보에 의거하여 결함 클러스터들을 피하여 사용하므로써 클러스터들에 대한 데이터 액세스를 가속화한다.

Description

연속 액세스동안 결함 어드레스를 피하여 사용하는 주워드 복호기를 갖는 반도체 메모리 장치와 그 제어방법 {SEMICONDUCTOR MEMORY DEVICE HAVING MAIN WORD DECODER SKIPPING DEFECTIVE ADDRESS DURING SEQUENTIAL ACCESS AND METHOD OF CONTROLLING THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 연속 액세스동안 결함이 있는 어드레스를 피하여 사용하는 주워드 복호기를 갖는 반도체 메모리 장치와 그 제어방법에 관한 것이다.
고속 데이터 파일장치는 하드디스크 장치 대신 반도체 다이내믹 램 장치들에
의해 수행되며, 이 반도체 다이내믹 램 장치들은 여러 개의 데이터 정보들을 저장하기 위한 어드레스 공간을 제공한다. 이러한 반도체 램 장치들은 파일 할당표가 결함 있는 섹터나 결함 있는 클러스터에 할당된 어드레스를 피하여 사용하기 때문에, 뛰어난 어드레스 공간을 형성하도록 기대되지 않는다.
반도체 다이내믹 램 장치의 전형적인 예가 본 출원의 출원인인 닛뽕덴끼 가부시끼 가이샤에 의해 출원된 일본국 특원평 제 6-259590 호의 공개 공보인 일본국 특개평 제 8-102529 호에 개시되어 있다. 다음의 설명에서, 결함 있는 워드나결함 있는 클러스터에 할당된 어드레스는 "결함 어드레스" 라 불리운다.
도 1 은 종래의 반도체 다이내믹 램 장치에 의해 생성된 어드레스 공간 (1) 을 예시한다. 어드레스 공간에서, 1256 섹터들은 각 클러스터 (2) 를 형성하고, 어드레스들은 상기 클러스터 (2) 에 할당된다. 이 어드레스 공간 (1) 은 추가로 파일 할당표 (3) 를 포함하고, 파일 할당표 (3) 는 결함 어드레스들이나 결함 있는 클러스터들 (4) 에 할당된 어드레스들을 저장한다.
주워드선 쌍들 (5) 은 어드레스 공간 (1) 과 연관되며, 주워드선 쌍들 (5) 은 선택적으로 액세스된 클러스터 (2) 들을 만든다. 중앙처리장치 (미도시) 가 종래의 반도체 다이내믹 램 장치에 외부 어드레스를 공급할때, 종래의 반도체 다이내믹 램 장치는 외부 어드레스가 그 안에 저장된 결함 어드레스들중 하나와 일치하는지의 여부를 알아보기 위해 파일 할당표 (3) 를 검사한다.
만일 어드레스가 상기 파일 할당표 (3) 에 저장되어 있지 않으면, 종래의 반도체 다이내믹 램 장치는 중앙처리장치가 선택된 클러스터 (2) 에 저장된 데이터를 액세스하고, 주워드 복호기 (6) 가 주워드선 쌍들 (5) 을 선택적으로 구동하게 한다.
종래의 반도체 다이내믹 램 장치는 전원 오프시 파일 할당표 (3) 에 저장된 어드레스들을 상실한다. 결함 어드레스들을 저장하기 위해, 퓨즈회로가 주워드 복호기 (6) 내에 구성된다.
도 2 는 주워드선 쌍 MWL/MWLB 과 연관된 워드선 복호기의 주워드 복호기회로를 예시하며, 상기 주워드선 쌍 MWL/MWLB 은 부워드 복호기 (6a) 를 통해 클러스터를 활성화시킨다. 상기 퓨즈회로는 퓨즈 장치들 (6b) 에 의해 수행되며, 상기 퓨즈 장치들 (6b) 은 각각 클러스터들 (2/4) 과 연관된다. 상기 클러스터들 (4) 이 결함이 있는 것으로 진단될때, 연관된 퓨즈 장치들 (6b) 은 끊어지며, 그후, 종래의 반도체 다이내믹 램 장치는 전자 시스템에 설치된다. 상기 전자 시스템에 전원이 공급되었을때, 종래의 반도체 다이내믹 램 장치는 상기 퓨즈회로로부터 여러개의 결함이 있는 어드레스 정보를 판독하기 위하여 점호식 시험을 수행하며, 결함이 있는 클러스터들 (4) 의 결함이 있는 어드레스들을 결정한다. 이 결함이 있는 어드레스들은 파일 할당표 (3) 에 기록된다. 이 결함이 있는 어드레스들은 항상 점호식 시험(roll-call test)후 파일 할당표 (3) 에 저장되며, 종래의 반도체 다이내믹 램 장치는 외부 어드레스 BSL/ADD 에 의해 규정된 클러스터 (2/4) 가 데이터 저장으로 사용되는지의 여부를 알아보기 위해 상기 파일 할당표 (3) 를 검사한다. 그러므로, 상기 파일 할당표 (3) 는 결함이 있는 클러스터들 (4) 과 함께 뛰어난 클러스터들 (2) 이 제거되는 것을 방지해 준다. 그러나, 상기 파일 할당표 (3) 는 데이터 액세스전에 검사되고, 액세스 시간은 연장된다. 이것은 데이터 전송율의 감소를 초래한다. 판독되는 데이터가 일련의 어드레스들이 할당된 클러스터들 (2) 에 저장되면, 종래의 반도체 다이내믹 램 장치는 중앙처리장치가 파일 할당표 (3) 를 검사하지 않고서는 데이터를 연속적으로 액세스하지 못하도록 한다. 그럼에도 불구하고, 상기 어드레스들은 대개 불연속적이며, 상기 파일 할당표 (3) 는 각 데이터 액세스 전에 검사된다.
종래의 주워드선 구동회로는 다음과 같이 동작한다. 만일 퓨즈 장치(6b) 가 끊어지지 않은채 남아 있으면, 인버터 (6c) 는 언제든지 절점 (6d) 에 저전위를 공급하며, AND 게이트 (6e) 는 NOR 게이트 (6f) 에 저전위를 공급한다. 상기 NOR 게이트 (6f) 는 저전위 상태로 된다. 상기 절점 (6d) 는 n-채널 인핸스먼트형 전계효과 트랜지스터 (6g) 의 게이트 전극에 연결되고, 상기 n-채널 인핸스먼트형 전계효과 트랜지스터 (6g/6h) 들은 점호선 RCX 상의 전위 레벨을 제어한다.
이 상황에서, 블록 어드레스 신호 BSL, 클러스터 어드레스 신호 ADD 와 로우 어드레스 신호 (row address signal) (RA1) 가 주워드 쌍 MWL/MWLB 을 규정할 때, NAND 게이트 (6i) 와 인버터 (6j) 는 각각의 출력신호들을 저전압 레벨로 변화시키고, NOR 게이트 (6k) 는 고전압 레벨의 출력신호를 출력한다. 상기 NOR 게이트 (6k) 의 출력신호는 일련의 인버터들 (6m/6n) 과 NOR 게이트 (6f) 에 공급된다. 인버터 (6n) 는 주워드선 MWL 을 상승된 전압 레벨 (VBOOT) 로 구동하며, NOR 게이트 (6f) 는 주워드선 MWLB 을 저전압 레벨로 떨어뜨린다. 주워드선 MWL 과 n-채널 인핸스먼트형 전계효과 트랜지스터 (6o) 는 상승된 전압 레벨 VBOOT 을 n-채널 인핸스먼트형 전계효과 트랜지스터 (6p) 의 게이트 전극으로 전달하며, 상기 주워드선 MWLB 은 n-채널 인핸스먼트형 전계효과 트랜지스터 (6q) 를 저전압 레벨로 전환시킨다. n-채널 인핸스먼트형 전계효과 트랜지스터 (6p) 는 켜지고, 다른 n-채널 인핸스먼트형 전계효과 트랜지스터 (6q) 는 꺼진다. 그 다음, 상승된 전압 레벨 RA1 의 로우 어드레스 신호 (row address signal) (RA1) 가 부워드선 SWL 로 전송되고, 메모리 셀 (6r) 비트선 쌍 BL/CBL 상의 전위차를발생시킨다. 센스 증폭기 (6s) 는 이 전위차를 증폭한다.
한편, 만일 퓨즈 장치 (6b) 가 끊어지면, 인버터 (6c) 는 고전압 레벨을 절점 (6d) 으로 공급하고, n-채널 인핸스먼트형 전계효과 트랜지스터 (6t) 는 절점 (6d) 를 고전압 레벨로 고정시키기 위하여 켜진다. 파일 할당표 (3) 는 클러스터 어드레스 신호 ADD 를 주워드선 쌍들 (MWL/MWLB) 을 규정하도록 허용하지 않고, NAND 게이트 (6i) 는 출력신호를 고전압 레벨로 고정시킨다. NOR 게이트 (6k) 는 출력신호를 저전압 레벨로 고정시키며, 인버터들 (6m/6n) 은 주워드선 MWL 을 비능동적인 저전압 레벨에 유지시킨다. 결과적으로, 부워드선 SWL 은 결코` 능동 상승전압 레벨 (VBOOT) 로 되지 않는다. 이 상황에서, 블록 어드레스 신호 BSL 이 다른 메모리셀 블록 (미도시) 을 규정할 때, 인버터 (6j) 는 고전압 레벨의 출력신호를 출력하며, AND 게이트 (6e) 는 이 고전압 레벨의 출력신호를 NOR 게이트 (6f) 로 공급한다. 이 NOR 게이트 (6f) 는 동작 정지상태가 되며, 주워드선 MWLB 를 비능동적인 저레벨로 고정시킨다. 한편, 만일 블록 어드레스 신호 BSL 이 메모리 셀 (6r) 을 포함하는 메모리 셀 블록을 규정하면, 인버터 (6j) 는 저전압 레벨의 출력신호를 출력하며, AND 게이트 (6e) 는 출력신호를 저전압 레벨로 변화시킨다. 상기 NOR 게이트 (6f) 는 AND 게이트 (6e) 의 출력신호에 의해 동작 상태가 되어, 주워드선 MWLB 를 고전압 레벨로 변화시킨다. 주워드선 MWLB 는 n-채널 인핸스먼트형 전계효과 트랜지스터 (6q) 가 켜지도록 야기시키며, 부워드선 SWL 은 n-채널 인핸스먼트형 전계효과 트랜지스터 (6q) 를 통해 접지된다. 이 접지된 부워드선 SWL 은 동일한 메모리 셀 블록의 다른 부워드선들에 대한 바람직하지 않은 영향을 갖지 않는다.
일본국 특개평 제 4-369750 호의 공보에 개시된 다른 데이터 파일 장치가 도 3 에 도시되어 있다. 종래의 데이터 파일 장치는 반도체 메모리 장치들 (7a/7b/7c) 과 상기 반도체 메모리 장치들 (7a/7b/7c) 과 중앙처리장치 (8) 사이에 연결된 제어기 (7d) 를 포함한다. ROM 장치들 (7e/7f/7g) 은 각각 반도체 메모리 장치들 (7a/7b/7c) 에 포함되며, 결함 어드레스들은 ROM 장치들 (7e/7f/7g) 에 저장된다. 제어기 (7d) 는 메모리 장치 (7h) 와 어드레스 변환기 (7j) 를 포함한다. 먼저, 결함 어드레스들은 ROM 장치들 (7e/7f/7g) 로부터 메모리 장치 (7h) 로 전달된 다음, 그안에 저장된다. 상기 어드레스 변환기 (7j) 는 결함 어드레스들이 대체되어진 반도체 메모리 장치들 (7a/7b/7c) 의 어드레스들을 저장한다. 이제, 중앙처리장치 (8) 가 외부 어드레스들을 제어기 (7d) 로 공급한다고 가정하면, 제어기 (7d) 는 외부 어드레스가 결함 어드레스들중 하나와 정합되는지의 여부를 알아보기 위해 메모리 장치 (7h) 를 검사한다. 만일 외부 어드레스가 결함 어드레스들과 정합되지 않으면, 제어기 (7d) 는 외부 어드레스를 반도체 메모리 장치들 (7a/7b/7c) 로 전달하며, 데이터는 외부 어드레스로 규정된 반도체 메모리 장치들 (7a/7b/7c) 의 메모리 위치로부터 판독된다. 한편, 만일 외부 어드레스가 결함 어드레스와 정합하면, 외부 어드레스는 어드레스 변환기 (7j) 로 전달되고, 탁월한 메모리 위치의 일정 어드레스로 변환된다. 제어기 (7d) 는 일정한 어드레스를 반도체 메모리 장치들 (7a/7b/7c) 로 공급하며, 데이터는 일정한 어드레스로 규정된 반도체 메모리 장치들 (7a/7b/7c) 의 메모리 위치로부터 판독된다.
따라서, 파일 할당 메모리 (3) 및 제어기 (7d) 는 결함 반도체 메모리 장치들의 제거를 방지해 준다. 그러나, 파일 할당표 (3) 를 갖는 종래의 반도체 메모리 장치는 긴 액세스 시간에서의 문제를 갖는다. 게다가, 결함 클러스터들은 때때로 중앙처리장치가 파일 할당표 (3) 를 검사하지 않고서도 데이터를 연속적으로 액세스하지 않게 한다.
어드레스가 반도체 메모리 장치들 (7a/7b/7c) 로부터 메모리 위치를 직접 선택하기 때문에, 제어기 (7d) 는 데이터 액세스 시간을 개선시킨다. 그러나, 도 3 상의 종래의 데이터 파일 장치는 결함 어드레스들을 저장하는 외부 메모리장치 (7h) 를 필요로 한다. 이 외부 메모리장치 (7h) 는 값이 비싸다. 결함있는 제품들이 반도체 메모리 장치들 (7a/7b/7c) 에 유용하지만, 제조비용은 값비싼 외부 메모리장치 (7h) 에 기인하여 감소되지 않는다.
따라서, 본 발명의 주목적은 저비용의 고속 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명은 저비용의 고속 반도체 메모리 장치를 제어하는 방법을 제공함을 다른 목적으로 한다.
도 1 은 종래의 반도체 다이내믹 램 장치에 의해 생성된 어드레스 공간을 나타내는 도면.
도 2 는 종래의 반도체 다이내믹 램 장치에 구성된 워드 복호기를 나타내는 회로도.
도 3 은 종래의 데이터 파일장치의 배열을 나타내는 블록도.
도 4 는 본 발명에 따른 반도체 메모리 장치의 물리적 클러스터 어드레스들과 비결함 클러스터들에 할당된 논리적 클러스터 어드레스들 사이의 관계를 나타내는 도식도.
도 5 는 본 발명에 따른 반도체 메모리 장치의 배열을 나타내는 블록도.
도 6 은 반도체 메모리 장치에 포함된 주워드 복호기를 나타내는 블록도.
도 7 은 주워드 복호기의 일부를 형성하는 주워드 복호기 회로를 나타내는 회로도.
도 8 은 단에서 단으로 전달된 할성화 신호를 나타내는 타이밍도.
도 9 는 반도체 메모리 장치에 포함된 주워드선 드라이버와 복호기 제어기의 성질을 나타내는 타이밍도.
도 10 은 본 발명에 따른 반도체 메모리 장치에 포함된 주워드 복호기를 나타내는 블록도.
도 11 은 반도체 메모리 장치에 포함된 복호기 제어기의 배열을 나타내는 블록도.
도 12 는 주워드 복호기의 회로도.
도 13 은 시험 모드에서 활성화 신호의 연속적인 전달을 나타내는 타이밍도. < 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 메모리 장치 10a : 결함 클러스터들
10b : 비결함 클러스터들 22ca : 주워드 복호기 회로
22cb : 시프트 레지스터 22cc : 바이패씽 회로
22cd : 주워드선 드라이버 22ce : (n+1) 메모리 장치들
22cf : (n+1) 스위칭 장치들 22cg : (n+1) 시프트 단들
22ch : (n+1) 구동장치들 22cj : 퓨즈 구성요소
22ck,22cm : 인버터들 22cn : n-채널 인핸스먼트형 스위칭 트랜지스터
22co,22cp : 전달 게이트들 22cq : 지연된 플립 플롭회로
22cr : AND 게이트 22cs/22ct : NOR 게이트
22cu,22cv,22cw : 인버터 30 : 주워드 복호기
30a : 비휘발성 메모리 회로 30b : 어드레스 복호기 회로
30c : 펄스 발생회로 30d : 쉬프트 레지스터
30e : 워드 라인 구동회로 30f : (n+1) 개의 메모리 회로부들
30g : (n+1) 개의 복호기부들 30h : (n+1) 개의 펄스 발생기들
30j : (n+1) 개의 쉬프트 단들 30k : (n+1) 개의 구동기부들
30m : 주워드 구동회로 30n : 지연 플립플롭 회로
30o : NAND 게이트
본 발명의 일실시예에 따르면, 로우 복호기들 (row decoders) 에 각각 포함되어 결함 워드선들을 나타내는 2진 신호들을 출력하는 결함 워드선 판별수단과,상기 2진 신호들에 응답하여 비결함 워드선들에 할당된 외부 논리 어드레스들을 이 외부 논리 어드레스들보다 더 낮은 어드레스들로 변환하는 변환수단을 포함하는 것을 특징으로 하는 결함 워드선들을 피하여 사용하는 반도체 메모리 장치가 제공된다.
본 발명의 일실시예에 따르면, 물리적 어드레스들을 각각 할당한 복수의 메모리 군들로 분할된 복수의 메모리 셀들로서, 하나 이상의 결함 메모리 군이 상기 복수의 메모리 군들에 포함되는 복수의 메모리 셀들과, 상기 복수의 메모리 군들에 각각 대응하는 복수의 복호기부들을 포함하는 복호기를 포함하는 반도체 장치에 있어서, 상기 복호기는 연관된 메모리셀 군이 결함이 있는지 또는 결함이 없는지의 여부를 각각 나타내는 여러개의 제어 데이터 정보를 각각 저장하며, 상기 여러개의 제어 데이터 정보를 나타내는 제1 제어신호들을 각각 출력하는 복수의 메모리 부들과, 복수의 메모리 셀 군들에 각각 연결되어 있고, 제2 제어신호들에 응답하여 비결함 메모리 셀 군들을 액세스 가능하게 하는 복수의 구동기부들과, 상기 복수의 메모리부들과 복수의 구동기부들 사이에 각각 연결되어 있고, 제3 제어신호에 응답하여 비결함 메모리 군들을 나타내는 외부 논리 어드레스들을 제1 제어 신호들에 의해 특정된 비결함 메모리 군들에 할당된 물리적인 어드레스들로 변환하며, 상기 제2 제어 신호들을 복수의 구동기부들로 선택적으로 공급하는 어드레스 변환기를 포함하고, 상기 반도체 메모리장치는 상기 제3 제어 신호를 상기 어드레스 변환기로 출력하는 복호기 제어기를 포함하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
본 발명의 다른 일실시예에 따르면, 물리적 어드레스들을 각각 할당한 복수의 메모리 셀 군들을 갖는 반도체 메모리장치의 제어방법에 있어서, (a) 반도체 메모리장치에 전원이 공급된후, 복수의 메모리 셀 군들의 결함 메모리 셀 군들을 세는 단계, (b) 결함 메모리 셀 군들의 수에 근거하여 복수의 메모리 셀 군들의 비결함 메모리 셀 군들중 하나에 할당된 최대 논리 어드레스를 결정하는 단계, (c) 상기 최대 논리 어드레스를 나타내는 1개의 제어 데이터 정보를 반도체 메모리장치의 외부로 공급하는 단계, (d) 외부장치가 논리 어드레스를 갖는 비결함 메모리 셀 군들을 선택적으로 액세스하는 표준 모드로 들어가는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제어방법이 제공된다.
논리적 어드레스 할당
이하, 본 발명을 첨부 도면들을 참조하여 상세히 설명한다. 먼저, 물리적 클러스터 어드레스들과 논리적 클러스터 어드레스들 사이의 어드레스 변환에 관해 설명한다. 본 발명에 따른 반도체 메모리장치 (10) 는 (N+1) 클러스터들을 갖도록 가정되고, "0" 에서 "N" 까지의 물리적 클러스터 어드레스들이 각각 (N+1) 클러스터들에 할당된다. 물리적 클러스터 어드레스들을 "3" 과 "7" 로 할당한 상기 클러스터들(10a) 은 결함이 있으며, 다른 클러스터들(10b) 은 결함이 없다. 따라서, 2개의 결함 클러스터들(10a) 은 비결함 클러스터들(10b) 로 혼합된다.
상기 반도체 메모리장치 (10) 는 주워드선 드라이버 (10c) 와 상기 주워드선 드라이버 (10c) 와 상기 클러스터들(10a/10b) 사이에 연결된 워드선 쌍들 (10c) 을추가로 포함한다. 상기 주워드선 드라이버 (10c) 는 논리적 클러스터 어드레스들 "0"∼"N-2" 을 비결함 클러스터들(10b) 로 할당한다. 즉, 논리적 클러스터 어드레스는 결함 클러스터들(10a) 을 건너 뛰고, 상기 논리적 클러스터 어드레스들은 제1 결함 클러스터 (10a) 후, 물리적 클러스터 어드레스들과 일치하지 않는다. 이 경우, 물리적 클러스터 어드레스들 "0", "1" 와 "2" 는 논리적 클러스터 어드레스들 "0", "1" 와 "2" 와 일치한다. 임의의 논리적 클러스터 어드레스는 물리적 클러스터 어드레스 "3" 을 갖는 결함 클러스터 (10a) 로 할당되지 않는다. 상기 논리적 클러스터 어드레스들 "3"∼"5" 은 각각 물리적 클러스터 어드레스들 "4"∼"6" 을 갖는 비결함 클러스터들로 할당되며, 임의의 논리적 클러스터 어드레스는 물리적 클러스터 어드레스 "7" 을 갖는 결함 클러스터 (10a) 로 할당되지 않는다. 상기 논리적 클러스터 어드레스들 "6"∼"N-2" 은 각각 물리적 클러스터 어드레스들 "8"∼"N" 을 갖는 비결함 클러스터들로 할당된다. 따라서, 상기 논리적 클러스터 어드레스들 "0"∼"N-2" 은 비결함 클러스터들 (10b) 로 연속적으로 할당된다.
상기 논리적 클러스터 어드레스들이 반도체 메모리장치의 외부로부터 공급될 때, 반도체 메모리장치는 논리적 클러스터 어드레스들을 물리적 클러스터 어드레스들로 변환시키며, 외부장치로 하여금 비결함 클러스터들을 선택적으로 액세스하게 한다.
제1 실시예
도 5 에 관해 설명하면, 본 발명을 크게 구현하는 반도체 다이내믹 램 장치는 반도체 칩 (20) 위에 제조되며, 크게는 메모리 셀 배열 (21), 어드레싱 시스템 (22), 복호기 제어기 (23) 와 데이터 인터페이스 (24) 를 포함한다. 상기 메모리 셀 배열 (21) 은 복수의 메모리 셀 블록들 (21a) 로 분할되고, 상기 메모리 셀 블록들 (21a) 중 하나는 도 5 에 도시되어 있다. 상기 메모리 셀 블록 (21a) 은 작은 버블들에 의해 각각 표시된 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 로우들(rows) 과 칼럼들(columns) 에 배열되고, 각 칼럼에서의 상기 메모리 셀들은 비트선 쌍들 BLP1/..../BLPn 중 연관된 하나에 연결된다. 상기 메모리 셀 블록 (21a) 은 복수의 클러스터들 (21b) 로 분할되고, 복수의 메모리 셀들의 로우들은 이하에 자세히 설명될 각 클러스터 (21b) 와 결합의 형태를 형성한다. 센스 증폭기들 (21c) 은 각 메모리 셀 블록 (21a) 의 비트선 쌍들 BLP1∼BLPn 에 연결되고, 데이터 비트들을 나타내는 전위차들을 증폭시킨다.
상기 어드레싱 시스템 (22) 은 어드레스 버퍼 (22a), 상기 어드레스 버퍼 (22a) 에 연결된 블록 복호기 (22b), 상기 어드레스 버퍼 (22a) 와 상기 블록 복호기 (22b) 에 연결된 주워드 복호기들 (22c), 상기 주워드 복호기들 (22c) 과 상기 어드레스 버퍼 (22a) 에 연결된 부워드 복호기들 (22c) 과 비트선 쌍들 BLP1/..../BLPn 과 데이터 버스 (24a) 사이에 연결된 칼럼 어드레스 복호기/칼럼 선택기 (22d) 를 포함한다. 상기 어드레스 버퍼 (22a) 는 외부 어드레스 신호EADD 를 수신하며, 미리 복호된 블록 어드레스 신호들 BADD, 미리 복호된 클러스터 어드레스 신호들 CADD, 미리 복호된 로우 어드레스 신호들 RADD, 미리 복호된 칼럼 어드레스 신호들 CLADD 을 출력한다. 상기 주워드 복호기들 (22c)은 각각 상기 메모리 셀 블록들과 연관되며, 각 주워드 복호기 (22c) 에는 미리 결정된 수의 부워드 복호기들 (22d) 이 수반된다. 복수의 부워드 복호기들 (22d) 은 각각 상기 클러스터들과 연관된다. 미리 복호된 블록 어드레스 신호들 BADD 은 블록 복호기 (22b) 에 공급되고, 주워드 복호기들 (22c) 중 하나를 나타내는 블록 선택신호 BSL 을 출력한다. 미리 복호된 클러스터 어드레스 신호들 CADD 은 주워드 복호기들 (22c) 로 공급되며, 블록 선택신호 BSL 에 의해 규정된 주워드 복호기들 (22c) 중 하나는 부워드 복호기 선택신호 SWSL 을 출력한다. 미리 복호된 로우 어드레스 신호들 RADD 는 부워드 복호기들 (22d) 로 공급되고, 블록 선택신호 BSL 과 부워드 복호기 선택신호 SWSL 에 의해 규정된 부워드 복호기들 (22d) 중 하나는 메모리 셀들의 로우들중 하나를 나타내는 워드선 구동신호 WLD 를 출력한다. 상기 미리 복호된 칼럼 어드레스 신호들 CLADD 은 칼럼 어드레스 복호기/칼럼 선택기 (22e) 에 공급되고, 상기 칼럼 어드레스 복호기/칼럼 선택기 (22e) 는 비트선 쌍들 BLP1/..../BLPn 을 데이터 버스 (24a) 에 선택적으로 연결한다.
상기 어드레싱 시스템 (22) 은 복수의 세트의 주워드선 쌍들 MWLP0∼MWLPn 을 추가로 포함하며, 각 세트의 주워드선 쌍들 MWLP0∼MWLPn 은 주워드 복호기들 (22c) 중 하나와 이와 연관된 1세트의 부워드 복호기들 (22d) 사이에 연결된다. 각 주워드선 쌍 MWLP0/MWLPn 은 부워드 복호기들 (22d) 중 하나를 활성화시키며, 각 부워드 복호기 (22d) 는 상기 클러스터들 (21b) 중 하나와 연관된다. 이러한 이유로, 주워드 복호기 (22c) 는 연관된 메모리 셀 블록 (21a) 으로부터 클러스터를 선택한다.
상기 어드레싱 시스템 (22) 은 주워드 복호기들 (22c) 중 하나와 연관된 부워드 복호기들 (22d) 에 각각 연결된 복수의 세트의 부워드선들 SWL1∼SWLj 을 추가로 포함한다. 각 세트의 부워드선들 SWL1∼SWLj 는 상기 클러스터들 (21b) 중 하나와 연관되고, 연관된 클러스터 (21b) 의 메모리 셀들의 로우들에 각각 연결된다.
도 6 은 주워드 복호기 (22c) 를 예시하며, 도 7 은 주워드 복호기 (22c) 의 일부를 형성하는 주워드 복호기 회로 (22ca) 를 예시한다. 이 경우, 주워드 복호기는 (n+1) 주워드 복호기 회로들 (22ca) 을 포함한다.
주워드 복호기 (22c) 는 비휘발성 메모리 회로 (22ca), 시프트 레지스터 (22cb), 바이패씽 회로 (22cc) 와 주워드선 드라이버 (22cd) 로 구성된다. 상기 바이패씽 회로 (22cc) 는 (n+1) 스위칭 장치들 (22cf) 을 갖고, 시프트 레지스터 (22cb) 는 또한 (n+1) 시프트 단들 (22cg) 을 갖는다. 주워드선 드라이버 (22cd) 는 또한 (n+1) 구동기부들 (22ch) 을 갖고, 메모리부들중 하나 (22ce), 스위칭 장치들중 하나 (22cf), 시프트 단들중 하나 (22cg) 와 구동기부들 (22ch) 중 하나는 전체적으로 주워드 복호기 회로들 (22ca) 을 구성한다. (n+1) 메모리부들 (22ce), (n+1) 스위칭 장치들 (22cf), (n+1) 시프트 단들 (22cg) 과 (n+1) 구동기부들 (22ch) 은 (n+1) 주워드 복호기 회로들 (22ca) 을 구성한다. 시프트 레지스터 (22cb) 와 바이패씽 회로 (22cc) 는 활성화 신호 XDBi 용 신호 전달통로를 제공하며, 여기서, i 는 시프트 클록신호 XCLK 에 대응하는 0∼n 의 값이다. 상기 활성화 신호가 시프트 단 (22cg) 에 의해 유지, 기억될 때, 상기 시프트 단 (22cg) 은 클러스터 선택신호 SEL 를 관련된 구동기부 (22ch) 로 공급하고, 상기 관련된 구동기부 (22ch) 는 연관된 주워드선 쌍 MWLPi 를 능동적으로 변화시킨다.
각 메모리부들 (22ce) 은 결함 클러스터를 나타내는 1개의 제어 데이터 정보를 저장하고, 능동 고레벨의 디스에이블 신호 DSA1 과 상보성 디스에이블 신호 CDSA1 을 출력한다. 상기 디스에이블 신호 DSA1 과 상보성 디스에이블 신호 CDSA1 은 연관된 시프트 단 (22cg) 과 연관된 스위칭 장치 (22cf) 로 공급되고, 상기 시프트 단 (22cg) 과 상기 스위칭 장치 (22cf) 중 하나를 동작 정지상태로 만든다. 상기 디스에이블 신호 DSA 가 고레벨로 될 때, 연관된 스위칭 장치 (22cf) 는 켜지며, 연관된 시프트 단 (22cg) 은 동작 정지상태가 된다. 결과적으로, 상기 스위칭 장치 (22cf) 는 활성화 신호 XDBi 용 신호 전달통로의 일부를 형성한다. 한편, 상기 디스에이블 신호가 저레벨로 될때, 연관된 스위칭 장치 (22cf) 는 꺼지며, 연관된 시프트 단 (22cg) 은 동작 상태가 된다. 이러한 이유로, 상기 시프트 단 (22cg) 은 활성화 신호 XDBi 를 유지 기억시키며, 클러스터 선택신호 SEL1 를 관련된 구동기부 (22ch) 로 공급한다.
이러한 구성요소들 (22ce/22cf/22cg/22ch) 을 도 7 을 참조하여 상세히 설명한다. 상기 메모리부 (22ce) 는 퓨즈 구성요소 (22cj), 인버터들 (22ck/22cm) 와 n-채널 인핸스먼트형 스위칭 트랜지스터 (22cn) 을 포함한다. 상기 퓨즈 구성요소 (22cj) 과 n-채널 인핸스먼트형 스위칭 트랜지스터 (22cn) 들은 양의 전원공급선 (VCC) 과 접지선 사이에 직렬로 연결되고, n-채널 인핸스먼트형 스위칭 트랜지스터 (22cn) 의 드레인 절점은 인버터 (22ck) 의 입력 절점에 연결된다. 인버터 (22ck) 의 출력 절점은 n-채널 인핸스먼트형 스위칭 트랜지스터 (22cn) 의 게이트 전극과 다른 인버터 (22cm) 의 입력 절점에 연결된다. 상기 인버터들 (22ck/22cm) 은 디스에이블 신호 DSA1 와 상보성 디스에이블 신호 CDSA1 을 그 출력 절점들에서 출력하며, 상기 디스에이블 신호 DSA1 의 전위 레벨은 퓨즈 구성요소에 의존한다.
상기 주워드 복호기 회로 (22ca) 와 연관된 상기 클러스터가 결함이 있을 때, 상기 퓨즈 구성요소 (22cj) 은 끊어졌으며, 인버터 (22ck) 의 입력 절점은 양의 전원 공급선 VCC 로부터 전기적으로 절연된다. 이 상황에서, 인버터 (22ck) 는 능동적인 고레벨의 디스에이블 신호 DSA1 를 그 출력 절점에서 출력하며, 다른 인버터 (22cm) 는 저레벨의 상보성 디스에이블 신호 CDSA1 을 출력한다. 상기 디스에이블 신호 DSA1 는 상기 n-채널 인핸스먼트형 스위칭 트랜지스터 (22cn) 를 온 상태로 유지시키고, 인버터 (22ck) 의 입력 절점은 접지된다.
한편, 상기 주워드 복호기 회로 (22ca) 와 연관된 상기 클러스터가 결함이 없을때는, 상기 퓨즈 구성요소 (22cj) 은 끊어지지 않았으며, 인버터 (22ck) 의 입력 절점은 양의 전원 공급선 VCC 로 전기적으로 연결된다. 이 상황에서, 인버터 (22ck) 는 비능동적인 저레벨의 디스에이블 신호 DSA1 를 그 출력 절점에서 출력하며, 다른 인버터 (22cm) 는 고레벨의 상보성 디스에이블 신호 CDSA1 을 출력한다. 상기 디스에이블 신호 DSA1 는 상기 n-채널 인핸스먼트형 스위칭 트랜지스터 (22cn)를 오프 상태로 유지시킨다.
상기 시프트 단 (22cg) 은 2개의 전달 게이트들 (22co)(22cp) 과 상기 전달 게이트들 (22co)(22cp) 사이에 연결된 지연된 플립 플롭회로 (22cq) 를 포함한다. 각 전달 게이트들 (22co)(22cp) 은 p-채널 인핸스먼트형 스위칭 트랜지스터와 n-채널 인핸스먼트형 스위칭 트랜지스터가 병렬 결합에 의해 구현되고, 상기 디스에이블 신호 DSA1 와 상보성 디스에이블 신호 CDSA1 가 p-채널 인핸스먼트형 스위칭 트랜지스터의 게이트 전극과 n-채널 인핸스먼트형 스위칭 트랜지스터의 게이트 전극에 공급된다. 이러한 이유로, 상기 디스에이블 신호 DSA1 가 능동적인 고레벨에 있을 때, 전달 게이트들 (22co)(22cp) 은 꺼지고, 활성화 신호 XDBi 는 결코 지연된 플립 플롭회로 (22cq) 에 도달하지 않는다. 한편, 상기 디스에이블 신호 DSA1 가 비능동적인 저레벨에 있을때, 전달 게이트들 (22co)(22cp) 은 켜지면서, 지연된 플립 플롭회로 (22cq) 가 활성화 신호 XDBi 를 저장하게 한다.
상기 지연된 플립 플롭회로 (22cq) 는 전달 게이트 (22co) 에 연결된 입력 절점, 리셋 신호선 RST 에 연결된 리셋 절점, 시프트 클록 신호선 XCLK 에 연결된 클록 절점, 다른 전달 게이트 (22cp) 에 연결된 출력 절점과 관련된 구동기부 (22ch) 에 연결된 상보성 출력 절점을 갖는다. 상기 지연된 플립 플롭회로 (22cq) 는 상기 시프트 클록 신호선 XCLK 에 반응하여 입력 절점에서 활성화 신호 XDBi 의 전위 레벨을 유지 기억시키며, 클러스터 선택신호 SEL1 과 활성화 신호 XDBi+1를 구동기부 (22ch) 와 다음의 시프트단 (22cg) 으로 공급한다.
상기 구동기부 (22ch) 는 AND 게이트 (22cr), NOR 게이트들 (22cs/22ct) 과인버터들 (22cu/22cv) 를 포함한다. 클러스터 선택신호 SEL 과 디스에이블 신호 DSA1 는 NOR 게이트 (22cs) 와 AND 게이트 (22cr) 에 각각 공급되고, 블록 선택신호는 인버터 (22cw) 를 통해 NOR 게이트 (22cs) 와 AND 게이트 (22cr) 에 각각 공급된다. 블록선택신호 BSL 가 고레벨로 변화된후, 활성화 신호 XDBi 는 지연된 플립 플롭회로 (22cq) 에 의해 능동적인 고레벨의 디스에이블 신호 DSA1 없이도 유지, 기억된다. 그 다음, 상기 지연된 플립 플롭회로 (22cq) 는 능동적인 저레벨의 선택신호 SEL를 공급하며, 인버터 (22cw) 는 블록선택신호 BSL를 저레벨로 변환한다. 그 다음, NOR 게이트 (22cs) 는 고레벨의 출력신호를 출력하며, 인버터들 (22cu/22cv) 은 주워드선 MWL을 상승된 전압 레벨로 구동한다. 상기 AND 게이트 (22cr) 는 저레벨의 출력신호를 출력하며, NOR 게이트 (22ct) 는 다른 주워드선 MWLB 을 저레벨로 유지시킨다. 상기 주워드선들 MWL/MWLB 회로 구성에 있어서 부워드 복호기 (6a) (도 2 참조) 와 유사한 연관된 부워드 복호기들 (22d) 에 연결된다. 만일 미리 복호된 로우 어드레스 신호들이 부워드선 SWL1 에 할당된 로우 어드레스를 규정하면, 부워드 복호기 (22d) 는 부워드선 SWL1을 상승된 전압 레벨로 유지시킨다.
도 5 로 돌아가서, 복호기 제어기 (23) 는 클록 발생기 (23a), 카운터 (23b), 비교회로 (23c) 와 시험회로 (23d)를 포함한다. 상기 클록 발생기 (23a) 는 활성화 신호 (XDB0) 와 시프트 클록신호 (XCLK)를 시프트 레지스터 (22cb) 의 제1 시프트단 (22cg) 과 시프트 레지스터 (22cb) 의 모든 시프트단들 (22cg) 로 각각 공급하며, 시프트 레지스터 (22cb) 가 활성화 신호 (XDBi)를 제1시프트단으로부터 마지막 시프트단으로 연속적으로 전달하도록 야기시킨다. 이 경우, 32개의 클러스터들은 메모리셀 블록 (21a)을 형성함에 따라, 최대 물리적인 클러스터 어드레스 "31" 은 시험 모드에서의 시험 신호 TEST 에 반응하여 어드레스 버퍼 (22a) 에 저장된다. 비교회로 (23c) 는 최대 물리적 클러스터 어드레스 "31"를 시프트 클록들 (XCLK) 의 수와 비교한다. 상기 시프트 클록들 (XCLK) 의 수가 최대 물리적 클러스터 어드레스 "31" 에 도달할 때, 상기 비교회로 (23c) 는 클록 발생기 (23a) 가 제어선 (CNT1)을 통해 시프트 클록 (XCLK)을 정지시키도록 지시한다.
클록 발생기 (23a) 가 시프트 클록 (XCLK)을 시프트 레지스터 (22cb) 에 공급하고 있는 동안, 활성화 신호 (XDB0) 는, 도 8 에 도시된 바와같이, 활성화 신호 (XDBi) 로서 단에서 단으로 전달된다. 상기 시프트 클록 (XCLK) 은 t1, t2, t3, t4, t5, t6, t7, t8, t9 의 시간에서 저레벨에서 고레벨로 변화된다. 제1 단 (22cg) 은 활성화 신호 (XDB0)를 시간 t1 에서 유지 기억시키며, 출력신호 (XDB1)를 고레벨로 변화시킨다. 제2 단 (22cg) 은 활성화 신호 (XDB1)를 시간 t2 에서 유지, 기억시키며, 출력신호 (XDB2)를 고레벨로 변화시킨다. 이러한 방식으로, 비결함 클러스터에 연관된 상기 시프트단 (22cg) 은 활성화 신호 (XDBi)를 다음의 시프트 단으로 연속적으로 전달한다. 그러나, 결함 클러스터에 연관된 스위칭 장치 (22cf) 는 활성화 신호 (XDBi)를 바이패스 시킨다. 이 경우, 제4 및 제8 시프트 단들과 연관된 클러스터들은 결함이 있으며, 활성화 신호들 (XDB4/XDB5) 과 (XDB8/XDB9) 은 동시에 출력된다. 만일 모든 클러스터들이 결함이 없었다면, 활성화 신호 (XDB9) 는 시간 t9 에서 출력될 것이다. 그러나, 결함 클러스터들에 대한 스위칭 장치들 (22cf) 은 활성화 신호 (XDB9) 의 출력을 가속화시키며, 활성화 신호 (XDB9) 는 시간 t7 에서 출력된다. 시간 t7 와 시간 t9 사이의 시프트 클록 (XCLK) 의 수는 결함 클러스터들의 수를 나타낸다.
제 32 단까지의 제 10 시프트 단과 연관된 클러스터들이 결함이 없다고 가정한다. 이러한 이유로, 활성화 신호 (XDB32) 는 시간 t30 에서 시험 회로 (23d) 로 출력되며(도 5 참조), 상기 시험 회로 (23d) 는 2개의 결함 클러스터들이 메모리셀 블록 (21a) 에 구성됨을 결정한다. 결함 클러스터들의 수는 시험 회로 (23d) 에 저장된다. 다음으로, 상기 시험 회로 (23d) 는 최대 논리적 클러스터 어드레스가 "29" 가 되도록 결정하며, 최대 논리적 클러스터 어드레스는 중앙처리장치 (미도시) 와 같은 외부장치에 의해 시험 회로 (23d) 로부터 판독 가능하다.
따라서, 복호기 제어기 (23) 는 얼마나 많은 클러스터들이 데이터 저장에 유용한지를 알아보기 위해 주워드 복호기들 (22c) 을 검사하며, 비결함 클러스터들의 수를 저장한다. 도 9 는 이전에 기술된 비결함 클러스터들을 세는 시험 동작을 예시한다. 시험 회로 (23d) 는, 맨먼저, 단계 (SP1)에서 처럼, 결함 클러스터들을 세고, 단계 (SP2)에서 처럼, 결함 클러스터들의 수를 내장된 레지스터에 저장한다. 이어서, 단계 (SP3)에서 처럼, 상기 시험 회로 (23d) 는 최대 논리적 클러스터 어드레스를 결정하고, 이것을 반도체 메모리장치의 외부로공급한다. 이 최대 논리적 클러스터 어드레스의 결정후, 연속 액세스가 요구될 때, 복호기 제어기 (23) 는 활성화 신호 (XDB0) 와 시프트 클록신호 (XCLK)를 주워드 복호기들 (22c) 로 공급하며, 시프트 레지스터 (22cb) 가 활성화 신호 (XDBi)를 단에서 단으로 전달하도록 야기시킨다. 스위칭 장치 (22cf) 는 활성화 신호 (XDBi)를 바이패스하며, 결함 클러스터들은 결코 규정되지 않는다. 결국, 단계 (SP4)에서 처럼, 데이터 비트들을 비결함 클러스터들의 메모리 셀들로부터 판독하거나 데이터 비트들을 비결함 클러스터들의 메모리 셀들에 기록하기 위해 단지 비결함 클러스터들만이 연속적으로 규정된다. 즉, 논리적 클러스터 어드레스들이 반도체 메모리장치의 외부로부터 공급될때, 시프트 레지스터 (22cb) 와 바이패씽 회로 (22cc) 는 논리적 클러스터 어드레스들을 비결함 클러스터들로 할당된 물리적 클러스터 어드레스들로 변환시킨다.
데이터 인터페이스 (24) 는 데이터 버스 (24a) 와 데이터 포트 (24c) 사이에 연결된 데이터 입력/데이터 출력회로 (24b) 를 포함한다. 최대 논리적 클러스터 어드레스는 시험 모드에서 시험 회로 (23d) 로부터 데이터 입력/데이터 출력회로 (24b) 를 통해 외부장치로 공급된다. 이 시험 모드후, 표준모드동안 기록 데이터 비트들은 데이터 포트 (24c) 로부터 데이터 입력/데이터 출력회로 (24b) 를 통해 메모리셀 배열 (21) 로 공급되고, 판독 데이터 비트들은 데이터 버스 (24a) 로부터 데이터 입력/데이터 출력회로 (24b) 를 통해 데이터 포트 (24c) 로 전달된다.
이 경우, 시프트 레지스터 (22cb) 와 바이패씽 회로 (22cc) 는 전체적으로어드레스 변환기를 구성한다.
앞의 설명으로부터 알수 있는 바와같이, 복호기 제어기는 활성화 신호 (XDBi)를 전달하기 위해 활성화 신호 (XDB0) 와 시프트 클록신호 (XCLK)를 시프트 레지스터 (22cb) 에 공급하며, 마지막 단으로부터의 활성화 신호 (XDBi) 의 도착과 기대된 시간 사이의 동작 지연에 근거하여 결함 클러스터들의 수를 결정한다. 결함 클러스터들의 수가 얻어질 때, 복호기 제어기 (23) 는 최대 논리적 클러스터 어드레스를 결정하며, 이 최대 논리적 클러스터 어드레스를 그 외부로 알려준다.
상기 최대 논리적 클러스터 어드레스의 결정후, 복호기 제어기 (23) 는 활성화 신호 (XDB0) 와 시프트 클록신호 (XCLK)를 시프트 레지스터 (23cb) 로 공급한다. 상기 활성화 신호 (XDBi) 는 메모리부들 (22ce) 에 저장된 여러개의 제어 데이터 정보에 따라 시프트 단들 (22cg) 과 스위칭 장치들 (22cf) 을 통해 전달되고, 상기 활성화 신호 (XDBi) 는 시프트 단들 (22cg) 이 비결함 클러스터들과 연관된 구동기부들 (22ch) 을 선택적으로 동작 가능하게끔 야기시킨다. 이러한 이유로, 단지 비결함 클러스터들은 주워드선 쌍들 MWLP 에 의해 연속적으로 규정되고, 비결함 메모리 클러스터들은 액세스 가능하게 한다. 미리 복호된 클러스터 어드레스 신호들에 의해 표시된 물리적인 클러스터 어드레스는 결코 파일 할당표에 저장된 어드레스들과 비교되지 않으며, 데이터 액세스는 가속된다. 게다가, 단일 메모리부들 (22ce) 과 어드레스 변환기가 반도체 메모리장치에 구성되고, 제조비용은 증가하지 않는다.
제2 실시예
도 10 은 본 발명을 구현하는 다른 반도체 메모리장치에 포함된 주워드 복호기 (30) 를 예시한다. 제2 실시예를 수행하는 반도체 메모리장치는 도 11 상의 주워드 복호기들 (30) 과 복호기 제어기 (31) 를 제외하고는 제1 실시예와 유사하다. 이러한 이유로, 단순성을 목적으로 주워드 복호기 (30) 와 복호기 제어기 (31) 에 설명의 초점이 맞추어진다. 주워드 복호기 (30) 는 메모리셀 블록 (21a) 으로부터 (n+1) 클러스터들중 하나를 선택하도록 가정한다.
주워드 복호기 (30) 는 비휘발성 메모리 회로 (30a), 어드레스 복호기 회로 (30b), 펄스 발생회로 (30c), 쉬프트 레지스터 (30d) 및 워드라인 구동회로 (30e) 를 포함한다. 상기 비휘발성 메모리 회로 (30a), 어드레스 복호기 회로 (30b), 펄스 발생회로 (30c), 쉬프트 레지스터 (30d) 및 워드 라인 구동회로 (30e) 는 (n+1) 개의 메모리 회로부들 (30f), (n+1) 개의 복호기부들(30g), (n+1) 개의 펄스 발생기들 (30h), (n+1) 개의 쉬프트 단들(30j) 및 (n+1) 개의 구동기부들 (30k) 을 각각 가지며, 각각의 메모리 회로부 (30f), 각각의 복호기부(30g), 각각의 펄스 발생기 (30h), 각각의 쉬프트 단 (30j) 및 각각의 구동기부 (30k) 는 클러스터들중 하나에 대한 주워드 구동회로 (30m) 를 조합하여 형성한다. 각각의 주워드 구동회로 (30m) 의 회로 구성은 도 12 에 도시되어 있다.
상기 메모리부 (30f) 및 구동기부 (30k) 는 메모리 부 (22ce) 및 구동기부 (22ch) 와 각각 유사하고, 그것의 회로 구성 요소들에는 메모리부 (22ce) 및 구동기부 (22ch) 의 회로 구성요소에서와 동일한 부호로 라벨을 붙였다.
상기 쉬프트 단 (30j) 은 지연 플립플롭 회로 (30n) 으로만 구현된다.NAND 게이트 (30o) 는 복호기부 (30g) 로 기능하고, 클러스터 어드레스 사전 복호 신호가 상기 NAND 게이트 (30o) 의 입력 노드들에 공급된다. 클러스터 어드레스 사전 복호신호가 연관된 클러스터를 지정하면, 상기 NAND 게이트 (30o) 는 지연 플립플롭 회로 (30n) 를 설정한다. 상기 설정 상태는 쉬프트 클럭 (SCLKi) 에 응답하여 단에서 단으로 전파된다.
만일 퓨즈 장치 (22cj) 가 깨어지지 않으면, 상기 메모리부 (30f) 는 상기 펄스 발생기 (30h) 에 인액티브 로우 레벨의 디스에이블 신호 (DSA1) 를 보내고, 상기 펄스 발생기는 상기 쉬프트 클럭 (SCLKi) 으로부터 쉬프트 클럭 (SCLKi+1) 을 발생시켜서 다음 펄스 발생기로 상기 쉬프트 클럭 (SCLKi+1) 을 전송한다. 따라서, 펄스 발생기 (30h) 는 액티브 하이 레벨의 디스에이블 신호의 부재에서 신호 버퍼로서 기능한다.
다른 한편으로, 만일 퓨즈 장치 (22cj) 가 깨어지면, 펄스 발생기 (30h) 는 펄스 신호 (XSCLK) 로부터 쉬프트 클럭 (SCLKi+1) 을 발생시킨다. 상기 펄스 발생기 (30h) 는 이전의 펄스 발생기가 쉬프트 클럭 (SCLKi-1) 을 공급하지 않는한, 하나의 펄스를 발생시킨다. 만일 이전의 펄스 발생기가 쉬프트 클럭 (SCLKi-1) 을 펄스 발생기 (30h) 로 공급하면, 펄스 발생기는 하나 이상의 펄스를 발생시킨다.
도 11 를 참조하면, 복호기 제어기 (31) 는 클럭 발생기 (31a), 계수기 (31b), 비교기 (31c) 및 테스트 회로 (31d) 를 구비한다. 상기 클럭 발생기는 클럭신호 (XSCLK) 를 발생시키고, 상기 클럭신호 (XSCLK) 를 상기 펄스 발생기(30h) 로 보낸다.
복호기 제어기 (31) 는 각각의 주워드 복호기 (30) 와 협력하고, 다음과 같이 최대 논리 클러스터 어드레스를 결정한다. 도 13 은 최대 논리 클러스터 어드레스를 결정하기 위한 주워드 복호기 (30) 중의 하나에 대한 테스트 동작을 나타낸다. 다음의 설명에서, 상기 주워드 복호기 (30) 는 32 개의 클러스터들과 관련되고, 4 번째 및 8 번째 클러스터가 결함이 있다고 가정한다. 클럭 발생기 (31a) 는 시간 (t1) 에 클럭신호 (XSCLK) 를 펄스 발생기 (30h) 로 보낸다. 제 1 ,제 2 및 제 3 펄스 발생기 (30h) 는 상기 쉬프트 클럭신호를 로우 레벨로 유지시킨다. 그 이유는 연관된 메모리부들 (30f) 이 비결함 클러스터들의 인액티브 로우 대표로 디스에이블 신호들 (DSA1) 을 유지하기 때문이다. 그러나, 4 번째 펄스 발생기 (30h) 는 액티브 하이 레벨의 디스에이블 신호 (DSA1) 때문에 원샷 펄스를 발생시키고, 쉬프트 클럭신호 (SCLK3) 는 하나의 펄스를 수용한다. 5 번째에서 7 번째의 펄스 발생기 (30h) 는 다음 펄스 발생기로 펄스를 전송하고, 쉬프트 신호들 (SCLK4 내지 SCLK6) 각각은 하나의 펄스를 수용한다. 8 번째 펄스 발생기도, 또한, 시간 (t1) 에서 하나의 펄스를 발생시키고, 시간 (t2) 에서 다른 펄스를 발생시킨다. 상기 2 개의 펄스는 8 번째 펄스 발생기로부터 최종 펄스 발생기로 전송되고, 테스트 회로 (31d) 로 되돌아온다. 상기 테스트 회로는 메모리 셀 블록 (21a) 이 2 개의 결함 클러스터를 수용하고 있는 것을 결정하고, 최대 논리 클러스터 어드레스는 상기 테스트 회로 (31d) 의 레지스터내에 저장된다. 상기 최대 논리 클러스터 어드레스는 상기 레지스터로부터 판독되고,데이터 포트 (24c) 를 통하여 외부장치로 공급된다.
비록 본 발명의 특정한 실시예들이 도시되고 설명되었지만, 당분야의 당업자들에게 본 발명의 정신과 범위에서 벗어나지 않고, 본 발명의 다양한 변경 및 변형들이 만들어질 수 있다는 것은 명백할 것이다.
예를 들어, 만일 반도체 메모리장치가 워드 라인을 직접 선택하면, 본 발명은 로우 어드레스 복호기에 적용된다.
결함 클러스터를 결정하기 위한 체크 동작은 반도체 메모리장치의 외부로부터 제어될 수도 있다.
상술된 설명에서 이해할수 있는 바와같이, 주워드 복호기는 외부 논리 클러스터 어드레스를 쉬프트 클럭신호를 이용하여 물리적인 클러스터 어드레스로 내부적으로 변환시킨다. 임의의 파일 할당 테이블이 요구되고, 데이터 액세스가 가속된다. 반도체 메모리장치는 그것의 외부에 최대 논리 클러스터 어드레스만을 보고하고, 결함 어드레스들은 결코 외부 메모리에 저장되지 않는다. 이러한 이유 때문에, 본 발명에 따른 반도체 메모리장치는 전자 시스템의 제조 비용을 증가시키지 않는다.
게다가, 일련의 논리 클러스터 어드레스들이 비결함 클러스터들에 할당되므로, 외부장치는 논리 클러스터 어드레스를 갖는 비결함 클러스터들을 연속적으로 액세스할수 있다.

Claims (8)

  1. (정정)로우 복호기들 (22ca;30m) 에 각각 포함되어 결함 워드선들을 나타내는 2진 신호들을 출력하는 결함 워드선 판별수단 (22ca';30a) 을 포함하는, 결함 워드선들을 피하여 사용하는 반도체 메모리장치에 있어서,
    상기 2진 신호들, 활성화 신호 및 시프트 클록에 응답하여 비결함 워드선들에 할당된 외부 논리 어드레스들을 상기 외부 논리 어드레스들보다 하위의 어드레스들로 변환하는 변환수단 (22cb/22cc; 30b/30c/30d) 및,
    상기 활성화 신호 및 상기 시프트 클록을 상기 변환수단(22cb/22cc; 30b/30c/30d)으로 제공하기 위한 복호기 제어기(23; 31)를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 물리적 어드레스들이 각각 할당된 복수의 메모리 셀 군들 (10a/10b;21b)로 분할된 복수의 메모리 셀들로서, 하나 이상의 결함 메모리셀 군 (10a) 이 상기 복수의 메모리 셀 군들에 포함되는 복수의 메모리 셀들,
    상기 복수의 메모리 셀 군들에 각각 대응하여 상기 복수의 메모리 셀 군들을 액세스 가능하게 하는 복수의 복호기부들 (22ca) 을 포함하는 복호기 (22c) 를 포함하는 반도체 메모리장치에 있어서,
    상기 복호기는
    연관된 메모리셀 군이 결함이 있는지 또는 결함이 없는지의 여부를 각각 나타내는 여러개의 제어 데이터 정보를 각각 저장하며, 상기 여러개의 제어 데이터 정보를 나타내는 제1 제어신호들 (DSA1/CDSA1) 을 각각 출력하는 복수의 메모리부들 (22ce;30f),
    상기 복수의 메모리 셀 군들에 각각 연결되어 있고, 제2 제어신호들 (SEL) 에 응답하여 비결함 메모리 셀 군들을 액세스 가능하게 하는 복수의 구동기부들 (22ch;30k), 및
    상기 복수의 메모리부들과 상기 복수의 구동부들 사이에 각각 연결되어 있고, 제3 제어신호들 (XCLK;XSCLK) 에 응답하여 상기 비결함 메모리 셀 군들을 나타내는 외부 논리 어드레스들을 상기 제1 제어신호들에 의해 특정된 상기 비결함 메모리 셀 군들에 할당된 상기 물리적인 어드레스들로 변환하며, 상기 제2 제어신호들을 상기 복수의 구동기부들로 공급하기 위한 어드레스 변환기 (22cb/22cc;30b/30c/30d ) 를 포함하며,
    상기 반도체 메모리장치는 상기 제3 제어 신호를 상기 어드레스 변환기로 출력하는 복호기 제어기 (23;31) 를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 어드레스 변환기는
    상기 비결함 메모리 셀 군을 각각 나타내는 상기 제1 제어신호들에 의해 선택적으로 인에이블되고, 상기 제3 제어신호에 응답하여 인에이블 상태 (XDBi) 를 연속적으로 전달하기 위해 직렬로 연결되며, 상기 복수의 구동기부에 병렬로 연결되어 상기 제 2 제어신호들을 선택적으로 제공하는 복수의 시프트단들 (22cg), 및
    상기 복수의 시프트단들과 각각 연관되고, 상기 연관된 시프트단들의 입력 절점들과 상기 연관된 시프트단들의 출력 절점들 사이에 각각 연결되며, 결함 메모리 셀 군을 각각 나타내는 상기 제 1 제어신호들에 응답하여 상기 결함 메모리 셀 군을 나타내는 상기 제1 제어신호로 디스에이블된 연관 시프트단에 바이패스를 제공하는 복수의 제1 스위칭부들 (22cf) 을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서, 상기 복수의 시프트단들중 각각은
    상기 입력 절점에 연결되어, 상기 연관된 제1 제어신호에 응답하여 온 상태와 오프 상태 사이에서 변경하는 제2 스위칭부 (22co),
    상기 출력 절점에 연결되어, 상기 연관된 제1 제어신호에 반응하여 온 상태와 오프 상태 사이에서 변경하는 제3 스위칭부 (22cp),
    상기 제2 스위칭부와 상기 제3 스위칭부 사이에 연결되어 있고, 상기 제3 제어신호에 응답하여 상기 제2 제어신호를 출력하는 상기 제2 스위칭부를 통해 이전의 시프트단으로부터 공급된 상기 인에이블 상태를 저장하는 2-안정회로 (22cq) 를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 2 항에 있어서, 상기 복수의 메모리부들 (22ce) 중 각각은 제1 전원 공급원 (VCC) 과 제2 전원 공급원 사이에 연결되어, 결함이 있거나 결함이 없는 상기 연관된 메모리 셀 군에 따라 끊어지거나 끊어지지 않아 상기 제1 제어신호를 출력하는 퓨즈 구성요소 (22cj) 를 갖는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 2 항에 있어서, 상기 복호기 제어기 (23) 는 상기 인에이블 상태를 나타내는 시험 신호 (XDB0) 를 상기 복수의 시프트단들중 제1 시프트단으로 공급하여 상기 제3 제어신호에 응답하여 상기 복수의 시프트단들과 상기 복수의 제1 스위칭부들을 통해 상기 시험 신호를 전달하고, 상기 시험 신호의 전달 도중 소비된 실제 시간과 만일 상기 복수의 메모리 셀 군들이 결함이 없다면, 소비되는 기대 시간간의 차이에 근거하여 결함 메모리 셀 군들의 수를 결정하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 2 항에 있어서, 상기 어드레스 변환기 (31) 는 시험 동작에서 결함 메모리셀 군들의 수를 결정하도록 활성화되며,
    상기 복수의 구동기부들 (30k) 과 각각 연관되고, 직렬로 접속되어 시프트 클록신호 (SCLKi) 에 응답하여 인에이블 상태 (XDBi) 를 연속 전송하는 복수의 시프트단들 (30j), 및
    각각 직렬로 접속되어 상기 시프트 클록신호를 연속 전송하고, 상기 비결함 메모리셀 군을 각각 나타내는 상기 제1 제어신호들에 응답하여 상기 시프트 클록을 전송하며, 상기 결함 메모리셀 군을 각각 나타내는 상기 제1 제어신호들에 응답하여 펄스를 상기 시프트 클록신호에 더하는 복수의 펄스 발생기 (30h) 를 포함하며,
    상기 복호기 제어기 (31) 는 상기 시험 동작시 상기 시프트 클록신호의 펄스들을 계수하여 상기 시프트 클록신호에서의 펄스수에 의거하여 상기 최대 논리 어드레스를 결정하는 것을 특징으로 하는 반도체 메모리장치.
  8. (정정)물리적 어드레스들이 각각 할당된 복수의 메모리셀 군들을 갖는 반도체 메모리장치의 제어방법에 있어서,
    a) 상기 반도체 메모리장치에 전원이 공급된후, 상기 복수의 메모리셀 군들의 결함 메모리셀 군들 (10a) 을 계수하는 단계,
    b) 상기 결함 메모리셀 군들의 수에 의거하여 상기 복수의 메모리셀 군들의 비결함 메모리셀 군들(10b)중 하나에 할당된 최대 논리 어드레스를 결정하는 단계,
    c) 상기 최대 논리 어드레스를 나타내는 1개의 제어 데이터 정보를 상기 반도체 메모리 장치의 외부로 공급하는 단계, 및
    d) 상기 비결함 메모리셀군들을 나타내는 외부 논리 어드레스들이, 연관된 메모리셀군들의 결함 여부를 각각 나타내는 제어데이터 정보에 의해 특정된 상기 비결함 메모리셀군들로 할당된 물리 어드레스들로 변환되어, 외부장치가 상기 제어 데이터 정보에 기초하여, 결함 메모리셀군들을 액세스하지 않고 상기 비결함 메모리셀군들을 액세스하는 표준모드로 들어가는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제어방법.
KR1019970058939A 1996-11-08 1997-11-08 연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법 KR100309900B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP29632296A JP3223817B2 (ja) 1996-11-08 1996-11-08 半導体メモリ装置及びその駆動方法
JP96-296322 1996-11-08

Publications (2)

Publication Number Publication Date
KR19980042240A KR19980042240A (ko) 1998-08-17
KR100309900B1 true KR100309900B1 (ko) 2001-12-12

Family

ID=17832049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970058939A KR100309900B1 (ko) 1996-11-08 1997-11-08 연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법

Country Status (3)

Country Link
US (1) US5848021A (ko)
JP (1) JP3223817B2 (ko)
KR (1) KR100309900B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3722619B2 (ja) * 1997-07-10 2005-11-30 沖電気工業株式会社 メモリ装置及びそのアクセス制御方法
JPH11144497A (ja) * 1997-11-13 1999-05-28 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100257867B1 (ko) * 1997-11-15 2000-06-01 윤종용 2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치
KR100257580B1 (ko) * 1997-11-25 2000-06-01 윤종용 반도체 메모리 장치의 번-인 제어 회로
JP3177966B2 (ja) * 1998-11-12 2001-06-18 日本電気株式会社 半導体記憶装置
US7111190B2 (en) 2001-02-23 2006-09-19 Intel Corporation Method and apparatus for reconfigurable memory
US8423413B2 (en) * 2004-12-30 2013-04-16 Google Inc. Advertisement approval
JP4643315B2 (ja) * 2005-03-11 2011-03-02 株式会社東芝 半導体集積回路装置
US7746721B2 (en) * 2008-07-23 2010-06-29 Elite Semiconductor Memory Technology Inc. Word line driver circuit
US7881134B2 (en) * 2008-11-17 2011-02-01 Micron Technology, Inc. Replacing defective columns of memory cells in response to external addresses
KR101094917B1 (ko) * 2009-11-30 2011-12-15 주식회사 하이닉스반도체 전원 회로 및 이를 이용한 반도체 메모리 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0490193A (ja) * 1990-08-02 1992-03-24 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04369750A (ja) * 1991-06-18 1992-12-22 Sanyo Electric Co Ltd 半導体メモリシステム
JP2785717B2 (ja) * 1994-09-30 1998-08-13 日本電気株式会社 半導体記憶装置
JPH08212797A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体装置
US5568435A (en) * 1995-04-12 1996-10-22 Micron Technology, Inc. Circuit for SRAM test mode isolated bitline modulation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0490193A (ja) * 1990-08-02 1992-03-24 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
US5848021A (en) 1998-12-08
KR19980042240A (ko) 1998-08-17
JP3223817B2 (ja) 2001-10-29
JPH10144092A (ja) 1998-05-29

Similar Documents

Publication Publication Date Title
US6519192B2 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US5732030A (en) Method and system for reduced column redundancy using a dual column select
KR100266116B1 (ko) 행 리던던시 블록 아키텍쳐
US5848006A (en) Redundant semiconductor memory device using a single now address decoder for driving both sub-wordlines and redundant sub-wordlines
KR20010007372A (ko) 용장판정회로를 갖는 반도체 메모리
JPH1196786A (ja) 同期型バーストマスクロム及びそのデータ読出方法
TW452798B (en) Semiconductor memory apparatus
KR100309900B1 (ko) 연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법
EP0622803B1 (en) Address buffer
US6205069B1 (en) Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof
US6496430B2 (en) Semiconductor memory circuit having selective redundant memory cells
GB2305732A (en) Test circuit for a semiconductor memory device
US5675543A (en) Integrated semiconductor memory device
JP2610598B2 (ja) 半導体メモリへのデータの並列書込み回路装置
JPH04322000A (ja) 半導体記憶装置
US6868021B2 (en) Rapidly testable semiconductor memory device
US6460110B2 (en) Semiconductor memory
US20020085417A1 (en) Burst access memory with zero wait states
US6049490A (en) Decoded signal comparison circuit
KR100316513B1 (ko) 반도체메모리장치
US5701273A (en) Memory device
JP2004288347A (ja) 連想メモリ
KR100363380B1 (ko) 메모리 구조물 및 계층적 시스템
US20020001249A1 (en) Semiconductor memory device improving data read-out access
KR100301039B1 (ko) 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee