JP2004288347A - 連想メモリ - Google Patents

Abstract

【課題】 回路面積が小さく、また簡易な構成でメモリセル行の冗長救済を実行する連想メモリを提供することを目的とする。
【解決手段】 シフト情報ラッチ回路６は、メモリセル行にそれぞれ対応して設けられる複数のラッチ部ＬＴＵと、不良メモリセル行のアドレスに応じて生成されるフューズデータＦＤを伝達するフューズ回路２０とを設ける。複数のラッチ部にフューズデータＦＤが順番に入力され、シフト動作を指示するシフト制御信号Ｓ，ＺＳが各ラッチ部ＬＴＵから伝達される。このシフト制御信号に応答して、ロウデコーダ５およびマッチ線アンプ３において不良メモリセル行を救済するシフト動作が実行される。本構成においては、不良メモリセル行のアドレスをデコードするデコーダ回路を配置することなくシフト動作を実行するため回路全体の面積が縮小されるとともに、簡易にシフト動作を実行することができる。
【選択図】 図２

Description

本発明は、連想メモリに関し、特に不良のメモリセル行を予備の冗長メモリセル行を用いて救済する冗長救済機能を備えた連想メモリに関するものである。

メモリデバイスの主要なアプリケーションの１つとして、入力データを入力してこれと検索情報を構成する記憶データ（検索データ）とが一致するか否かの一致比較動作を実行する連想メモリ（以下、ＣＡＭ（Content Addressable Memory）とも称する）が存在する。このようなＣＡＭは、たとえばデータ処理システムにおいて、キャッシュアクセス時に、必要なデータが格納されているかの判定を行なうキャッシュヒット／ミス判定時のアドレス比較などにおいて用いられている。

一方、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の通常のメモリデバイスでは、予め冗長回路として予備の冗長メモリセル行を設けている。これに伴い、不良のメモリセル行が存在する場合に予備の冗長メモリセル行と置換することによりこの不良のメモリセル行を救済し、メモリデバイスの歩留りを向上させる冗長回路技術が一般的に用いられている。

しかし、ＣＡＭでは、メモリセル行の構造が通常のメモリデバイスとは大きく異なり、メモリセル行を救済する場合には、データ読出時および書込時に実行するアドレス選択（デコード）だけでなく、データ検索動作後の優先順位に従って一致アドレスを順次出力する機能（エンコード）についても救済する必要がある。

このＣＡＭに特有の機能および回路構成等の理由により、不良のメモリセル行の救済を実行することは容易ではなかった。

これに対して、特開２００２−２６０３８９号公報においては、メモリセル行の冗長救済を実行するために、論理アドレス（外部から入力されるアドレス）と物理アドレス（内部で実際に使用するアドレス）とを相互に変換する構成が開示されている。具体的には、不良メモリセル行の不良アドレスと論理アドレスとに基づいて、不良メモリセル行よりも上位（もしくは下位）のアドレスに対応するメモリセル行をシフトさせるシフト動作を実行する。これに伴い、冗長メモリセル行を用いて不良メモリセル行の冗長救済を実行する構成が開示されている。
特開２００２−２６０３８９号公報（図１，ｐ４〜ｐ８）

しかしながら、上記公報においては、不良アドレスを一旦プリデコードし、その結果と、通常の論理アドレスの入力をデコードした結果とに基づいてシフト動作を実行するため、比較的回路規模の大きなデコード回路をそれぞれ配置する必要がある。

したがって、デコード回路に対するレイアウト面積を十分に確保する必要がありメモリデバイスの回路面積が大きくなるという問題がある。

また、上記公報においては、プリデコード回路により不良アドレスをプリデコードした結果を用いてシフト動作を実行している。具体的にはこのプリデコードした結果を論理アドレスのデコード結果との比較動作を実行するために各メモリセル行毎に伝達している。したがって、プリデコード回路からのプリデコード信号を各メモリセル行毎に伝達する信号線数が増大する。これに伴い、信号線の配線数が増加するため配線上の制約を充分に考慮して回路設計をする必要がある。すなわち回路設計が複雑化するという問題がある。特に、アドレスのビット長に応じてプリデコード信号の配線数はさらに増加するため大容量のアレイを構成する際にはこの問題が特に顕在化する。

本発明は、上記のような問題を解決するためになされたものであって、回路面積が小さく、また簡易な構成でメモリセル行の冗長救済を実行する連想メモリを提供することを目的とする。

本発明は、入力情報と検索情報との一致比較動作を実行する連想メモリであって、メモリアレイと、第１および第２のシフト回路と、アドレス生成回路と、複数段のラッチ回路と、シフト信号生成部とを含む。メモリアレイは、検索情報を記憶する複数のメモリセル行および不良メモリセル行を救済する冗長メモリセル行を含む。第１のシフト回路は、データ読出および書込時において、必要に応じてアクセスする少なくとも１つの各メモリセル行を第１の方向にシフトさせる。第２のシフト回路は、データ検索時において、第１のシフト回路により第１の方向にシフトした各少なくとも１つのメモリセル行を第１の方向と反対方向である第２の方向にシフトさせる。アドレス生成回路は、データ検索動作時に、第２のシフト回路を介して各メモリセル行から伝達される情報に基づいて所望のアドレスを生成する。複数段のラッチ回路は、複数のメモリセル行のアドレスのそれぞれ対応して設けられ、各々が第１および第２のシフト回路における対応するメモリセル行のシフト動作を指示するシフト信号をラッチする。シフト信号生成部は、不良メモリセル行の不良アドレスに基づき、各ラッチ回路にラッチされるシフト信号を生成する。

また、本発明は、入力情報と検索情報との一致比較動作を実行する連想メモリであって、メモリアレイと、第１および第２のシフト回路と、アドレス生成回路と、複数段のラッチ回路と、シフト信号生成部とを含む。メモリアレイは、検索情報を記憶する複数のメモリセル行および不良メモリセル行を救済する複数の冗長メモリセル行を含む。複数のメモリセル行は、複数のメモリセル行の１部ビットのアドレスにそれぞれ対応して、所定個ずつの複数のメモリセル行群に分割される。第１のシフト回路は、データ読出および書込時において、必要に応じてアクセスする少なくとも１つのメモリセル行群を第１の方向にシフトさせる。第２のシフト回路は、データ検索時において、第１のシフト回路により第１の方向にシフトした各少なくとも１つのメモリセル行群を第１の方向と反対方向である第２の方向にシフトさせる。アドレス生成回路は、データ検索動作時に、第２のシフト回路を介して各メモリセル行群から伝達される情報に基づいて所望のアドレスを生成する。複数段のラッチ回路は、複数のメモリセル行群にそれぞれ対応して設けられ、各々が第１および第２のシフト回路における対応するメモリセル行のシフト動作を指示するシフト信号をラッチする。シフト信号生成部は、不良メモリセル行の不良アドレスに基づき、各ラッチ回路にラッチされるシフト信号を生成する。

また、本発明は、入力情報と検索情報との一致比較動作を実行する連想メモリであって、メモリアレイと、第１および第２のシフト回路と、制御回路とを含む。メモリアレイは、検索情報を記憶する複数のメモリセル行および不良メモリセル行を救済する冗長メモリセル行を含む。第１のシフト回路は、データ読出および書込時において、必要に応じてアクセスする少なくとも１つの各メモリセル行を第１の方向にシフトさせる。第２のシフト回路は、データ検索動作時において、第１のシフト回路により第１の方向にシフトした少なくとも１つの各メモリセル行を第１の方向と反対方向である第２の方向にシフトさせる。アドレス生成回路は、データ検索動作時に、第２のシフト回路を介して各メモリセル行から伝達される情報に基づいて所望のアドレスを生成する。制御回路は、不良メモリセル行の不良アドレスに基づいて第１および第２のシフト回路を制御する。メモリアレイは、冗長メモリセル行を含む各メモリセル行に対応して設けられ、入力情報と各メモリセル行に記憶された検索情報の一部とが一致したかを判定するマッチ線をさらに含む。冗長メモリセル行を含む各メモリセル行は、各々が記憶データの１ビットを記憶する複数のメモリセルを有する。各メモリセルは、第１および第２のセルユニットと、比較回路とを含む。第１のセルユニットは、第１のデータを保持する第１の記憶ノードを有する。第２のセルユニットは、第２のデータを保持する第２の記憶ノードを有する。比較回路は、第１および第２の記憶ノードに各々保持されたデータの対と与えられた入力情報を構成する入力データとを比較し、比較結果に従って対応するマッチ線を選択的に駆動する。

この発明は以上説明したように、不良アドレスに基づいて生成されるシフト動作を指示するシフト指示信号をラッチする複数段のラッチ回路を設ける。これに伴い、アクセスする際に、不良メモリセル行のアドレスをデコーダ回路を用いてデコードして、その結果に基づくシフト動作を実行する必要が無く、信号線の配線数を軽減するとともに回路全体の面積を縮小し、簡易にシフト動作を実行することができる。

また、不良アドレスに基づいて生成されるシフト動作を指示するシフト指示信号をラッチする複数段のラッチ回路を設け、ラッチ回路にラッチされたシフト信号に基づいて所定個ずつのメモリセル行群をシフトさせることができる。これに伴い、メモリセル行毎にシフト動作を実行するよりも複数のメモリセル行群毎にシフトさせることにより、シフト動作に用いられる回路の部品点数や配線数を削減することができる。

また、不良アドレスに基づいて第１および第２のシフト回路のシフト動作を制御する制御回路を設ける。また、メモリアレイを構成するメモリセルは、第１および第２の記憶ノードをそれぞれ有する第１および第２のセルユニットと、第１および第２の記憶ノードに記憶された検索データと入力データとを比較する比較回路とを含む。これに伴い、いわゆるＴＣＡＭメモリセルにおいて、簡易に不良メモリセル行を救済する冗長救済を実行することができる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態に従うＣＡＭ１の全体構成図である。

図１を参照して、本発明の実施の形態に従うＣＡＭ１は、一致比較動作に用いられる検索情報を記憶するための行列状に集積配置されたＣＡＭセルを有するメモリアレイ２と、マッチ線アンプ３と、プライオリティエンコーダ４と、ロウデコーダ５と、シフト情報ラッチ回路６と、アドレスバッファ７と、出力バッファ８、１３と、データバッファ９と、コントロール回路１０と、センスアンプ帯１１と、サーチ線ドライバ／ライトドライバ帯１２とを備える。

メモリアレイ２は、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ０〜ＷＬｍ−１（以下、総括してワード線ＷＬとも称する）および複数のマッチ線ＭＬ０〜ＭＬｍ−１（以下、総括してマッチ線ＭＬとも称する）と、メモリセル列にそれぞれ対応して設けられたビット線対ＢＬＰ０〜ＢＬＰｎ−１（以下、総括してビット線対ＢＬＰとも称する）とを含む。本例においては、一例としてｍ行ｎ列のメモリアレイ２の構成について説明する。また、ビット線対ＢＬＰは、ビット線ＢＬと相補のビット線／ＢＬを含む。図１においては、代表的にビット線対ＢＬＰ０を構成するビット線ＢＬ０と、相補のビット線／ＢＬ０および、ビット線対ＢＬＰｎ−１を構成するビット線ＢＬｎ−１と、相補のビット線／ＢＬｎ−１とが示されている。

メモリアレイ２は、図１に示されるようにｍ個のメモリセル行を有し、連続したアドレスで指定されるワードＷ０〜Ｗｍ−１がそれぞれのメモリセル行に記憶される。また、本例においては、一例としてワードＷｍ−１が不良メモリセル行を救済する冗長メモリセル行として設けられている。また、本実施の形態においては、一例としてワードＷ０が最下位のアドレスに対応し、ワードＷｍ−１が最上位のアドレスに対応する構成とする。

ロウデコーダ５は、コントロール回路１０からの指示に応答して内部アドレスＩＡＤ［ｉ：０］をデコードし、複数のワード線ＷＬ０〜ＷＬｍ−１のうち少なくとも１本をアクセスするとともに、シフト情報ラッチ回路６からのシフト情報に基づいて、アクセスの際物理的にアクセスするメモリセル行をシフトさせるシフト動作を実行する。なお、上記の内部アドレスＩＡＤ［ｉ：０］は、（ｉ＋１）ビットの内部アドレスＩＡＤ＜０＞〜ＩＡＤ＜ｉ＞を示す。なお、以下においては、信号Ｚ[ｉ：０］の記号は、信号Ｚ＜０＞〜Ｚ＜ｉ＞を指し示すものとする。

シフト情報ラッチ回路６は、コントロール回路１０からの指示に応答して活性化され、内部で生成されるシフト情報をロウデコーダ５およびマッチ線アンプ３に出力する。アドレスバッファ７は、コントロール回路１０からの指示に応答して入力される外部アドレス（論理アドレス）ＡＤＤ［ｉ：０］をバッファ処理して内部アドレスＩＡＤ［ｉ：０］を生成する。コントロール回路１０は、外部からのコマンドＣＭＤの入力に基づいてＣＡＭ１の全体の動作を制御する。

センスアンプ帯１１は、データ読出時にコントロール回路１０からの指示に応答して、選択列に対応するビット線対ＢＬＰからのデータ信号を受けて増幅し、出力バッファ１３に読出データＲＤＴ［ｎ−１：０］として出力する。本例においては、データ読出時に並列にビット線対ＢＬＰ０〜ＢＬＰｎ−１が選択され、ｎビットの読出データＲＤＴ［ｎ−１：０］が出力されるものとする。出力バッファ１３は、コントロール回路１０からの指示に応答して、センスアンプ帯１１から伝達された読出データＲＤＴ［ｎ−１：０］をバッファ処理して外部にデータＥＱ［ｎ−１：０］として出力する。

データバッファ９は、コントロール回路１０からの指示に応答して外部から入力される入力データＥＤ［ｎ−１：０］をバッファ処理して内部入力データＩＤ［ｎ−１：０］（以下、総括して内部入力データＩＤとも称する）としてサーチ線ドライバ／ライトドライバ帯１２に出力する。

サーチ線ドライバ／ライトドライバ帯１２は、データ検索時およびデータ書込時に入力された内部入力データＩＤに応じて、複数のビット線対ＢＬＰのそれぞれに所定の論理レベルの信号を伝達する。本例においては、データ書込時においては、選択ワードＷに対応するメモリセル行を構成する各メモリセルに対して並列なデータ書込を実行するものとする。また、データ検索時においては、メモリアレイ内の記憶されたすべてのワードＷ（全てのメモリセル行）に対して一致比較動作が実行されるものとする。

マッチ線アンプ３は、データ検索時にコントロール回路１０からの指示に応答して、マッチ線ＭＬ０〜ＭＬｍ−１のそれぞれに伝達されたマッチ信号を増幅してプライオリティエンコーダ４に出力するとともに、シフト情報ラッチ回路６からのシフト情報に基づいてその出力の際、ロウデコーダ５におけるシフト動作に基づいて物理的にシフトさせたメモリセル行からのマッチ信号をもとの論理アドレスに対応するメモリセル行のマッチ信号として伝達するためのシフト動作を実行する。

プライオリティエンコーダ４は、コントロール回路１０からの指示に応答して、マッチ線アンプ３から伝達されたマッチ信号に基づいて、一致した最上位のアドレスＩＰ［ｉ：０］を生成する。

出力バッファ８は、コントロール回路１０からの指示に応答して、プライオリティエンコーダ４から生成されたアドレスＩＰ［ｉ：０］をバッファ処理してアドレスＰ［ｉ：０］として出力する。

図２は、本発明の実施の形態１に従うＣＡＭ１をより詳細に説明するブロック概略図である。

図２を参照して、シフト情報ラッチ回路６は、予め格納された不良アドレスに基づき生成される制御信号ＥＮ，ＦＤおよびクロック信号ＦＣＬＫ１，ＦＣＬＫ２を出力するフューズ回路２０と、フューズ回路２０から出力される制御信号に基づいてシフト情報を構成するシフト制御信号をラッチするラッチ群３５とを含む。ラッチ群３５は、複数のメモリセル行にそれぞれ対応して設けられ、各々が互いに直列に接続された複数のラッチ部ＬＴＵを含む。直列に接続された複数のラッチ部ＬＴＵは、クロック信号ＦＣＬＫ１，ＦＣＬＫ２に同期してフューズ回路２０から伝達される種々の制御信号ＥＮおよびＦＤを一つずつ順番にラッチしてシフト制御信号を設定する。具体的には、下位アドレスのメモリセル行に対応して設けられるラッチ部ＬＴＵから上位アドレスのメモリセル行に対応して設けられるラッチ部ＬＴＵに対して順番にシフト制御信号Ｓおよびその反転信号ＺＳが設定されてロウデコーダ５およびマッチ線アンプ３に出力される。

ロウデコーダ５は、プリデコード回路１５と、ワード線選択回路３０とを含む。プリデコード回路１５は、入力される内部アドレスＩＡＤ［ｉ：０］の入力をデコード処理してプリデコード信号ＸＡ［ｊ：０］，ＸＢ［ｋ：０］およびＸＣ［ｌ：０］をそれぞれ生成する。なお、プリデコード信号ＸＡ［ｊ：０］，ＸＢ［ｋ：０］およびＸＣ［ｌ：０］をそれぞれ総称してプリデコード信号ＸＡ，ＸＢ，ＸＣとも称する。

ワード線選択回路３０は、メモリセル行にそれぞれ対応して設けられた複数のワード線選択ユニットＷＤＵを含む。各ワード線選択ユニットＷＤＵは、同一のメモリセル行に対応して設けられるラッチ部ＬＴＵからシフト制御信号ＳおよびＺＳの入力を受ける。ワード線選択ユニットＷＤＵは、プリデコード回路１５から入力されるプリデコード信号ＸＡ，ＸＢ，ＸＣの入力に基づいて、対応するワード線ＷＬのアクセス（選択動作）を実行するとともに、シフト情報ラッチ回路６の対応するラッチ部ＬＴＵから入力されるシフト制御信号ＳおよびＺＳに基づいて、対応するワード線ＷＬの選択動作をシフトさせるシフト動作を実行する。

具体的には、シフト制御信号ＳおよびＺＳに基づいて、入力ノードＳＲに前段のワード線選択ユニットＷＤＵからワード線を選択するための選択信号の入力を受ける。さらに、シフト制御信号ＳおよびＺＳに基づいて、出力ノードＮＲから次段のワード線選択ユニットＷＤＵに対応する入力ノードＳＲにワード線を選択するための選択信号を伝達する。また、ワード線選択ユニットＷＤＵは、コントロール回路１０からの制御信号ＺＸＲＳＴの入力に基づいてワード線ＷＬのアクセス（選択動作）を停止する。

マッチ線アンプ３は、メモリセル行にそれぞれ対応して設けられた複数のマッチアンプユニットＵＭＡを含む。各マッチアンプユニットＵＭＡは、同一のメモリセル行に対応して設けられるラッチ部ＬＴＵからシフト制御情報ＳおよびＺＳの入力を受ける。マッチアンプユニットＵＭＡは、対応するマッチ線ＭＬからのマッチ信号を増幅するとともに、シフト制御信号ＳおよびＺＳに基づいて、必要に応じて対応するマッチ線ＭＬに伝達されたマッチ信号の伝達をシフトさせるシフト動作を実行する。

具体的には、シフト制御信号ＳおよびＺＳに基づいて、入力ノードＭＬＵに上位アドレス（本例では上段）に対応するマッチアンプユニットＵＭＡからのマッチ信号の入力を受ける。さらに、シフト制御信号ＳおよびＺＳに基づいて、出力ノードに下位アドレス（本例では下段）に対応するマッチアンプユニットＵＭＡに対してマッチ信号を出力する。マッチアンプユニットＵＭＡは、シフト制御信号ＳおよびＺＳに基づくシフト動作により、対応する出力ノードＭＬｏからマッチ信号をプライオリティエンコーダ４に対して出力する。また、マッチアンプユニットＵＭＡは、コントロール回路１０から伝達される制御信号ＭＬＰＲＣの入力に応答して対応するマッチ線ＭＬを所定の電圧レベル（「Ｈ」レベル）にプリチャージする。

図２においては、代表的に下位アドレスに対応するマッチアンプユニットＵＭＡが順番に４個示されている。ここで、４個のマッチアンプユニットＵＭＡは、マッチ線ＭＬ０〜ＭＬ３からのマッチ信号を入力ノードＭＬｉ０〜ＭＬｉ３にそれぞれ受ける。また、出力ノードＭＬｏ０〜ＭＬｏ３からプライオリティエンコーダ４に対してマッチ信号Ｍｉ［３：０］をそれぞれ出力する。なお、入力ノードＭＬｉおよび出力ノードＭＬｏは、入力ノードＭＬｉ０〜ＭＬｉ３および出力ノードＭＬｏ０〜ＭＬｏ３を総括的に標記したものである。

プライオリティエンコーダ４は、マッチ線アンプ３の複数のマッチアンプユニットＵＭＡから伝達されるマッチ信号Ｍｉをそれぞれ受けて、最上位のアドレスに対応するメモリセル行のアドレスをアドレスＩＰ［ｉ：０］として生成する。出力バッファ８は、上述したようにアドレスＩＰ［ｉ：０］をバッファ処理して、アドレスＰ［ｉ：０］として出力する。各回路の詳細な動作および回路構成については後ほど詳細に説明する。なお、上記においては、各メモリセル行に対応して設けられるラッチ部ＬＴＵ、ワード線選択ユニットＷＤＵおよびマッチアンプユニットＵＭＡについて説明したが、冗長メモリセル行は、不良メモリセル行を救済する目的で配置されているため、冗長メモリセル行については、対応するラッチ部ＬＴＵ、ワード線選択ユニットＷＤＵおよびマッチアンプユニットＵＭＡを設けない構成としても良い。

本発明の実施の形態は、不良メモリセル行を救済する冗長救済構成について向けられているが、冗長救済構成について説明する前にまずＣＡＭ１における一致比較動作について説明する。

図３は、本発明の実施の形態１に従うメモリアレイ２に集積配置されたＣＡＭメモリセルＣＡＭＣ（以下、単にメモリセルＣＡＭＣとも称する）の回路構成図である。

図３を参照して、ここでは、ビット線対ＢＬＰ０およびＢＬＰｎ−１に対応するメモリセルＣＡＭＣが２つ設けられている。いずれのメモリセルＣＡＭＣの構成も同様であるので、代表的にビット線対ＢＬＰ０に対応するメモリセルＣＡＭＣの構成について説明する。

メモリセルＣＡＭＣは、メモリセルユニットＭＣＵと、ゲートトランジスタＧＴ、／ＧＴ、比較部９８とを含む。

メモリセルユニットＭＣＵは、トランジスタ９４〜９７を含む。トランジスタ９４，９５は、一例としてＮチャンネルＭＯＳトランジスタとする。また、トランジスタ９６，９７は、ＰチャンネルＭＯＳトランジスタとする。トランジスタ９６は、電源電圧ＶＣＣの供給を受けるノードＮｐとセンスノードＳＮとの間に配置され、そのゲートはセンスノード／ＳＮと電気的に結合される。トランジスタ９７は、電源電圧ＶＣＣの供給を受けるノードＮｐとセンスノード／ＳＮとの間に配置され、そのゲートはセンスノードＳＮと電気的に結合される。トランジスタ９４は、センスノードＳＮと接地電圧ＧＮＤの供給を受けるノードＮｑとの間に配置され、そのゲートはセンスノード／ＳＮと電気的に結合される。トランジスタ９５は、センスノード／ＳＮと接地電圧ＧＮＤの供給を受けるノードＮｑとの間に配置され、そのゲートはセンスノードＳＮと電気的に結合される。このトランジスタ９４〜９６で構成されるメモリセルユニットＭＣＵは、いわゆるクロスカップル型のＳＲＡＭセルであり、センスノードＳＮおよび／ＳＮの一方を「Ｈ」レベル、他方を「Ｌ」レベルに設定することにより記憶データを保持する。

本例においては、センスノードＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルに設定される場合を記憶データ「０」に対応付けるものとする。また、センスノードＳＮ，／ＳＮが「Ｌ」レベルおよび「Ｈ」レベルに設定される場合を記憶データ「１」に対応付けるものとする。なお、記憶データ「０」および「１」の対応付けを反転させることも可能である。

ゲートトランジスタＧＴは、ビット線ＢＬ０とセンスノードＳＮとの間に配置され、そのゲートは対応するワード線ＷＬと電気的に結合される。ゲートトランジスタ／ＧＴは、センスノード／ＳＮとビット線／ＢＬ０との間に配置され、そのゲートは対応するワード線ＷＬと電気的に結合される。

比較部９８は、メモリセルユニットＭＣＵに記憶された記憶データと、入力データとの一致比較動作を実行する。比較部９８は、トランジスタ９０〜９３を含む。トランジスタ９０〜９３は、一例としてＮチャンネルＭＯＳトランジスタとする。

トランジスタ９０および９２は、接地電圧ＧＮＤの供給を受けるノードＮｑと対応するマッチ線ＭＬとの間に直列に接続され、それぞれのゲートはセンスノードＳＮおよびビット線ＢＬ０と電気的に結合される。トランジスタ９１および９３は、接地電圧ＧＮＤの供給を受けるノードＮｑと対応するマッチ線ＭＬとの間に直列に接続され、それぞれのゲートはセンスノード／ＳＮおよびビット線／ＢＬ０と電気的に結合される。上述したようにメモリセルユニットＭＣＵは、いわゆるクロスカップル型のＳＲＡＭセルと等価であり、データ読出およびデータ書込についての動作についての詳細な説明は省略する。このＳＲＡＭセルは、記憶するデータに応じて、２つのセンスノードの一方および他方をそれぞれ異なる電圧レベルに設定するフリップフロップ回路として機能する。

なお、メモリセルＣＡＭＣに対応して設けられるビット線対ＢＬＰは、データ検索動作時においては、サーチ線対ＳＬＰとして機能する。サーチ線対ＳＬＰは、サーチ線ＳＬと、相補のサーチ線／ＳＬＰとを有し、それぞれビット線ＢＬおよび／ＢＬに対応付けられる。

図４のタイミングチャート図を用いて、図３で説明したビット線対ＢＬＰ０に対応するメモリセルＣＡＭＣのデータ検索動作について説明する。ここではクロック信号ＣＬＫに同期して内部回路が動作するものとして説明する。なお、メモリセルＣＡＭＣは、記憶データ「０」を記憶するものとする。また、説明の容易化のため１ビットの内部入力データＩＤが入力される場合について説明する。

クロック信号の立上がりに同期した時刻Ｔ０において、サーチ線対ＳＬＰ０（ビット線対ＢＬＰ０）に対して内部入力データＩＤ（「１」）に応じたデータが伝達される。具体的には、サーチ線ＳＬ０（ビット線ＢＬ０）および相補のサーチ線／ＳＬ０（ビット線／ＢＬ０）がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに応答して、メモリセルＣＡＭＣの比較部９８において、トランジスタ９２がターンオンする。メモリセルＣＡＭＣは、記憶データ「０」を記憶しているためセンスノードＳＮ，／ＳＮは、「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定されている。したがって、比較部９８において、センスノード／ＳＮの電圧レベルに応答して、トランジスタ９０がターンオンする。これに伴い、比較部９８において、直列に接続されたトランジスタ９０および９２がともにターンオンして、マッチ線ＭＬと接地電圧ＧＮＤが供給されるノードＮｑとが電気的に結合される。したがって、マッチ線ＭＬの電圧レベルは、接地電圧ＧＮＤによりプリチャージされた所定の電圧レベル（「Ｈ」レベル）からプルダウンする。ゆえに、この場合には、メモリセルＣＡＭＣに記憶された記憶データと入力データとが不一致と判定され検索結果がミスとされる。

次に、検索結果後の時刻Ｔ１において、制御信号ＭＬＰＲＣは「Ｌ」レベルに設定される。これにより、マッチ線ＭＬは所定の電圧レベル（「Ｈ」）にプリチャージされる。したがって、次のデータ検索動作の準備動作が完了する。

次に、クロック信号の立上がりに同期した時刻Ｔ２において、今度はサーチ線対ＳＬＰ０に対して内部入力データＩＤ（「０」）に応じたデータが伝達される。具体的には、サーチ線ＳＬ０および相補のサーチ線／ＳＬ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに応答して、メモリセルＣＡＭＣの比較部９８において、トランジスタ９３がターンオンする。メモリセルＣＡＭＣは、上述したように記憶データ「０」を記憶しているため比較部９８において、トランジスタ９０がターンオンしている。したがって、比較部９８において、マッチ線ＭＬと接地電圧ＧＮＤが供給されるノードＮｑとは電気的に結合されない。これに伴い、マッチ線ＭＬの電圧レベルは、所定の電圧レベル（「Ｈ」レベル）を維持する。ゆえに、この場合には、メモリセルＣＡＭＣに記憶された記憶データと入力データとが一致と判定され、検索結果がヒットとされる。また、次のクロック信号ＣＬＫの立ち上がりに同期して、時刻Ｔ３以降内部入力データの入力に応じて同様のデータ検索動作が実行される。

実際には、単体のメモリセルだけでなく、メモリセル行を構成する各メモリセルにおいて、同様の動作が並列に行なわれ、マッチ線ＭＬの電圧レベルが設定される。具体的には、メモリセル行を構成するすべてのメモリセルＣＡＭＣの比較部９８が対応するマッチ線ＭＬと接地電圧ＧＮＤとを電気的に結合させない場合には対応するマッチ線ＭＬは、所定の電圧レベル（「Ｈ」レベル）を維持する。すなわち、入力された内部入力データＩＤ［ｎ−１：０］と、所定のメモリセル行の各メモリセルＣＡＭＣに記憶された記憶データとが一致したと判定することができる。

一方、メモリセル行を構成するメモリセルＣＡＭＣの比較部９８のうち１つでも、対応するマッチ線ＭＬと接地電圧ＧＮＤとを電気的に結合させる場合には対応するマッチ線ＭＬは、接地電圧ＧＮＤの電圧レベル（「Ｌ」レベル）に設定される。すなわち、入力された内部入力データＩＤ［ｎ−１：０］と、所定のメモリセル行の各メモリセルＣＡＭＣに記憶された記憶データとが不一致であると判定する。この動作が各メモリセル行で並列に実行され、マッチ線ＭＬ０〜ＭＬｍ−１にそれぞれ設定された電圧レベルがマッチ信号としてマッチ線アンプ３を介してプライオリティエンコーダ４にそれぞれ入力される。

図５は、本発明の実施の形態１に従うフューズ回路２０内に配置された回路群を示す概略ブロック図である。

図５を参照して、フューズ回路２０は、２相クロック発生回路２８と、カウンタ回路２１，２３と、デコーダ回路２２と、フューズ群２４と、フューズレジスタ２５と、アドレス比較回路２６と、フューズデータ発生回路２７とを含む。

カウンタ回路２１は、直列に接続された複数のフリップフロップ回路ＦＦａ０，ＦＦａ１，・・・ＦＦａｊ−１を有する。カウンタ回路２１は、クロック信号ＦＣＬＫの入力に同期してカウンタアドレスＦＡＤＤ［ｊ−１：０］をカウントアップしてアドレス値を一つずつインクリメントする。また、カウンタ回路２１は、図示しないが、所定のカウンタ値の設定に基づいて制御信号ＥＮを生成する回路を含む。所定のカウンタ値は、不良アドレスのビット長に対応する回数カウントアップしたアドレス値に設定される。具体的には、不良アドレスのビット長は、ｉ＋１ビットであり、所定のカウンタ値は、カウンタ回路２１がｉ＋１回カウントアップした値に設定される。

デコーダ回路２２は、入力されるカウンタアドレスＦＡＤＤ［ｊ−１：０］をそれぞれ反転させて、カウンタアドレスＺＦＡＤＤ［ｊ−１：０］として出力するインバータ群２２Ｉと、デコード処理するＡＮＤ回路群２２Ａおよび２２Ｂとを含む。

ＡＮＤ回路群２２Ａは、並列に設けられた複数のＡＮＤ回路を含む。ＡＮＤ回路群２２Ａは、所定のカウンタアドレスの組合せに応じて、各ＡＮＤ回路の出力信号である内部デコード信号ＩＳＦ［ｉ：０］を生成する。具体的には、内部デコード信号ＩＳＦ＜０＞〜ＩＳＦ＜ｉ＞は、カウンタ回路２１のカウントアップに同期して一つずつ順番に活性化（「Ｈ」レベル）される。ＡＮＤ回路群２２Ｂは、並列に設けられた複数のＡＮＤ回路を含む。ＡＮＤ回路群２２Ｂを構成する複数のＡＮＤ回路は、クロック信号ＦＣＬＫと、内部デコード信号ＩＳＦ＜０＞〜ＩＳＦ＜ｉ＞のそれぞれの入力を受けて、デコード信号ＳＦ［ｉ：０］（以下、総括的にデコード信号ＳＦとも称する）を生成する。すなわち、デコード信号ＳＦ［ｉ：０］は、クロック信号ＦＣＬＫの立上がりに同期したタイミングで出力される。

したがって、たとえばカウンタ回路２１のカウンタアドレスＦＡＤＤのカウントアップに応答して、クロック信号ＦＣＬＫに同期したタイミングでデコード信号ＳＦ＜０＞〜ＳＦ＜ｉ＞が昇順的に「Ｈ」レベルに設定される。

フューズ群２４は、不良メモリセル行のアドレスに対応する各ビット値を不揮発的に記憶する。フューズ群２４は、不良メモリセル行を示す不良アドレスを構成する複数ビットにそれぞれ対応して設けられる複数のフューズユニットＨＵと、トランジスタＰＴとを含む。トランジスタＰＴは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＰＴは、電源電圧ＶＣＣと出力ノードＮｈとの間に配置され、そのゲートはクロック信号ＦＣＬＫの入力を受ける。

複数のフューズユニットＨＵは、ノードＮｈとそれぞれ並列に接続される。上述したようにフューズユニットＨＵは、不良アドレスを示す各ビットに対応して設けられる。フューズユニットＨＵはフューズ素子ＨＥとトランジスタＡＴとを含む。なお、一例としてトランジスタＡＴは、ＮチャンネルＭＯＳトランジスタとする。

フューズ素子ＨＥおよびトランジスタＡＴは、接地電圧ＧＮＤと出力ノードＮｈとの間に直列に接続される。トランジスタＡＴは、デコード信号ＳＦの入力に基づいてフューズ素子ＨＥとノードＮｈとを電気的に結合する。フューズ素子ＨＥは、外部からのレーザー入力に応答して電気的に切断が可能なレーザフューズもしくは高電圧を印加することにより電気的に切断が可能な電気フューズを用いることができる。フューズ素子ＨＥの電気的切断もしくは非切断状態により、不良アドレスの各ビットを不揮発的に記憶することができる。また、フューズ群２４は、ノードＮｈに伝達された信号を制御信号ＦＯＵＴとして出力する。

具体的には、フューズユニットＨＵにおいて、対応するトランジスタＡＴがオンした場合にフューズ素子ＨＥが切断されていれば出力ノードＮｈの電圧レベルは「Ｈ」レベルに設定される。一方、フューズ素子ＨＥが非切断状態の場合には出力ノードＮｈの電圧レベルは「Ｌ」レベルに設定される。この出力ノードＮｈの電圧レベルが不良アドレスの「０」もしくは「１」に対応付けられる。

フューズレジスタ２５は、フューズ群２４から出力される制御信号ＦＯＵＴをそれぞれラッチして不良アドレスＦ［ｉ：０］としてアドレス比較回路２６に伝達する。図５においては、フューズレジスタ２５において、制御信号ＦＯＵＴの入力に応じて１ビットの不良アドレスＦ＜０＞を保持する回路が代表的に示されている。なお、ここでは、「Ｈ」レベルおよび「Ｌ」レベルを「１」および「０」に対応付けて標記するものとする。例えば、制御信号ＦＯＵＴ（「Ｈ」レベル）が入力されれば不良アドレスＦ＜０＞は「１」である。一方、制御信号ＦＯＵＴ（「Ｌ」レベル）が入力されれば不良アドレスＦ＜０＞は「０」として説明する。

フューズレジスタ２５は、トランジスタＮＴ０とラッチ回路２５Ｌとを含む。トランジスタＮＴ０は、対応するデコード信号ＳＦ＜０＞の入力に応答して制御信号ＦＯＵＴをラッチ回路２５Ｌに伝達する。ラッチ回路２５Ｌは、インバータ２５Ｉａ〜２５Ｉｃを含む。インバータ２５Ｉａと２５Ｉｂとは、クロスカップリングされる。インバータ２５Ｉｃは、インバータ２５Ｉａの出力信号を反転して、その反転信号を不良アドレスＦ＜０＞として出力する。したがって、伝達された制御信号ＦＯＵＴと同じ論理レベルの不良アドレスＦ＜０＞が設定される。他の不良アドレスのビットについても同様に設定される。なお、一例としてトランジスタＮＴ０は、ＮチャンネルＭＯＳトランジスタとする。

ここで、フューズレジスタ２５への不良アドレスの格納について説明する。カウンタ回路２１のカウントアップにともない、デコード信号ＳＦが生成される。このデコード信号ＳＦの生成により、フューズ群２４において、不良アドレスの各ビットに対応するフューズユニットＨＵが選択され、制御信号ＦＯＵＴが生成される。フューズレジスタ２５は、この生成された制御信号ＦＯＵＴをデコード信号ＳＦに応答して１ビットずつ格納する。この動作にともない、フューズレジスタ２５に不良アドレスが設定される。

カウンタ回路２３は、ＡＮＤ回路ＡＤ０と、直列に接続されたフリップフロップ回路ＦＦｂ０〜ＦＦｂｉ−１を含む。ＡＮＤ回路ＡＤ０は、クロック信号ＦＣＬＫと制御信号ＥＮとの入力に応じて、そのＡＮＤ論理演算結果を直列に接続された初段のフリップフロップ回路ＦＦｂ０に伝達する。

カウンタ回路２１は、所定のカウンタ値に到達したときに制御信号ＥＮ（「Ｈ」レベル）を伝達する。したがって、カウンタ回路２３は、カウンタ回路２１のカウントアップ後にカウンタアドレスＲ［ｉ：０］のカウントアップを始める。

アドレス比較回路２６は、カウンタ回路２３から入力されるカウンタアドレスＲ［ｉ：０］と、フューズレジスタ２５にラッチされた不良アドレスＦ［ｉ：０］とをそれぞれ比較して、比較結果に基づく制御信号ＨＴを出力する。アドレス比較回路２６は、カウンタアドレスＲ［ｉ：０］と不良アドレスＦ［ｉ：０］との１ビットずつを比較する排他的論理和回路ＥＯＲと、排他的論理和回路ＥＯＲの出力結果を受けてそのＮＯＲ論理演算結果を出力するＮＯＲ回路ＮＲ１と、ＮＯＲ回路ＮＲ１の出力結果を受けてＡＮＤ論理演算結果を出力するＡＮＤ回路ＡＤ１とを含む。

アドレス比較回路２６は、フューズレジスタ２５がラッチする不良アドレスＦ［ｉ：０］とカウンタ回路２３によるカウントアップによりインクリメントされていくカウントアドレスＲ［ｉ：０］とがすべて一致した場合に制御信号ＨＴを「Ｈ」レベルとして出力する。この場合、全ての排他的論理和回路ＥＯＲの出力信号が「Ｌ」レベルに設定される。これに伴い、全てのＮＯＲ回路ＮＲ１の出力信号が「Ｈ」レベルに設定される。したがって、ＡＮＤ回路ＡＤ１は、制御信号ＨＴを「Ｈ」レベルに設定する。

フューズデータ発生回路２７は、ＮＡＮＤ回路ＮＤと、インバータ２７Ｉａ〜２７Ｉｃと、トランジスタＮＴ１とを含む。トランジスタＮＴ１は、一例としてＮチャンネルＭＯＳトランジスタとする。トランジスタＮＴ１は、接地電圧ＧＮＤとノードＮａとの間に配置され、そのゲートは制御信号ＨＴの入力を受ける。インバータ２７Ｉａは、ノードＮａに伝達された信号を反転してノードＮｂに伝達する。ＮＡＮＤ回路ＮＤは、入力される制御信号ＲＳＴとノードＮｂに伝達された信号とのＮＡＮＤ論理演算結果をノードＮａに伝達する。インバータ２７Ｉｂおよび２７Ｉｃは、直列に接続され、ノードＮｂに伝達された信号をフューズデータＦＤとして出力する。このフューズデータＦＤが本実施の形態のロウデコーダおよびマッチ線アンプ３におけるシフト動作を指示するシフト制御信号ＳおよびＺＳを決定付ける。

フューズデータ発生回路２７は、初期状態において、ノードＮａを「Ｈ」レベルにラッチしている。したがって、フューズデータＦＤは「Ｌ」レベルに設定されている。アドレス比較回路２６から出力される制御信号ＨＴ（「Ｈ」レベル）の入力に応じて、接地電圧ＧＮＤとノードＮａとが電気的に結合される。これに伴い、ノードＮａが「Ｌ」レベルに設定され、フューズデータＦＤは「Ｈ」レベルに設定される。制御信号ＲＳＴは、初期状態において「Ｈ」レベルに設定されている。したがって、ＮＡＮＤ回路ＮＤは、制御信号ＲＳＴとノードＮｂとの入力に応じて、ノードＮａを「Ｌ」レベルに設定しラッチする。なお、制御信号ＲＳＴを「Ｌ」レベルに設定することにより、ノードＮａを初期状態にリセットすることができる。

２相クロック発生回路２８は、フリップフロップ回路ＦＦｃ０およびＦＦｃ１と、ＡＮＤ回路ＡＤ２と、ＮＯＲ回路ＮＲＲとを含む。フリップフロップ回路ＦＦｃ０およびＦＦｃ１は、制御信号ＥＮの入力に応答してそれぞれ活性化される。ＡＮＤ回路ＡＤ２およびＮＯＲ回路ＮＲＲは、フリップフロップ回路ＦＦｃ０の出力ノードＱから伝達される信号と、フリップフロップ回路ＦＦｃ１の出力ノードＱから伝達される信号のＡＮＤ論理演算結果およびＮＯＲ論理演算結果をクロック信号ＦＣＬＫ１およびＦＣＬＫ２としてそれぞれ出力する。

フリップフロップ回路ＦＦｃ０は、クロック信号ＦＣＬＫの入力を受け、フリップフロップ回路ＦＦｃ１は、クロック信号ＦＣＬＫの反転信号の入力を受ける。したがって、フリップフロップ回路ＦＦｃ０の出力ノードＱと、フリップフロップ回路ＦＦｃ１の出力ノードＱから伝達される信号は、入力されるクロック信号ＦＣＬＫに対して半周期ずれた信号波形となる。これによりＡＮＤ回路ＡＤ２およびＮＯＲ回路ＮＲＲからそれぞれ出力されるクロック信号ＦＣＬＫ１およびＦＣＬＫ２は、入力されるクロック信号ＦＣＬＫを同一パルス幅の２相のクロック信号に分割した波形となる。言い換えるならば、クロック信号ＦＣＬＫ１とＦＣＬＫ２とを合成すればクロック信号ＦＣＬＫに相当する。

図６は、図５で説明したフューズ回路２０の動作を説明するタイミングチャート図である。

図６を参照して、コントロール回路１０からクロック信号ＦＣＬＫが入力される。これに応答して、カウンタ回路２１はカウントアップを開始し、カウンタアドレスＦＡＤＤ［ｊ−１：０］を生成する。このカウンタ回路２１のカウントアップに基づき生成されるカウンタアドレスＦＡＤＤ［ｊ−１：０］がデコーダ回路２２に入力され、デコード信号ＳＦ＜０＞〜ＳＦ＜ｉ＞が昇順的に１つずつ「Ｈ」レベルに設定される。これにより、このデコード信号ＳＦに基づいてフューズ群２４のフューズユニットＨＵがそれぞれ１つずつ活性化され、フューズレジスタ２５に不良アドレスＦ［ｉ：０］がそれぞれ格納される。

時刻Ｔａにおいて、カウンタ回路２１は所定のカウンタ値に到達する。これに伴いフューズレジスタ２５への不良アドレスＦ［ｉ：０］の転送（格納）が完了する。また、同様のタイミングにおいてカウンタ回路２１は、所定のカウンタアドレス値の入力に基づいて制御信号ＥＮ（「Ｈ」レベル）を生成する。

この制御信号ＥＮ（「Ｈ」レベル）の入力に伴い、カウンタ回路２３が活性化され、カウンタ回路２３においてカウンタアドレスＲ［ｉ：０］のカウントアップが開始される。

また、２相クロック発生回路２８は、制御信号ＥＮ（「Ｈ」レベル）の入力に応答して、２相に分離されたクロック信号ＦＣＬＫ１およびＦＣＬＫ２をそれぞれ出力する。

次に、時刻ＴｂにおいてカウンタアドレスＲ［ｉ：０］がインクリメントされてアドレス比較回路２６においてフューズレジスタ２５の不良アドレスと、カウンタ値とが一致する。これに伴い、制御信号ＨＴが「Ｈ」レベルに設定される。

この制御信号ＨＴ（「Ｈ」レベル）の入力に伴い、フューズデータ発生回路２７は、フューズデータＦＤを「１」（「Ｈ」レベル）としてラッチして出力し続ける。なお、初期状態においては、フューズデータＦＤを「０」（「Ｌ」レベル）としてラッチして出力し続ける。

時刻Ｔｃにおいて、フューズデータＦＤの転送が完了する。

図７は、シフト情報ラッチ回路６の直列に接続されたラッチ部ＬＴＵの回路構成図である。

ラッチ部ＬＴＵは、入力ノードＦＣＬＫＡおよびＦＣＬＫＢに入力されるクロック信号ＦＣＬＫ１およびＦＣＬＫ２に同期して、入力されるフューズデータＦＤをラッチしてシフト制御信号ＳおよびＺＳを設定するとともに、制御信号ＥＮ（「Ｈ」レベル）を次段のラッチ部ＬＴＵに伝達する。なお、入力ノードＦＣＬＫＡおよびＦＣＬＫＢに対して、クロック信号ＦＣＬＫ１およびＦＣＬＫ２が直列に接続されたラッチ部ＬＴＵ１段ずつ交互に入れ替えて入力される。具体的には、図２に示される様に、１段目のラッチ部ＬＴＵの入力ノードＦＣＬＫＡおよびＦＣＬＫＢには、クロック信号ＦＣＬＫ２およびＦＣＬＫ１がそれぞれ入力される。２段目のラッチ部ＬＴＵの入力ノードＦＣＬＫＡおよびＦＣＫＬＫＢには、クロック信号ＦＣＬＫ１およびＦＣＬＫ２がそれぞれ入力される。以降のラッチ部ＬＴＵについても同様の方式にしたがって、クロック信号ＦＣＬＫ１およびＦＣＬＫ２がそれぞれ入力される。

図７を参照して、本発明の実施の形態に従うラッチ部ＬＴＵは、ラッチ回路４０と５０とを含む。

ラッチ回路４０は、インバータ４１〜４４と、トランスファーゲート４５とを含む。

トランスファーゲート４５は、入力ノードＦＣＬＫＡに伝達されるクロック信号ＦＣＬＫ１（ＦＣＬＫ２）およびインバータ４１を介するクロック信号ＦＣＬＫ１（ＦＣＬＫ２）の反転信号を受けて活性化され、入力ノードＥＮｉに伝達された信号をインバータ４２に出力する。インバータ４２は、トランスファーゲート４５を介して入力される入力ノードＥＮｉから伝達された信号を反転してインバータ４４に出力する。インバータ４２および４３は、クロスカップリングされる。インバータ４４は、インバータ４２の反転信号を出力ノードＥＮｏに伝達する。なお、初期状態において、ラッチ回路４０は、インバータ４２の出力信号を「Ｈ」レベルにラッチしている。ゆえに、初期状態において、制御信号ＥＮは「Ｌ」レベルに設定されている。

ラッチ回路５０は、ＮＡＮＤ回路４６と、トランスファーゲート４７と、インバータ４８〜５３とを含む。

インバータ４９および５１は、クロスカップリングされる。インバータ５２は、インバータ４９から出力された信号を反転してシフト制御信号Ｓとして出力する。また、インバータ５３は、シフト制御信号Ｓを反転してシフト制御信号ＺＳとして出力する。ＮＡＮＤ回路４６は、入力ノードＦＣＬＫＢから入力されるクロック信号ＦＣＬＫ２（ＦＣＬＫ１）と、インバータ４２から出力される信号とのＮＡＮＤ論理演算結果を出力する。トランスファーゲート４７は、ＮＡＮＤ回路４６の出力信号およびインバータ４８を介する反転信号の入力に応答して活性化され、フューズデータＦＤをインバータ４９に出力する。

このラッチ部ＬＴＵの動作について説明する。ラッチ回路５０において、入力ノードＦＣＬＫＢに入力されるクロック信号の立上り（「Ｈ」レベル）および初期状態にラッチ回路４０においてラッチされているインバータ４２の出力信号（「Ｈ」レベル）に基づいてＮＡＮＤ回路４６の出力信号は「Ｌ」レベルに設定される。これに応答して、トランスファーゲート４７がオンし、フューズデータＦＤがインバータ４９および５１でラッチされる。次に、ラッチ回路４０において、入力ノードＦＣＬＫＡに入力されるクロック信号の立上り（「Ｈ」レベル）に同期して、トランスファーゲート４５がオンする。これに伴い、入力ノードＥＮｉに入力された制御信号ＥＮ（「Ｈ」レベル）がインバータ４２および４３でラッチされ、出力ノードＥＮｏに伝達される。

図８は、本発明の実施の形態に従うシフト情報ラッチ回路のラッチ部ＬＴＵの動作を説明するタイミングチャート図である。特に、ここでは、１段目および２段目のラッチ部ＬＴＵの動作について説明する。なお、上述したように１段目のラッチ部ＬＴＵの入力ノードＦＣＬＫＡおよびＦＣＬＫＢには、それぞれクロック信号ＦＣＬＫ２およびＦＣＬＫ１が入力される。一方、２段目のラッチ部ＬＴＵの入力ノードＦＣＬＫＡおよびＦＣＬＫＢには、それぞれクロック信号ＦＣＬＫ１およびＦＣＬＫ２が入力される。

時刻Ｔ１０において、カウンタ回路２１のカウンタアドレスが所定のカウンタ値に到達する。次に、時刻Ｔ１１において、上述したようにカウンタ回路２１から制御信号ＥＮ（「Ｈ」レベル）が生成される。これに伴い、２相クロック発生回路２８において、クロック信号ＦＣＬＫ１およびＦＣＬＫ２が生成される。なお、時刻Ｔ１１は、図６のタイミングチャートで説明した時刻Ｔａと同一の時刻を指し示す。この時刻Ｔ１１以降において、シフト情報ラッチ回路内において、直列に接続された複数のラッチ部ＬＴＵに対してそれぞれ順番にフューズデータＦＤが取り込まれる。

具体的には、時刻Ｔ１１において、１段目のラッチ部ＬＴＵは、入力ノードＦＣＬＫＢに入力されるクロック信号ＦＣＬＫ１の立ち上がりに同期してフューズデータＦＤ（Ｄ０）をインバータ４９および５１によりラッチする。これに伴い、シフト制御信号ＳおよびＺＳが設定される。

次に、時刻Ｔ１２において、入力ノードＦＣＬＫＡに入力されるクロック信号ＦＣＬＫ２の立ち上がりに同期して制御信号ＥＮ（「Ｈ」レベル）をインバータ４９および５０によりラッチする。出力ノードＥＮｏは、「Ｈ」レベルに設定され、次段に制御信号ＥＮ（「Ｈ」レベル）を伝達する。この場合、インバータ４９の出力信号は「Ｌ」レベルに設定される。したがって、ラッチ回路５０のＮＡＮＤ回路４６は、インバータ４９から常に「Ｌ」レベルの信号入力を受けるためトランスファーゲート４７は常にオフとなる。この動作に伴い、１段目のラッチ部ＬＴＵは、入力されたフューズデータＦＤ（Ｄ０）に基づいて生成されるシフト制御信号ＳおよびＺＳをラッチし続ける。

２段目のラッチ部ＬＴＵについても同様に、時刻Ｔ１２において、入力ノードＦＣＬＫＢに入力されるクロック信号ＦＣＬＫ２の立ち上がりに同期してフューズデータＦＤ（Ｄ１）をインバータ４９および５１によりラッチする。これに伴い、シフト制御信号ＳおよびＺＳが設定される。次に、時刻Ｔ１３において、入力ノードＦＣＬＫＡに入力されるクロック信号ＦＣＬＫ１の立ち上がりに同期して制御信号ＥＮ（「Ｈ」レベル）をインバータ４２および４３によりラッチする。これに伴い、上述したように、次段に制御信号ＥＮ（「Ｈ」レベル）が伝達する。この状態において、ラッチ回路５０のＮＡＮＤ回路４６は、インバータ４９から常に「Ｌ」レベルの信号入力を受けるためトランスファーゲート４７は常にオフとなる。したがって、１段目のラッチ部ＬＴＵと同様に、２段目のラッチ部ＬＴＵにおいても、入力されたフューズデータＦＤ（Ｄ１）に基づいて生成されるシフト制御信号ＳおよびＺＳをラッチし続ける。

以降、同様の動作が繰り返すことにより、シフト情報ラッチ回路６の複数のラッチ部ＬＴＵに順番に下位アドレス側からフューズデータＦＤが入力され、各ラッチ部ＬＴＵにおいて、入力されるフューズデータＦＤに基づくシフト制御信号ＳおよびＺＳが設定される。

次に、ロウデコーダ５において、プリデコード回路１５からのプリデコード信号ＸＡ，ＸＢ，ＸＣに基づく選択動作ならびにシフト情報ラッチ回路６から伝達されるシフト情報に基づくシフト動作を実行する構成について説明する。

図９は、本発明の実施の形態に従うワード線選択ユニットＷＤＵの回路構成図である。

図９を参照して、本発明の実施の形態に従うワード線選択ユニットＷＤＵは、選択部５５と、リセット部６０と、インバータ６４，６５と、トランジスタ６６，６７とを含む。

選択部５５は、プリデコード信号ＸＡ，ＸＢ，ＸＣの入力に応じてノードＮ０にワード線ＷＬを選択するための選択信号を生成する。

選択部５５は、トランジスタ５６〜５８を含む。トランジスタ５６〜５８は、直列にノードＮ０と接地電圧ＧＮＤとの間に配置され、それぞれのゲートはプリデコード信号ＸＡ，ＸＢ，ＸＣの入力を受ける。なお、トランジスタ５６〜５８，６６，６７は、一例としてＮチャンネルＭＯＳトランジスタとする。

ここで、プリデコード回路１５からの入力は、プリデコード信号ＸＡ［ｊ：０］，ＸＢ［ｋ：０］，ＸＣ［ｌ：０］である。ここでは、トランジスタ５６〜５８は、各プリデコード信号ＸＡ，ＸＢ，ＸＣに対応して一つずつしか示されていないが、各プリデコード信号ＸＡ，ＸＢ，ＸＣのビット毎に直列に複数のトランジスタを設けた構成を省略して示している。あるいは、各プリデコード信号ＸＡ，ＸＢ，ＸＣにおいて、各プリデコード信号ＸＡ，ＸＢ，ＸＣの所定の組合せに応じて活性化される信号がトランジスタ５６〜５８にそれぞれ入力される構成としてもよい。

以下、説明の容易化のためにプリデコード信号ＸＡ，ＸＢ，ＸＣが所定の組合せである場合には、それぞれ「Ｈ」レベルに設定されたものとして説明する。

トランジスタ６６は、ノードＮ０と出力ノードＮＲとの間に配置され、そのゲートはシフト制御信号Ｓの入力を受ける。トランジスタ６７は、ノードＮ０とノードＮ１との間に配置され、そのゲートはシフト制御信号ＺＳの入力を受ける。また、ノードＮ１は、入力ノードＳＲと電気的に接続されている。

リセット部６０は、ノードＮ１とノードＮ３との間に配置され、制御信号ＺＸＲＳＴ（「Ｌ」レベル）の入力に応答して、ノードＮ３を初期状態（「Ｌ」レベル）にリセットする。リセット部６０は、インバータ６１と、トランジスタ６２，６３とを含む。トランジスタ６２，６３は、一例としてＰチャンネルＭＯＳトランジスタとする。

インバータ６１は、ノードＮ１に伝達された信号を反転してノードＮ３に伝達する。トランジスタ６２は、電源電圧ＶＣＣとノードＮ１との間に配置され、そのゲートはノードＮ３と電気的に結合される。トランジスタ６３は、トランジスタ６２と並列に電源電圧ＶＣＣとノードＮ１との間に配置され、そのゲートは制御信号ＺＸＲＳＴの入力を受ける。

インバータ６４および６５は、直列に接続されノードＮ３に伝達された信号に基づいて対応するワード線ＷＬを活性化させる。具体的には、ノードＮ３が「Ｈ」レベルに設定されれば対応するワード線ＷＬを活性化する。また、ノードＮ３が「Ｌ」レベルの場合には、対応するワード線ＷＬは非活性化状態となる。

一例として、プリデコード信号ＸＡ，ＸＢ，ＸＣが全て「Ｈ」レベルに設定された場合、選択部５５が活性化され、対応するワード線ＷＬをアクセス（選択）する動作を実行する。なお、シフト制御信号ＳおよびＺＳはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定されているものとする。この場合、選択部５５は、ノードＮ０を「Ｌ」レベルに設定し、インバータ６１，６４，６５を介して、対応するワード線ＷＬを活性化する。

一方、シフト制御信号ＳおよびＺＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定されている場合について説明する。この場合、ワード線選択ユニットＷＤＵはシフト動作を実行する。具体的には、シフト制御信号Ｓ（「Ｈ」レベル）に応答して、トランジスタ６６がオンする。これに伴い、出力ノードＮＲにノードＮ０の電圧レベル（「Ｈ」レベル）が伝達され、次段（上段）のワード線選択ユニットＷＤＵの入力ノードＳＲにノードＮ０の電圧レベル（「Ｈ」レベル）が伝達される。これに伴い、次段（上位アドレス側）のワード線選択ユニットＷＤＵの対応するワード線が活性化される。

図１０は、シフト情報ラッチ回路６によりラッチされたフューズデータＦＤに基づいてロウデコーダ５およびマッチ線アンプ３において実行されるシフト動作を模式的に示す概念図である。たとえば、ここでは、ワード線ＷＬ１が不良である場合において、ワード線ＷＬ１に対応する不良アドレスがフューズ回路２０のフューズ群２４で記憶されているものとする。

これに伴い、シフト情報ラッチ回路６の１段目のラッチ部ＬＴＵにフューズデータＦＤ（「０」）が入力され、２段目以降のラッチ部ＬＴＵにフューズデータ（「１」）が入力される。

この場合、１段目のラッチ部ＬＴＵは、上述したようにフューズデータＦＤ（「０」）に応答してシフト制御信号Ｓ，ＺＳを「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定する。一方、２段目以降のラッチ部ＬＴＵは、上述したようにフューズデータＦＤ（「１」）に応答してシフト制御信号Ｓ，ＺＳを「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定する。

したがって、ロウデコーダ５の１段目のワード線選択ユニットＷＤＵは、シフト制御信号Ｓ，ＺＳに基づいて対応するワード線ＷＬと電気的に結合される。

一方、ロウデコーダ５の２段目以降のワード線選択ユニットＷＤＵは、シフト制御信号Ｓ，ＺＳに基づいて一つ上位のアドレスに対応するワード線ＷＬと電気的に結合される。

これに伴い、不良のワード線ＷＬ１をアクセスしないようにシフト動作が実行され、不良メモリセル行に対応するワード線を冗長ワード線を用いて救済することができる。

次に、マッチ線ＭＬに関して実行されるシフト動作について説明する。

図１１は、本発明の実施の形態１に従うマッチアンプユニットＵＭＡの回路構成図である。

図１１を参照して、本発明の実施の形態１に従うマッチアンプユニットＵＭＡは、トランジスタ７５と、インバータ７３，７４と、スイッチ回路７０とを含む。トランジスタ７５は、一例としてＰチャンネルＭＯＳトランジスタとする。

トランジスタ７５は、電源電圧ＶＣＣとノードＮ４との間に配置され、そのゲートは制御信号ＭＬＰＲＣの入力を受ける。コントロール回路１０は、データ検索動作前において、制御信号ＭＬＰＲＣ（「Ｈ」レベル）を「Ｌ」レベルに設定する。これに伴い、トランジスタ７５がオンし、電源電圧ＶＣＣとノードＮ４とが電気的に結合される。これに伴い、対応するマッチ線ＭＬと接続される入力ノードＭＬｉと、電源電圧ＶＣＣとが電気的に接続され、プリチャージ動作が実行される。図１１においては、点線でプリチャージが実行される際の電源電圧ＶＣＣの電圧供給経路が示されている。

インバータ７３，７４は、ノードＮ４とノードＮ５との間に直列に接続される。ノードＮ４は入力ノードＭＬｉと電気的に結合され、入力ノードＭＬｉは、対応するマッチ線ＭＬと電気的に結合されている。ノードＮ５は、ノードＮ５に伝達される信号を下位アドレス（下段）に対応するマッチアンプユニットＵＭＡに伝達するための出力ノードＭＬＤと電気的に結合されている。

スイッチ回路７０は、入力ノードＭＬＵに入力される上位アドレス（上段）に対応するマッチアンプユニットＵＭＡからの伝達信号と、ノードＮ５に伝達される信号とのいずれか一方をシフト制御信号ＳおよびＺＳに基づいて、出力ノードＭＬｏに伝達する。

スイッチ回路７０は、トランスファーゲート７１，７２を含む。トランスファーゲート７１は、入力ノードＭＬＵと出力ノードＭＬｏとの間に配置される。一方、トランスファーゲート７２は、ノードＮ５と出力ノードＭＬｏとの間に配置される。トランスファーゲート７１および７２は、シフト制御信号ＳおよびＺＳに基づいて相補的に動作する。

具体的には、シフト制御信号ＳおよびＺＳが「Ｌ」レベルおよび「Ｈ」レベルに設定される場合には、ノードＮ５と出力ノードＭＬｏとが電気的に結合される。したがって、ノードＮ５に伝達された信号がそのまま出力ノードＭＬｏに伝達される。

一方、シフト制御信号ＳおよびＺＳが「Ｈ」レベルおよび「Ｌ」レベルに設定される場合には、入力ノードＭＬＵと出力ノードＭＬｏとが電気的に結合される。したがって、上位アドレスに対応するマッチアンプユニットＵＭＡから伝達された信号が出力ノードＭＬｏに伝達される。この場合においては、ノードＮ５に伝達された信号は、出力ノードＭＬＤを介して下位アドレスに対応するマッチアンプユニットＵＭＡに伝達される。

したがって、シフト制御信号Ｓ，ＺＳに基づいて、マッチ線ＭＬに伝達された信号をシフトさせるシフト動作が実行される。

再び、図１０を参照して、シフト情報ラッチ回路６に入力されたフューズデータＦＤが上記の具体例と同じ場合について説明する。

この場合においては、２段目以降のマッチアンプユニットＵＭＡは、シフト制御信号Ｓ，ＺＳが「Ｈ」レベルおよび「Ｌ」レベルに設定されているため、入力ノードＭＬＵと出力ノードＭＬｏとが電気的に結合される。すなわち、上位アドレス（上段）に対応するマッチアンプユニットＵＭＡから伝達された信号を出力ノードＭＬｏから伝達する。

一方、１段目のマッチアンプユニットＵＭＡは、シフト制御信号Ｓ，ＺＳが「Ｌ」レベルおよび「Ｈ」レベルに設定されているため、ノードＮ５と出力ノードＭＬｏとが電気的に結合され、ノードＮ５に伝達された信号がそのまま出力ノードＭＬｏに伝達される。

このシフト動作を実行することにより、データ読出および書込時においてアクセスする際に、ロウデコーダ５において１段上位のアドレスに移行したシフト動作をデータ検索動作時において１段下位のアドレスに再シフトさせることにより、後述するプライオリティエンコーダ４に対してもとの論理アドレス位置を示す信号を伝達することが可能となる。

図１２は、本発明の実施の形態に従うプライオリティエンコーダ４の概略ブロック図である。

図１２を参照して、プライオリティエンコーダ４は、メモリセル行にそれぞれ対応して設けられた複数のエンコーダユニットＥＣＵと、アドレス生成ユニット４＃とを含む。

複数のエンコーダユニットＥＣＵは、マッチ線アンプ３の各マッチアンプユニットＵＭＡからそれぞれ出力される４ビットずつのマッチ信号Ｍｉ［３：０］の入力を受けて、２ビットのアドレスＫＡ［１：０］および制御信号ＨＦをアドレス生成ユニット４＃に伝達する。

アドレス生成ユニット４＃は、複数のエンコーダユニットＥＣＵから伝達される２ビットのアドレスＫＡ［１：０］および制御信号ＨＦに基づいて、データ検索動作によりヒットしたメモリセル行のうち最上位のアドレスに対応するメモリセル行のアドレスＩＰ［ｉ：０］を生成する。

図１３は、本発明の実施の形態に従うエンコーダユニットＥＣＵの回路構成図である。

このエンコーダユニットＥＣＵは、入力されるマッチ信号Ｍｉ［３：０］の入力に基づいて、エンコードしたアドレスＫＡ［１：０］を生成する。

図１３を参照して、本発明の実施の形態に従うエンコーダユニットＥＣＵは、ＯＲ回路８０，８１，８４と、ＡＮＤ回路８２，８３とを含む。

ＯＲ回路８０は、マッチ信号Ｍｉ＜３＞およびＡＮＤ回路８２の出力信号を受けてそのＯＲ論理演算結果をアドレスＫＡ＜１＞として出力する。ＡＮＤ回路８２は、マッチ信号Ｍｉ＜３＞の反転信号およびマッチ信号Ｍｉ＜２＞の入力を受けてそのＡＮＤ論理演算結果をＯＲ回路８０に出力する。ＡＮＤ回路８３は、マッチ信号Ｍｉ＜３＞の反転信号およびマッチ信号Ｍｉ＜２＞の反転信号およびマッチ信号Ｍｉ＜１＞の入力を受けてそのＡＮＤ論理演算結果をＯＲ回路８１に出力する。ＯＲ回路８１は、マッチ信号Ｍｉ＜３＞およびＡＮＤ回路８３の入力を受けてそのＯＲ論理演算結果をアドレスＫＡ＜０＞として出力する。ＯＲ回路８４は、マッチ信号Ｍｉ＜０＞〜Ｍｉ＜３＞の入力をそれぞれ受けてそのＯＲ論理演算結果を制御信号ＨＦとして出力する。

具体的には、入力されるマッチ信号Ｍｉ＜０＞〜Ｍｉ＜３＞のうち、上位のアドレスに対応するマッチ信号Ｍｉが入力された場合には、上位のアドレスＫＡ［１：０］を生成する。一例としてマッチ信号Ｍｉ＜３＞が「Ｈ」レベルに設定された場合にはエンコードしたアドレスＫＡ［１：０］は「１１」に設定される。さらに、マッチ信号Ｍｉのいずれか１つが「１」である場合には制御信号ＨＦは「１」に設定される。

アドレス生成ユニット４＃は、各エンコーダユニットＥＣＵによって生成されたアドレスＫＡ［１：０］および制御信号ＨＦの入力に基づいて、ヒットしたメモリセル行のうちの最上位アドレスのアドレスＩＰ［ｉ：０］を生成する。たとえば、一例として、最も上位アドレス側のエンコーダユニットＥＣＵが生成する制御信号ＨＦを優先させて、当該最も上位アドレス側のエンコーダユニットＥＣＵが生成するアドレスＫＡ［１：０］の値をそのまま使用し、他の下位アドレス側のエンコーダユニットが生成するアドレスＫＡ［１：０］の値を全て無視してアドレスＩＰ［ｉ：０］を生成することができる。

生成されたアドレスＩＰ［ｉ：０］は、出力バッファ８を介してアドレスＰ［ｉ：０］として外部に出力される。

したがって、本構成においては、ロウデコーダ５において、シフト情報ラッチ回路６に入力されるフューズデータＦＤに基づいて、不良メモリセル行をアクセスしないようにシフト動作を実行することができる。また、マッチ線アンプ３において、フューズデータＦＤに基づいて、シフト動作により移行したメモリセル行を再シフトさせてもとの論理アドレス位置のメモリセル行の入力としてプライオリティエンコーダ４に入力することにより適切な最上位のメモリセル行のアドレスを出力することができる。

また、本構成においては、シフト情報ラッチ回路６にラッチされるフューズデータＦＤに応じて生成されるシフト制御信号Ｓ，ＺＳに基づいてシフト動作が実行されるため不良アドレスのデコード処理に用いられるデコーダ回路を配置する必要がない。また、デコーダ回路を配置した場合に設けられる必要のある、入力するアドレスを伝達する信号線も配置する必要がなく、回路面積の縮小を図ることができる。また、配線数を減少させることにより、配線レイアウトを容易にすることにより回路設計を容易に実行することができる。

また、本構成の如くロウデコーダ５とプライオリティエンコーダ４とを隣接配置することによりシフト制御ラッチ回路から伝達するシフト制御信号を伝達するための信号線をメモリアレイ上に配線することがなく配線効率を高めることができる。

なお、本実施の形態においては、不良アドレスに基づくシフト動作を実行するための制御回路の一例としてシフト情報ラッチ回路を用いた構成について説明してきたがこれに限られず、他の構成にしたがってシフト動作を実行することも可能である。

（実施の形態１の変形例１）
本実施の形態１の変形例１においては、シフト制御信号に基づいてシフト動作を実行するロウデコーダ５と置換可能なロウデコーダ５＃の構成について説明する。

図１４は、本発明の実施の形態１の変形例１に従うＣＡＭ１を詳細に説明するブロック概略図である。

図１４を参照して、図２のブロック概略図と比較して異なる点は、ロウデコーダ５をロウデコーダ５＃に置換した点である。その他の点は、図２で説明した構成と同様であるのでその詳細な説明は繰り返さない。

ロウデコーダ５＃は、ロウデコーダ５と比較して、ワード線選択回路３０をワード線選択回路３０＃に置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。

ワード線選択回路３０＃は、メモリセル行にそれぞれ対応して設けられる複数のワード線選択ユニットＷＤＵ＃を含む。

図１５は、本発明の実施の形態１の変形例１に従う複数のワード線選択ユニットＷＤＵ＃の回路構成図である。

図１５を参照して、ここでは一例として、ワード線ＷＬ０〜ＷＬｍ−１が示され、このワード線ＷＬ０〜ＷＬｍ−１にそれぞれ対応して設けられる複数のワード線選択ユニットＷＤＵ＃が示されている。なお、ワード線選択ユニットＷＤＵ＃は、複数のワード線選択ユニットを総称したものである。なお、ワード線ＷＬｍ−１は、冗長ワード線として設けられたものである。

各ワード線選択ユニットＷＤＵ＃は、最上段のワード線ＷＬｍ−１に対応するワード線選択ユニット以外については、各ワード線選択ユニットは同じ構成である。

一例として、ワード線ＷＬｍ−２に対応するワード線選択ユニットＷＤＵ＃について説明する。

ワード線選択ユニットＷＤＵ＃は、プリデコード信号ＸＡ，ＸＢおよびＸＣの入力を受けて所定の組合せに基づいて「Ｌ」レベルの信号を出力する論理ユニット８５と、シフト制御信号Ｓの反転信号および論理ユニット８５の反転信号の入力を受けて、そのＡＮＤ論理演算結果を出力するＡＮＤ回路８６と、ワード線ＷＬｍ−３に対応する前段のワード線選択ユニットの論理ユニット８５の出力信号の反転信号および前段のワード線選択ユニットに入力されるシフト制御信号の入力を受けて、そのＡＮＤ論理演算結果を出力するＡＮＤ回路８７と、ＡＮＤ回路８６，８７の入力を受けてそのＯＲ論理演算結果を出力するＯＲ回路８８と、図示しないバッファ回路とを含む。

他のワード線選択ユニットＷＤＵ＃についても同様の方式に従って構成され、最下段のワード線選択ユニットＷＤＵ＃０のＡＮＤ回路８７には、前段のワード線選択ユニットの入力信号として接地電圧ＧＮＤ（「Ｌ」レベル）が入力されるものとする。

一方、最上段のワード線ＷＬｍ−１に対応するワード線選択ユニットは、ＡＮＤ回路８６，８７と、ＯＲ回路８８と、バッファ回路を構成するインバータ６８と、リセット回路６０とを含む。ＡＮＤ回路８６の入力ノードのそれぞれは、電源電圧ＶＣＣ（「Ｈ」レベル）の反転信号の入力を受ける。ＡＮＤ回路８７の入力ノードの一方は、前段のワード線選択ユニットの論理ユニット８５の出力信号の反転信号の入力を受け、他方の入力ノードは、前段のワード線選択ユニットＷＤＵ＃に入力されるシフト制御信号Ｓの入力を受ける。ＯＲ回路８８は、ＡＮＤ回路８６および８７のそれぞれの出力信号を受けて、そのＯＲ論理演算結果をインバータ６８およびリセット部６０とに出力する。このリセット部６０に含まれるインバータ６１と、インバータ６８によりＯＲ回路８８から出力される信号を増幅して出力するバッファ回路が形成される。他のワード線選択ユニットについても、ここでは図示していないが同様に、インバータ６８およびリセット部６０とが同様に設けられてバッファ回路を形成している。

本実施の形態１の変形例１に従うワード線選択ユニットＷＤＵ＃の動作について説明する。

ワード線選択ユニットＷＤＵ＃は、プリデコード信号１５から入力されるプリデコード信号ＸＡ，ＸＢおよびＸＣの入力に基づいて、対応するワード線ＷＬのアクセス（選択動作）を実行するとともにシフト情報ラッチ回路６の対応するラッチ部ＬＴＵから入力されるシフト制御信号Ｓに基づいて対応するワード線ＷＬの選択動作をシフトさせるシフト動作を実行する。

具体的には、プリデコード信号ＸＡ，ＸＢ，ＸＣの入力に基づいて、ワード線選択ユニットＷＤＵ＃の対応するワード線が活性化される場合、シフト制御信号Ｓに基づいて、対応するワード線を活性化するか、次段のワード線選択ユニットＷＤＵ＃を駆動してワード線ＷＬを選択するかどうかを決定する。プリデコード信号ＸＡ，ＸＢおよびＸＣに基づいて、論理ユニット８５が「Ｌ」レベルの信号を出力した場合、対応するシフト制御信号Ｓが「Ｌ」レベルであれば、選択されたワード線ＷＬのアクセスを実行する。一方、対応するシフト制御信号Ｓが「Ｈ」レベルであれば、論理ユニット８５およびシフト制御信号Ｓがともに次段のワード線選択ユニットに伝達され、次段のワード線選択ユニットに対応するワード線ＷＬが選択される。すなわち、一段上段にシフトした選択動作が実行される。

したがって、実施の形態１のワード線選択ユニットＷＤＵと同様、シフト制御信号に基づいて不良のワード線をアクセスしないようにシフト動作が実行され、不良メモリセル行に対応するワード線を冗長ワード線、本例においては、ワード線ＷＬｍ−１を用いて救済することができる。

（実施の形態１の変形例２）
上記の実施の形態１および変形例１においては、冗長メモリセル行を用いて１段すなわち１つのメモリセル行のシフト動作を実行することにより不良メモリセル行を救済する方式について説明してきたが、実際には不良メモリセル行に隣接するメモリセル行に関しても不良となる場合が多く、それら隣接するメモリセル行についてもアクセスしないように冗長メモリセル行を用いて救済する方が効率的である。

本実施の形態１の変形例２においては、一組を構成するワード線群毎にシフト動作を実行する方式について説明する。

図１６は、本発明の実施の形態１の変形例２に従うＣＡＭ１を詳細に説明するブロック概略図である。

図１６を参照して、図１５のブロック概略図と比較して主に異なる点は、ロウデコーダ５＃をロウデコーダ５＃ａに置換した点である。本例においては、４つのメモリセル行を一組のワード線群として、そのシフト動作を実行する方式について説明する。これに従い、各回路において、この方式に併せた変更が成されている。

メモリアレイ２は、４本ずつのワード線ＷＬおよびマッチ線ＭＬを一組とする。たとえば、ここでは、ワード線ＷＬ０〜ＷＬ３およびマッチ線ＭＬ０〜ＭＬ３が一組のワード線群およびマッチ線群として示されている。他の例についても同様である。

また、シフト情報ラッチ回路６において、一組のワード線群毎に対応してラッチ部ＬＴＵが設けられる。

また、マッチ線アンプ３は、一組のワード線群毎に対応してマッチアンプユニットＵＭＡが設けられ、データ検索時に４本のマッチ線ＭＬを一組としてマッチ信号の入力を受けて、増幅して４ビットずつの増幅したマッチ信号をプライオリティエンコーダ４に出力する。プライオリティエンコーダ４は、データ検索時にマッチ線アンプ３から伝達された４ビットずつの増幅したマッチ信号をそれぞれ受けて、一致した最上位のアドレスＩＰ［ｉ：０］を生成する。

ロウデコーダ５＃ａは、ロウデコーダ５＃と比較して、ワード線選択回路３０をワード線選択回路３０＃ａに置換した点が異なる。また、本例においては、プリデコード信号ＸＡ［１：０］，ＸＢ［ｋ：０］およびＸＣ［ｌ：０］がプリデコード回路１５から生成され、ワード線選択回路３０に入力されるものとする。その他の点は同様であるのでその詳細な説明は繰り返さない。

ワード線選択回路３０＃ａは、４個のメモリセル行を一組として複数の組にそれぞれ対応して設けられる複数のワード線選択ユニットＷＤＵ＃ａを含む。

図１７は、本発明の実施の形態１の変形例２に従う複数のワード線選択ユニットＷＤＵ＃ａの回路構成図である。

図１７を参照して、ここでは一例として、４本ずつ１組のワード線ＷＬ＜３：０＞〜ＷＬ＜ｍ＋３：ｍ＞が示され、このワード線ＷＬ＜３：０＞〜ＷＬ＜ｍ＋３：ｍ＞の組にそれぞれ対応して設けられる複数のワード線選択ユニットＷＤＵ＃ａが示されている。なお、ワード線選択ユニットＷＤＵ＃ａは、複数のワード線選択ユニットを総称したものである。なお、ワード線ＷＬ＜ｍ＋３：ｍ＞は、４本の冗長ワード線で構成される１組の冗長ワード線群として設けられたものである。なお、本例において、Ｐ＜ｘ：０＞の記号は、Ｐ０〜Ｐｘを指し示すものとする。

各ワード線選択ユニットＷＤＵ＃ａは、最上段のワード線ＷＬｍ−１に対応するワード線選択ユニット以外については、各ワード線選択ユニットは同じ構成である。

一例として、ワード線ＷＬ＜ｍ−１：ｍ−４＞に対応するワード線選択ユニットＷＤＵ＃ａについて説明する。

ワード線選択ユニットＷＤＵ＃ａは、プリデコード信号ＸＢおよびＸＣの入力を受けて所定の組合せに基づいて「Ｌ」レベルの信号を出力する論理ユニット８５ａと、シフト制御信号Ｓの反転信号および論理ユニット８５ａの反転信号の入力を受けて、そのＡＮＤ論理演算結果を出力するＡＮＤ回路８６と、ワード線ＷＬ＜ｍ−５：ｍ−８＞に対応する前段のワード線選択ユニットの論理ユニット８５ａの出力信号の反転信号および前段のワード線選択ユニットに入力されるシフト制御信号の入力を受けて、そのＡＮＤ論理演算結果を出力するＡＮＤ回路８７と、ＡＮＤ回路８６，８７の入力を受けてそのＯＲ論理演算結果を出力するＯＲ回路８８と、ＯＲ回路８８の出力信号およびプリデコード信号ＸＡ［１：０］の入力を受けて、所定の組合せに基づいて「Ｌ」レベルの信号を出力する論理ユニット８９と、図示しないバッファ回路とを含む。

ここでは、図示されていないが、論理ユニット８９は、バッファ回路を介して対応する４本のワード線と電気的に結合されている。本例においては、４本のワード線ＷＬ＜ｍ−１：ｍ−４＞のそれぞれと電気的に結合されている。

他のワード線選択ユニットＷＤＵ＃ａについても同様の方式に従って構成され、最下段のワード線選択ユニットＷＤＵ＃ａ０のＡＮＤ回路８７には、前段のワード線選択ユニットの入力信号として接地電圧ＧＮＤ（「Ｌ」レベル）が入力されるものとする。

一方、最上段のワード線ＷＬｍ−１に対応するワード線選択ユニットは、ＡＮＤ回路８６，８７と、ＯＲ回路８８と、論理ユニット８９と、バッファ回路を構成するインバータ６８と、リセット回路６０とを含む。ＡＮＤ回路８６の入力ノードのそれぞれは、電源電圧ＶＣＣ（「Ｈ」レベル）の反転信号の入力を受ける。ＡＮＤ回路８７の入力ノードの一方は、前段のワード線選択ユニットの論理ユニット８５ａの出力信号の反転信号の入力を受け、他方の入力ノードは、前段のワード線選択ユニットＷＤＵ＃に入力されるシフト制御信号Ｓの入力を受ける。ＯＲ回路８８は、ＡＮＤ回路８６および８７のそれぞれの出力信号を受けて、そのＯＲ論理演算結果をインバータ６８およびリセット部６０とに出力する。このリセット部６０に含まれるインバータ６１と、インバータ６８によりＯＲ回路８８から出力される信号を増幅して出力するバッファ回路が形成される。他のワード線選択ユニットについても、ここでは図示していないが同様に、インバータ６８およびリセット部６０とが同様に設けられてバッファ回路を形成している。

本実施の形態１の変形例２に従うワード線選択ユニットＷＤＵ＃ａの動作について説明する。

ワード線選択ユニットＷＤＵ＃ａは、プリデコード信号１５から入力されるプリデコード信号ＸＢおよびＸＣの入力に基づいて、対応するワード線群のアクセス（選択動作）を実行するとともにシフト情報ラッチ回路６の対応するラッチ部ＬＴＵから入力されるシフト制御信号Ｓに基づいて対応するワード線群の選択動作をシフトさせるシフト動作を実行する。

具体的には、プリデコード信号ＸＢ，ＸＣの入力に基づいて、ワード線選択ユニットＷＤＵ＃の対応するワード線群が選択される。プリデコード信号ＸＢ，ＸＣの入力に基づいて、ワード線選択ユニットＷＤＵ＃の対応するワード線群が選択される場合、シフト制御信号Ｓに基づいて、対応するワード線群を選択するか、次段のワード線選択ユニットＷＤＵ＃を駆動して次段の対応するワード線群を選択するかどうかを決定する。

プリデコード信号ＸＢおよびＸＣに基づいて、論理ユニット８５ａが「Ｌ」レベルの信号を出力した場合、対応するシフト制御信号Ｓが「Ｌ」レベルであれば、選択されたワード線群のアクセスを実行する。一方、対応するシフト制御信号Ｓが「Ｈ」レベルであれば、論理ユニット８５ａおよびシフト制御信号Ｓがともに次段のワード線選択ユニットに伝達され、次段のワード線選択ユニットに対応するワード線群のアクセスを実行する。すなわち、一段上段にシフトした選択動作が実行される。

次に、そのワード線群の選択動作に伴い、それに含まれるワード線の選択動作が実行される。具体的には、ＯＲ回路８８の出力信号の入力とともに、論理ユニット８９に入力される２ビットのプリデコード信号ＸＡ［１：０］に基づいて４本のワード線ＷＬのうちの１本の選択動作が実行される。たとえばプリデコード信号ＸＡが上位ビット側から「１１」であれば選択されたワード線群のうちの最上段のワード線が選択され、上位ビット側から「００」であれば選択されたワード線群のうちの最下段のワード線が選択されるように設定することが可能である。

図１８は、シフト情報ラッチ回路６によりラッチされたフューズデータに基づいてロウデコーダ５＃ａにおいて実行されるシフト動作を模式的に示す概念図である。たとえば、ここでは、ワード線ＷＬ６が不良である場合において、ワード線ＷＬ６が属するワード線群に対応する不良アドレスがフューズ回路２０で記憶されているものとする。

これに伴い、上述したのと同様の方式に従って、シフト情報ラッチ回路６の１段目のラッチ部ＬＴＵから昇順的にフューズデータＦＤが入力される。これに伴い、各ラッチ部ＬＴＵは、入力されるフューズデータＦＤに従って、シフト制御信号ＳおよびＺＳを設定し、ロウデコーダ５＃ａの対応するワード線選択ユニットＷＤＵ＃ａに伝達される。

本例においては、１段目のラッチ部ＬＴＵにフューズデータＦＤ（「０」）が入力され、ラッチ部ＬＴＵは、これに応答してシフト制御信号ＳおよびＺＳを「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定する。一方、２段目のラッチ部ＬＴＵおよびそれ以降のラッチ部ＬＴＵには、フューズデータＦＤ（「１」）が入力され、各ラッチ部ＬＴＵは、これに応答してシフト制御信号ＳおよびＺＳを「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定する。

したがって、ロウデコーダ５＃ａの１段目のワード線選択ユニットＷＤＵ＃ａは、シフト制御信号Ｓ（「Ｌ」レベル）に基づいて対応するワード線群を選択する。一方、２段目以降のワード線選択ユニットＷＤＵ＃ａは、シフト制御信号Ｓ（「Ｈ」レベル）に基づいて次段のワード線選択ユニットの対応するワード線群をそれぞれ選択する。

本発明の実施の形態１の変形例２に従う構成においては、シフト制御信号に基づいて１組のワード線群のシフト動作が実行される。すなわち、１組のワード線群に対応する複数のメモリセル行のうち不良メモリセル行が含まれている場合には、冗長ワード線群を用いて、その１組のワード線群を救済することができる。

データ検索動作についても同様の方式に従うシフト動作が実行される。具体的には、図１１で説明したのと同様の方式に従って、シフト制御信号Ｓ，ＺＳに基づいて、１個ずつではなく、４個ずつのマッチ線ＭＬに伝達された信号をシフトさせるシフト動作が実行される。このシフト動作を実行することにより、データ読出および書込時において、アクセスする際に、ロウデコーダ５＃ａにおいて１段上位のアドレスに移行したシフト動作をデータ検索時において、１段下位のアドレスに再シフトさせることにより、もとの論理アドレス位置を示す信号を伝達することが可能となる。

次に、このシフト動作によりシフトされたマッチ信号が４ビットのマッチ信号として図１２で示したプライオリティエンコーダ４に入力され、同様の方式に従って、データ検索動作時に一致したメモリセル行に対応する適切なアドレスＩＰ［ｉ：０］を生成することができる。

なお、本例においては、４個のメモリセル行を一組としてシフト動作を実行する構成について説明したが、これに限られず同様の方式に従ってｎ個（ｎ：２以上）のメモリセル行を一組としてシフト動作を実行することも可能である。

したがって、本実施の形態１の変形例２の構成により、冗長メモリセル行群を用いて効率的な救済が可能である。また、本構成の如く、ワード線ＷＬ４本毎に上述のシフト動作を実行するワード線選択ユニットＷＤＵ＃ａを設けるため、ワード線ＷＬ１本毎にシフト動作を実行するワード線選択ユニットＷＤＵおよびＷＤＵ＃よりも部品点数や配線数を削減することができる。また、特に各回路の微細化が進むなか、所定本ずつに対応してシフト動作を実行するワード線選択ユニットを設けることによりレイアウト効率を改善することができる。

（実施の形態１の変形例３）
本発明の実施の形態１においては不良メモリセル行を救済する冗長救済構成について説明してきた。

本発明の実施の形態１の変形例３においては、一致比較動作を実行するＣＡＭにおいて、データ検索動作時における消費電力を低減する構成について説明する。

図１９は、本発明の実施の形態１の変形例３に従うシフト情報ラッチ回路６♯の概略ブロック図である。

図１９を参照して、本発明の実施の形態１の変形例３に従うシフト情報ラッチ回路６♯は、実施の形態１の図２で説明したシフト情報ラッチ回路６と比較して、ＮＡＮＤ回路群３６をさらに設けた点が異なる。

ＮＡＮＤ回路群３６は、複数のラッチ部ＬＴＵにそれぞれ対応して設けられた複数のＮＡＮＤ回路ＮＤＤを含む。ここでは、ｊ−１番目〜ｊ＋１番目のラッチ部ＬＴＵと、それに対応して設けられたＮＡＮＤ回路ＮＤＤｊ−１〜ＮＤＤｊ＋１が示されている。ＮＡＮＤ回路ＮＤＤは、複数のＮＡＮＤ回路を総括的に表記したものである。

ＮＡＮＤ回路ＮＤＤは、対応するラッチ部ＬＴＵから出力されるシフト制御信号Ｓおよび下位アドレス（前段）に対応するラッチ部ＬＴＵから生成されるシフト制御信号ＺＳの入力を受けてそのＮＡＮＤ論理演算結果を制御信号ＭＬＤＳとして出力する。図１９においては、ＮＡＮＤ回路ＮＤＤｊ−１〜ＮＤＤｊ＋１からそれぞれ出力される制御信号ＭＬＤＳｊ−１〜ＭＬＤＳｊ＋１が示されている。なお、最下位のアドレスに対応するＮＡＮＤ回路ＮＤＤ０に入力されるシフト制御信号ＺＳとして「Ｈ」レベルが常に入力されるものとする。

たとえば、ＮＡＮＤ回路ＮＤＤｊについて考えるとシフト制御信号Ｓが「Ｈ」レベルであり、ＮＡＮＤ回路ＮＤＤｊ−１のシフト制御信号ＺＳが「Ｈ」レベルである時のみ制御信号ＭＬＤＳｊを「Ｌ」レベルに設定する。それ以外の場合においては、「Ｈ」レベルに設定される。いいかえるならばｊ番目のラッチ部ＬＴＵにフューズデータＦＤ（「１」）が入力され、ｊ−１番目のラッチ部ＬＴＵにフューズデータＦＤ（「０」）が入力された場合のみに、制御信号ＭＬＤＳｊは「Ｌ」レベルに設定される。

図２０は、本発明の実施の形態１の変形例３に従うマッチアンプユニットＵＭＡ♯の概略ブロック図である。ここでは代表的にｊ−１番目〜ｊ＋１番目のマッチアンプユニットＵＭＡ♯が示されている。

図２０を参照して、実施の形態１の変形例３に従うマッチアンプユニットＵＭＡ♯は、実施の形態１の図１１で説明したマッチアンプユニットＵＭＡと比較してＮＡＮＤ回路７６をさらに含めた点で異なる。

ｊ＋１番目のマッチアンプユニットＵＭＡ＃において、ＮＡＮＤ回路７６は、制御信号ＭＬＰＲＣと制御信号ＭＬＤＳｊ＋１の入力に基づいてそのＮＡＮＤ論理演算結果をトランジスタ７５のゲートに出力する。

他のマッチアンプユニットＵＭＡ＃についても同様の構成であるのでその詳細な説明は繰り返さない。

したがって、制御信号ＭＬＤＳｊ＋１が「Ｈ」レベルに設定されている場合には、制御信号ＭＬＰＲＣの入力に応答してトランジスタ７５がオンするが、制御信号ＭＬＤＳｊ＋１が「Ｌ」レベルに設定されている場合には、トランジスタ７５は常にオフである。

したがって先ほどの例のように、制御信号ＭＬＤＳｊが「Ｌ」レベルの場合には、対応するマッチ線ＭＬに対して上述したプリチャージ動作は実行されない。

上記の実施の形態１においては、データ検索動作前のプリチャージ動作においては、制御信号ＭＬＰＲＣ（「Ｈ」レベル）の入力にともない、全てのマッチ線ＭＬがプリチャージされる構成を採用していた。

しかしながら、不良のメモリセル行に対応するマッチ線ＭＬに対してプリチャージ動作を実行する必要性は無い。一方、対応するマッチ線ＭＬが不良である場合にプリチャージ動作を実行した場合には、異常リーク電流が生じる可能性があり、デバイスの欠陥を生じる可能性がある。

本実施の形態１の変形例３に従う構成により、ＮＡＮＤ回路群３６を設けることにより、不良メモリセル行に対応するＮＡＮＤ回路ＮＤＤのみ制御信号ＭＬＤＳを「Ｌ」レベルに設定する。したがって、マッチアンプユニットＵＭＡ＃において、不良メモリセル行に対応するマッチ線ＭＬに対してプリチャージ動作は実行されない。

これにより、有効なマッチ線ＭＬに対してのみプリチャージ動作を実行するためＣＡＭデバイスの消費電力を低減することができる。

（実施の形態２）
本実施の形態２においては、メモリセルＣＡＭＣと置換可能なメモリセルＣＡＭＣ♯の構成について説明する
メモリセルＣＡＭＣ＃は、いわゆるＴＣＡＭセルと称されるものである。

図２１は、本発明の実施の形態２に従うメモリセルＣＡＭＣ♯の構成図である。

図２１を参照して、メモリセルＣＡＭＣ♯は、２つのメモリセルユニットＭＣＵａ，ＭＣＵｂと、比較部９８と、ゲートトランジスタＧＴＬ，／ＧＴＬ，ＧＴＲ，／ＧＴＲを含む。

メモリセルユニットＭＣＵａは、ビット線対ＢＬＬＰに対応して設けられる。メモリセルユニットＭＣＵｂは、ビット線対ＢＬＲＰに対応して設けられる。メモリセルユニットＭＣＵａおよびＭＣＵｂは、実施の形態１で説明したメモリセルユニットＭＣＵと等価な回路構成であり、その詳細な説明は繰り返さない。すなわち、上述したように、各メモリセルユニットＭＣＵａおよびＭＣＵｂは、記憶するデータに応じて、２つのセンスノードの一方および他方をそれぞれ異なる電圧レベルに設定するフリップフロップ回路として機能する。

ゲートトランジスタＧＴＬは、メモリセルユニットＭＣＵａのセンスノードＳＮＬとビット線対ＢＬＬＰのビット線ＢＬＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。ゲートトランジスタ／ＧＴＬは、メモリセルユニットＭＣＵａのセンスノード／ＳＮＬと相補のビット線／ＢＬＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。ゲートトランジスタＧＴＲは、メモリセルユニットＭＣＵｂのセンスノードＳＮＲとビット線対ＢＬＲＰのビット線ＢＬＲとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。ゲートトランジスタ／ＧＴＲは、センスノード／ＳＮＲとビット線対ＢＬＲＰの相補のビット線／ＢＬＲとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。

比較部９８は、メモリセルユニットＭＣＵａのセンスノード／ＳＮＬおよびメモリセルユニットＭＣＵｂのセンスノードＳＮＲの電圧レベルに対応するデータ対と、サーチ線対ＳＬＰに伝達される入力データをそれぞれ受けて、その比較結果に基づいた信号をマッチ線ＭＬに伝達する。

比較部９８は、トランジスタ９４〜９７を含む。トランジスタ９４〜９７は、一例としてＮチャンネルＭＯＳトランジスタとする。トランジスタ９４と９５は、接地電圧ＧＮＤが供給されるノードＮ６とノードＮ７との間に直列に接続され、それぞれのゲートはセンスノード／ＳＮＬとサーチ線／ＳＬと電気的に結合される。トランジスタ９６および９７は、接地電圧ＧＮＤが供給されるノードＮ６とノードＮ７との間に直列に接続され、それぞれのゲートはセンスノードＳＮＲとサーチ線ＳＬと電気的に結合される。ノードＮ７は、マッチ線ＭＬと電気的に結合される。マッチ線ＭＬは、上述したようにデータ検索動作前において、電源電圧ＶＣＣの電圧レベルにプリチャージされている。

ＣＡＭとＴＣＡＭの違いはそのメモリセルが２値記憶か３値記憶かの違いにある。ＴＣＡＭのメモリセルは、「０」，「１」，「Ｘ（ドントケア）」の３状態を記憶する。

仮にこのメモリセルＣＡＭＣ♯がデータ「０」を記憶している場合について考える。本例においてはデータ「０」の記憶状態をセンスノード／ＳＮＬが「Ｌ」レベル、センスノードＳＮＲが「Ｈ」レベルに対応付けられるものとする。

データ検索動作が行なわれ、サーチ線対ＳＬＰにデータ「０」が入力された場合を考える。本例においてはサーチ線ＳＬが「Ｌ」レベルに設定され相補のサーチ線／ＳＬが「Ｈ」レベルに設定されるものとする。

この場合、比較部９８において、トランジスタ９６および９５がターンオンするが、マッチ線ＭＬは、接地電圧ＧＮＤと電気的に結合されず、マッチ線ＭＬは電源電圧ＶＣＣの電圧レベルを維持する。上述したようにこの場合入力データと検索データとがヒットしたものとする。

一方、サーチ線対ＳＬＰにデータ「１」が入力された場合について考える。本例においてはサーチ線ＳＬが「Ｈ」レベルに設定され、相補のサーチ線／ＳＬは「Ｌ」レベルに設定されるものとする。

この場合、比較部９８において、トランジスタ９６および９７がターンオンする。これに伴い、マッチ線ＭＬとノードＮ６とが電気的に結合される。すなわち、マッチ線ＭＬの電圧レベルは接地電圧ＧＮＤによりプルダウンされる。上述したようにこの場合入力データと検索データとはミスしたものとする。

したがって、メモリセルＣＡＭＣ＃においても、ＣＡＭメモリセルＣＡＭＣと同様の検索動作を実行することができる。

また、これに加えてメモリセルＣＡＭＣ♯は、さらにもう１つの状態「Ｘ（ドントケア）」という状態を記憶する。この記憶状態は、センスノード／ＳＮＬおよびセンスノードＳＮＲがともに「Ｌ」レベルに設定されている場合に対応付けられる。

データ検索動作を実行した場合、センスノード／ＳＮＬおよびセンスノードＳＮＲがともに「Ｌ」レベルであるため比較部９８のトランジスタ９４および９６のいずれもターンオフ状態にある。したがって、サーチ線対ＳＬＰにデータ「０」および「１」を入力した場合、いずれも接地電圧ＧＮＤとマッチ線ＭＬとが電気的に結合されることはなく比較結果は常にヒットとなる。したがって、メモリセルＣＡＭＣ＃は、常にヒットする「Ｘ」状態を記憶することができる。

検索情報を構成する検索データを、３値データビットの組合せで構成する場合、ネットワークシステムにおいてＩＰ（インターネット・プロトコル）パケットに対する処理などを行なう場合に、特に有効である。たとえば、今、簡単化のために、パケットの行先アドレスが、４ビットで表現されると仮定する。あるパケットの行先アドレスが“１＊＊＊”（先頭ビットが“１”であれば、残りのアドレスビットはどのような値を取ってもよい）の場合、ある所定の処理を、そのパケットに対して行なうことを考える。パケットが、システムに到着した際に、その行先アドレスを検索して、アドレス“１＊＊＊”と一致するかどうかを判定するために、ＣＡＭまたはＴＣＡＭの連想記憶メモリが用いられるとする。

この場合、パケットが到着する前に、ＣＡＭまたはＴＣＡＭには、“１＊＊＊”というデータを記憶しておく必要がある。通常の２値記憶のＣＡＭを用いた場合、“１０００”、“１００１”、“１０１０”、“１０１１”、“１１００”、“１１０１”、“１１１０”、および“１１１１”の８状態を記憶しておく必要があり、したがって、このパケットの行先アドレス検索のために、８ワードが消費される。

一方、ＴＣＡＭにおいては、「Ｘ」状態を記憶することができるため、“１ＸＸＸ”の１個のワードを記憶することが要求されるだけである。行き先アドレスのビット数がさらに増大すると、この使用されるワードの数の差がさらに大きくなる。したがって、ＴＣＡＭを用いた場合、多様なデータを少ないワード数で記憶することができる。実際には、ＩＰパケットには、行先アドレスに加えて、送信元のＩＰアドレス、通信品質を示す情報、およびＩＰプロトコルのバージョン番号などの種々の情報が含まれている。したがって、これらの情報に対し検索処理を行なう場合に、ＴＣＡＭが、非常に有用である。

ＴＣＡＭメモリセルとＣＡＭメモリセルは、セル構造が異なるのみでマッチ線ＭＬを用いた検索動作は共通するので、実施の形態１に示すメモリセルアレイへ適用することが可能である。この場合には、冗長救済構成については、図２に示したのと同様の構成を用いることができる。

したがって、本実施の形態２において示されるＴＣＡＭメモリセルをＣＡＭメモリセルの代わりに用いることにより、さらに有用な連想メモリを構成することができる。

（実施の形態２の変形例）
本実施の形態２の変形例においては、他のＴＣＡＭメモリセルの構成について説明する。

図２２は、本実施の形態２の変形例に従うメモリセルＣＡＭＣａの回路構成図である。

図２２を参照して、メモリセルＣＡＭＣａは、１ビットのデータを記憶する記憶部ＳＵと、記憶部ＳＵに格納されたデータと検索線ＳＬおよび／ＳＬを介して伝達される検索データビットとを比較する比較回路９８とを含む。

記憶部ＳＵは、データ書込時、ワード線（選択線）ＷＬｅ上の信号に応答してビット線ＢＬおよび／ＢＬに伝達された相補書込データを格納するツインセルＴＷ０と、ワード線ＷＬｏ上の信号電位に応答して、データ書込時、ビット線ＢＬおよび／ＢＬ上に伝達された相補データを格納するツインセルＴＷ１を含む。ビット線ＢＬおよび／ＢＬには、常に、相補データが伝達される。

また、検索線ＳＬおよび／ＳＬにおいても、検索データに対応する相補データが転送される。

本実施の形態２の変形例に従うメモリセルＣＡＭＣａの記憶データの１ビットは、ツインセルＴＷ０およびＴＷ１の２つの相補記憶データにより表現される。

ツインセルＴＷ０は、ワード線ＷＬｅとビット線ＢＬの交差部に対応して配置されるダイナミックセルＭＣ１と、ワード線ＷＬｅとビット線／ＢＬの交差部に対応して配置されるダイナミックセルＭＣ２を含む。ツインセルＴＷ１は、ワード線ＷＬｏとビット線ＢＬの交差部に対応して配置されるダイナミックセルＭＣ３と、ワード線ＷＬｏとビット線／ＢＬの交差部に対応して配置されるダイナミックセルＭＣ４を含む。

これらのダイナミックセルＭＣ１〜ＭＣ４は、それぞれ、データを電荷の形態で格納するキャパシタＮＱと、対応のワード線上の信号に応答して、キャパシタと対応のビット線（ＢＬまたは／ＢＬ）に結合するアクセストランジスタＮＴを含む。これらのダイナミックセルＭＣ１〜ＭＣ４は、それぞれ、１トランジスタ／１キャパシタ型のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルと同様の構成を有する。

ダイナミックセルＭＣ１〜ＭＣ４のキャパシタＭＱの一方電極は共通に、セルプレート電圧ＶＣＰが与えられる。ダイナミックセルＭＣ１〜ＭＣ４のキャパシタＮＱの他方電極ノードが、ストレージノードＳＮ１〜ＳＮ４として用いられて、それぞれに、記憶データに対応する電荷が蓄積される。

この記憶部ＳＵは、したがって、４ビットのダイナミックセルで構成される。ツインセルＴＷ０およびＴＷ１は、それぞれ、相補データを格納する。これらの４ビットのダイナミックセルで、１ビットの検索データに対応するデータを記憶する。

比較回路９８は、実施の形態２で説明したのとほぼ同様の構成であるが、トランジスタ９４およびトランジスタ９６はそれぞれストレージノードＳＮ１およびＳＮ４と電気的に結合される。

本実施の形態２の変形例に従うメモリセルＣＡＭＣａについても、メモリセルＣＡＭＣ＃と同様のデータ検索動作を実行することができる。

ツインセルＴＷ０に含まれるダイナミックセルＭＣ１およびＭＣ２は、上述したように相補のデータを記憶するストレージノードＳＮ１およびＳＮ２を有する。ツインセルＴＷ１についても同様にダイナミックセルＭＣ３およびＭＣ４は、相補のデータを記憶するストレージノードＳＮ３およびＳＮ４を有する。

仮にこのメモリセルＣＡＭＣａがデータ「０」を記憶している場合について考える。本例においてはデータ「０」の記憶状態をセンスノードＳＮ１が「Ｌ」レベル、センスノードＳＮ４が「Ｈ」レベルに対応付けられるものとする。データ書込動作については通常のＤＲＡＭセルの方式と同様であるのでその詳細な説明は省略する。

データ検索動作が行なわれサーチ線対ＳＬＰにデータ「０」が入力された場合を考える。本例においてはサーチ線ＳＬが「Ｌ」レベルに設定され相補のサーチ線／ＳＬが「Ｈ」レベルに設定されるものとする。

この場合、比較部９８において、トランジスタ９６および９５がターンオンするが、マッチ線ＭＬは、接地電圧ＧＮＤと電気的に結合されず、マッチ線ＭＬは電源電圧ＶＣＣの電圧レベルを維持する。上述したようにこの場合入力データと検索データとがヒットしたものとする。

一方、サーチ線対ＳＬＰにデータ「１」が入力された場合について考える。本例においてはサーチ線ＳＬが「Ｈ」レベルに設定され、相補のサーチ線／ＳＬは「Ｌ」レベルに設定されるものとする。

この場合、比較部９８において、トランジスタ９６および９７がターンオンする。これに伴い、マッチ線ＭＬとノードＮ６とが電気的に結合される。すなわち、マッチ線ＭＬの電圧レベルは接地電圧ＧＮＤによりプルダウンされる。上述したようにこの場合入力データと検索データとはミスしたものとする。

また、これに加えてメモリセルＣＡＭＣａは、さらにもう１つの状態「Ｘ（ドントケア）」という状態を記憶する。この記憶状態は、センスノードＳＮ１およびセンスノードＳＮ４がともに「Ｌ」レベルに設定されている場合に対応付けられる。

データ検索動作を実行した場合、センスノードＳＮ１およびセンスノードＳＮ４がともに「Ｌ」レベルであるため比較部９８のトランジスタ９４および９６のいずれもターンオフ状態にある。したがって、サーチ線対ＳＬＰにデータ「０」および「１」を入力した場合、いずれも接地電圧ＧＮＤとマッチ線ＭＬとが電気的に結合されることはなく比較結果は常にヒットとなる。この状態常にヒットする「Ｘ」状態を記憶することができる。

したがって、メモリセルＣＡＭＣａにおいても、ＣＡＭメモリセルＣＡＭＣ＃と同様のデータ検索動作を実行することができる。

また、本実施の形態２の変形例に従うメモリセルＣＡＭＣａは、キャパシタＮＱを用いており、ＳＲＡＭセルの構成を用いる場合に比べて、その容量値が大きく、ＳＲＡＭセルを用いるＴＣＡＭメモリセルＣＡＭＣ＃に比べてソフトエラー耐性を改善することができる。

また、本実施の形態２の変形例に従うメモリセルＣＡＭＣａは、ＴＣＡＭメモリセルＣＡＭＣ＃よりも部品点数を削減することができ回路面積を縮小することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従うＣＡＭ１の全体構成図である。 本発明の実施の形態１に従うＣＡＭ１をより詳細に説明するブロック概略図である。 本発明の実施の形態１に従うメモリアレイ２に集積配置されたＣＡＭメモリセルＣＡＭＣの回路構成図である。 ビット線対ＢＬＰ０に対応するメモリセルＣＡＭＣのデータ検索動作について説明するタイミングチャート図である。 本発明の実施の形態１に従うフューズ回路２０内に配置された回路群を示す概略ブロック図である。 フューズ回路２０の動作を説明するタイミングチャート図である。 シフト情報ラッチ回路６の直列に接続されたラッチ部ＬＴＵの回路構成図である。 本発明の実施の形態に従うシフト情報ラッチ回路のラッチ部ＬＴＵの動作を説明するタイミングチャート図である。 本発明の実施の形態に従うワード線選択ユニットＷＤＵの回路構成図である。 シフト情報ラッチ回路６によりラッチされたフューズデータＦＤに基づいてロウデコーダ５およびマッチ線アンプ３において実行されるシフト動作を模式的に示す概念図である。 本発明の実施の形態１に従うマッチアンプユニットＵＭＡの回路構成図である。 本発明の実施の形態に従うプライオリティエンコーダ４の概略ブロック図である。 本発明の実施の形態に従うエンコーダユニットＥＣＵの回路構成図である。 本発明の実施の形態１の変形例１に従うＣＡＭ１を詳細に説明するブロック概略図である。 本発明の実施の形態１の変形例１に従う複数のワード線選択ユニットＷＤＵ＃の回路構成図である。 本発明の実施の形態１の変形例２に従うＣＡＭ１を詳細に説明するブロック概略図である。 本発明の実施の形態１の変形例２に従う複数のワード線選択ユニットＷＤＵ＃ａの回路構成図である。 シフト情報ラッチ回路６によりラッチされたフューズデータに基づいてロウデコーダ５＃ａにおいて実行されるシフト動作を模式的に示す概念図である。 本発明の実施の形態１の変形例３に従うシフト情報ラッチ回路６♯の概略ブロック図である。 本発明の実施の形態１の変形例３に従うマッチアンプユニットＵＭＡ♯の概略ブロック図である。 本発明の実施の形態２に従うメモリセルＣＡＭＣ♯の構成図である。 本実施の形態２の変形例に従うメモリセルＣＡＭＣａの回路構成図である。

符号の説明

１ ＣＡＭ、２，２＃ メモリアレイ、３ マッチ線アンプ、４ プライオリティエンコーダ、５，５＃，５＃ａ ロウデコーダ、６ シフト情報ラッチ回路、７ アドレスバッファ、８，１３ 出力バッファ、９ データバッファ、１０ コントロール回路、１１ センスアンプ帯、１２ サーチ線ドライバ／ライトドライバ帯。

Claims (10)

1. 入力情報と検索情報との一致比較動作を実行する連想メモリであって、
   前記検索情報を記憶する複数のメモリセル行および不良メモリセル行を救済する冗長メモリセル行を含むメモリアレイと、
   データ読出および書込時において、必要に応じてアクセスする少なくとも１つの各メモリセル行を第１の方向にシフトさせるための第１のシフト回路と、
   データ検索時において、前記第１のシフト回路により前記第１の方向にシフトした各前記少なくとも１つのメモリセル行を前記第１の方向と反対方向である第２の方向にシフトさせるための第２のシフト回路と、
   前記データ検索動作時に、前記第２のシフト回路を介して各前記メモリセル行から伝達される情報に基づいて所望のアドレスを生成するためのアドレス生成回路と、
   前記複数のメモリセル行のアドレスのそれぞれ対応して設けられ、各々が前記第１および第２のシフト回路における対応するメモリセル行のシフト動作を指示するシフト信号をラッチする複数段のラッチ回路と、
   前記不良メモリセル行の不良アドレスに基づき、各前記ラッチ回路にラッチされる前記シフト信号を生成するシフト信号生成部とを備える、連想メモリ。
2. 前記シフト指示信号生成部は、
   前記不良メモリセル行の前記不良アドレスを記憶する記憶部と、
   前記記憶部に記憶された前記不良メモリセル行のアドレスに基づいて、前記複数段のラッチ回路のうちメモリセル行のアドレスに対応するラッチ回路に対して昇順的に前記シフト信号を出力する制御回路とを含む、請求項１記載の連想メモリ。
3. 前記制御回路は、
   前記複数のメモリセル行にそれぞれ対応するアドレスを昇順的に一つずつカウントアップするアドレスカウンタと、
   前記アドレスカウンタから出力される前記アドレスと、前記記憶部に記憶された前記不良メモリセル行の前記不良アドレスとの一致比較を実行する一致比較回路と、
   前記一致比較の結果に基づいて２値的な前記シフト指示信号を設定するとともに、ラッチして各前記ラッチ回路に対して出力する信号ラッチ部とを含み、
   前記複数段のラッチ回路の各々は、前記アドレスカウンタのカウントアップに同期して、順次前記信号ラッチ部から出力される前記シフト信号の入力を受ける入力制御部を含む、請求項２記載の連想メモリ。
4. 前記メモリアレイは、複数のメモリセル行にそれぞれ対応して設けられ、各々が前記入力情報と対応するメモリセル行に記憶された前記検索情報の一部とが一致したかを判定する複数のマッチ線をさらに含み、
   前記複数のマッチ線にそれぞれ対応して設けられ、対応するマッチ線を所定の電圧レベルにプリチャージする複数のプリチャージユニットと、
   前記データ検索前に、前記複数のプリチャージユニットをそれぞれ活性化させる複数のプリチャージ制御部とをさらに備え、
   各前記ラッチ回路には、前記シフト指示信号に基づき前記シフト動作を指示／非指示する第１および第２の論理データがそれぞれ設定され、
   各前記プリチャージ制御部は、同一のメモリセル行に対応するラッチ回路に前記第２の論理データが設定された場合には対応するプリチャージユニットを活性化させ、前記第１の論理データが設定された場合には前記対応するラッチ回路の前段のラッチ回路に前記第１の論理データが設定されている場合に前記対応するプリチャージユニットを活性化させる、請求項１記載の連想メモリ。
5. 前記メモリアレイは、前記冗長メモリセル行を含む各前記メモリセル行に対応して設けられ、前記入力情報と各前記メモリセル行に記憶された前記検索情報の一部とが一致したかを判定するマッチ線をさらに含み、
   前記冗長メモリセル行を含む各前記メモリセル行は、各々が記憶データの１ビットを記憶する複数のメモリセルを有し、
   各前記メモリセルは、
   第１のデータを保持する第１の記憶ノードを有する第１のセルユニットと、
   第２のデータを保持する第２の記憶ノードを有する第２のセルユニットと、
   前記第１および第２の記憶ノードに各々保持されたデータの対と与えられた前記入力情報を構成する入力データとを比較し、比較結果に従って対応するマッチ線を選択的に駆動する比較回路とを有する、請求項１記載の連想メモリ。
6. 前記第１および第２のシフト回路ならびに複数段のラッチ回路は、前記メモリアレイの一方側にそれぞれ隣接して配置される、請求項１記載の連想メモリ。
7. 前記第１のシフト回路は、前記データ読出および書込時において、前記複数のメモリセル行にそれぞれ対応して設けられ、各々が、前記シフト信号に基づいて前記第１の方向にシフトさせるとともに、入力される前記複数のメモリセル行のアドレスに基づいて対応するメモリセル行のアクセスを実行する複数の行選択ユニットを含む、請求項１記載の連想メモリ。
8. 入力情報と検索情報との一致比較動作を実行する連想メモリであって、
   前記検索情報を記憶する複数のメモリセル行および不良メモリセル行を救済する複数の冗長メモリセル行を含むメモリアレイを備え、
   前記複数のメモリセル行は、前記複数のメモリセル行の１部ビットのアドレスにそれぞれ対応して、所定個ずつの複数のメモリセル行群に分割され、
   データ読出および書込時において、必要に応じてアクセスする少なくとも１つのメモリセル行群を第１の方向にシフトさせるための第１のシフト回路と、
   データ検索時において、前記第１のシフト回路により前記第１の方向にシフトした各前記少なくとも１つのメモリセル行群を前記第１の方向と反対方向である第２の方向にシフトさせるための第２のシフト回路と、
   前記データ検索動作時に、前記第２のシフト回路を介して各前記メモリセル行群から伝達される情報に基づいて所望のアドレスを生成するためのアドレス生成回路と、
   前記複数のメモリセル行群にそれぞれ対応して設けられ、各々が前記第１および第２のシフト回路における対応するメモリセル行のシフト動作を指示するシフト信号をラッチする複数段のラッチ回路と、
   前記不良メモリセル行の不良アドレスに基づき、各前記ラッチ回路にラッチされる前記シフト信号を生成するシフト信号生成部とをさらに備える、連想メモリ。
9. 前記第１のシフト回路は、前記データ読出および書込時において、前記複数のメモリセル行群にそれぞれ対応して設けられ、各々が、前記シフト信号に基づいて前記第１の方向にシフトさせるとともに、入力される前記複数のメモリセル行のアドレスに基づいて対応するメモリセル行のアクセスを実行する複数の行選択ユニットを含み、
   前記複数の行選択ユニットのうち、前記複数のメモリセル行の前記１部ビットのアドレスに対応して１つの行選択ユニットが選択され、残りのビットのアドレスに対応して選択された行選択ユニットに対応するメモリセル行群のうちの１つのメモリセル行にアクセスされる、請求項８記載の連想メモリ。
10. 入力情報と検索情報との一致比較動作を実行する連想メモリであって、
    前記検索情報を記憶する複数のメモリセル行および不良メモリセル行を救済する冗長メモリセル行を含むメモリアレイと、
    データ読出および書込時において、必要に応じてアクセスする少なくとも１つの各メモリセル行を第１の方向にシフトさせるための第１のシフト回路と、
    データ検索動作時において、前記第１のシフト回路により前記第１の方向にシフトした前記少なくとも１つの各メモリセル行を前記第１の方向と反対方向である第２の方向にシフトさせるための第２のシフト回路と、
    前記データ検索動作時に、前記第２のシフト回路を介して各前記メモリセル行から伝達される情報に基づいて所望のアドレスを生成するためのアドレス生成回路と、
    前記不良メモリセル行の不良アドレスに基づいて前記第１および第２のシフト回路を制御するための制御回路とを備え、
    前記メモリアレイは、冗長メモリセル行を含む各前記メモリセル行に対応して設けられ、前記入力情報と各前記メモリセル行に記憶された前記検索情報の一部とが一致したかを判定するマッチ線をさらに含み、
    前記冗長メモリセル行を含む各前記メモリセル行は、各々が記憶データの１ビットを記憶する複数のメモリセルを有し、
    各前記メモリセルは、
    第１のデータを保持する第１の記憶ノードを有する第１のセルユニットと、
    第２のデータを保持する第２の記憶ノードを有する第２のセルユニットと、
    前記第１および第２の記憶ノードに各々保持されたデータの対と与えられた前記入力情報を構成する入力データとを比較し、比較結果に従って対応するマッチ線を選択的に駆動する比較回路とを有する、連想メモリ。

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