JPH0490193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置における欠陥メモリセル（不
良ビット）を救済するための回路構成に関する。

［従来の技術］ 一般に半導体記憶装置においては、歩留り等の観点から
欠陥メモリセル（不良ビット）を救済するためにメモリ
セルアレイに冗長ロウ（行）および冗長カラム（列）を
設けることが行なわれる。

第４図に冗長ビット構成を有する従来の半導体記憶装置
の全体の構成を概略的に示す。

第４図を参照して従来の半導体記憶装置は、ｎ行ｍ列に
配列された複数のメモリセルＭＣを有するメモリセルア
レイ１を含む。このメモリセルアレイ１には、各々に１
行のメモリセルが接続されるｎ本のロウＲ１〜Ｒｎと、
各々に１列のメモリセルが接続されるｍ本のカラム０１
〜Ｃｍが配設される。さらに、メモリセルアレイ１には
、欠陥メモリセルを救済するために、冗長ロウＳＲおよ
び冗長カラムＳＣが所定の位置（第４図においては第１
行目および第ｍ＋１列目）に設けられる。

ロウＲ１〜Ｒｎはそれぞれロウデコーダ３の出力信号線
（出力ノード）ＸＩ〜Ｘｎに接続される。

ロウデコーダ３は、外部から与えられるＸアドレス信号
（ロウアドレス信号）ＡＯ−Ａｋをデコードし、このデ
コード結果に基づいて出力信号線Ｘ１〜Ｘｎのいずれか
１本を選択状態とする。

カラム０１〜Ｃｍはそれぞれカラムデコーダ６の出力信
号線（列選択信号伝達線）Ｙｌ〜Ｙｍに接続される。カ
ラムデコーダ６は、外部から与えられるＹアドレス信号
（カラムアドレス信号）ＢＯ〜Ｂｊをデコードし、その
デコード結果に基づいて８力信号線Ｙ１〜Ｙｍのいずれ
か１本を選択し、その選択された出力信号線を活性化す
る。

カラムデコーダ６の出力信号線Ｙ１〜Ｙｍは、カラムＣ
１〜Ｃｍをカラムデコーダ６の出力信号に応答して共通
データ線（図示せず）に選択的に接続するために列選択
ゲート９０ａおよび９０ｂのゲートへ接続される。列選
択ゲート９０ａはカラムＣｐ　（ｐ＝１〜ｍ）のビット
線ＢＬｐを共通データ線へ接続し、列選択ゲート９０ｂ
はカラムＣｐの相補ビット線ＢＬｐを相補共通データ線
へ接続する。この列選択ゲート９０ａおよび９０ｂから
なるゲートのグループは列選択ゲート９を構成する。

カラムデコーダ６の出力信号はヒユーズｆ１〜ｆｍを介
して列選択ゲート９へ伝達される。ヒユーズｆ１〜ｆｍ
はたとえばレーザ光線などにより溶断可能である。ヒユ
ーズ溶断時にこの溶断されたヒユーズに接続される列選
択ゲート９０ａおよび９０ｂのゲート電位を接地電位レ
ベルに保持するために高抵抗ｒがヒユーズｆ１〜ｆｍと
並列に設けられる。

不良ビットを含むロウを救済するために、プログラム回
路３０、スペアロウデコーダ３１およびスペアロウドラ
イバＳＸＤが設けられる。この構成の一例はたとえば１
９８２１ＥＥＥ　　ｌ５ＳＣＣダイジェスト・オブ・テ
クニカル・ペーパーズ　１９８２年２月号の第２５２頁
ないし第２５３頁にスミス等により開示されている。プ
ログラム回路３０は不良ビットを含むロウのアドレスを
記憶する。通常、プログラム回路３０は、ロウデコーダ
３を構成する重位置ウデコード回路と同様の構成を有し
ている。このプログラム回路３０が不良ビットを含むロ
ウのアドレスを記憶する際には、レーザ光線によりそこ
に含まれるヒユーズを溶断することにより行なわれるこ
とが多い。

スペアロウデコード３１は、プログラム回路３０からの
活性化信号に応答してロウデコード３を不活性状態とす
る信号ＮＥＤを出力するとともにスペアロウ選択信号を
出力する。スペアロウドライバＳＸＤはスペアロウデコ
ーダ３１からのスペアロウ選択信号に応答してスペアロ
ウＳＲを駆動し、このスペアロウＳＲを選択状態（活性
状態）にする。

スペアカラム（冗長カラム）ＳＣを選択するために、プ
ログラム回路６１およびスペアカラムデコーダ６０が設
けられる。プログラム回路６１は欠陥メモリセルを含む
カラムのアドレスを記憶し、外部からのＹアドレス信号
ＢＯ〜Ｂｊがこの欠陥メモリセルを含むカラムを指定し
ているときに活性化信号を出力する。スペアカラムデコ
ーダ６０はプログラム回路６１からの活性化信号に応答
してスペアカラムＳＣを選択する信号を出力する。

次に動作について説明する。

まず、欠陥メモリセルが存在しない場合の動作について
説明する。ロウデコーダ３は外部から与えられるＸアド
レス信号ＡＯ〜Ａｋをデコードし、ロウＲ１〜Ｒｎのい
ずれかを選択する信号を出力信号線Ｘ１〜Ｘｎのうちの
いずれかに出力する。

これにより、ロウＲｉ（選択ロウがＲｉとする）の電位
が立上り、ロウＲ１が選択状態となる。この選択ロウＲ
ｉに接続されるメモリセルＭＣの情報が各カラムＣ１〜
Ｃｍに読出される。

続いて、カラムデコード６が外部から与えられたＹアド
レス信号ＢＯ〜Ｂｊをデコードし、このＹアドレスデコ
ード信号に応答して出力信号線Ｙ１〜Ｙｍのうちのいず
れか１本の信号電位が立上る。いま、選択されるカラム
をＣｉとする。このとき、カラムデコーダ６の出力信号
線Ｙｉの電位が立上り、カラム選択ゲート９０ａおよび
９０ｂがオン状態となり、カラムＣｉが共通データ線に
接続される。この後、この選択されたロウＲｉと選択さ
れたカラムＣｉの交点に位置するメモリセルに対するデ
ータの続出または書込が行なわれる。

これは図示しないセンスアンプ等を用いて行なわれる。

いま、ロウＲｉに接続されるメモリセルのうちに欠陥メ
モリセルが存在した場合を想定する。この欠陥メモリセ
ルの存在／不存在は半導体記憶装置の機能テストにより
発見される。また、このとき、欠陥メモリセルが存在す
るロウＲｉのアドレスがロウ救済用のプログラム回路３
０に書込まれる。このプログラム回路３０へのアドレス
の書込は前述のごとく、レーザによりヒユーズを溶断す
ることにより行なわれる。

外部から与えられるＸアドレス信号ＡＯ〜Ａｋがこのロ
ウＲｉを指定すると、プログラム回路３０が活性化され
、スペアロウデコーダ３１が動作する。動作状態とされ
たスペアロウデコーダ３１は、スペアロウドライバＳＸ
Ｄを介してスペアロウＳＲを選択状態とするとともに信
号ＮＥＤを活性化してロウデコーダ３を非活性化する。

これにより、欠陥メモリセルを含むロウＲｉがスペアロ
ウＳＲに置換され、不良ロウＲｉに対する救済が行なわ
れる。

次に、カラムＣｉに欠陥メモリセルが存在した場合を考
える。この場合、ロウ救済と同様にして、カラム救済用
のプログラム回路６１に欠陥メモリセルを含むカラムＣ
ｉのアドレスがたとえばヒユーズの切断によって書込ま
れる。このとき、欠陥メモリセルを含むカラムＣｉを選
択するための出力信号線Ｙｉに接続されるヒユーズｆｉ
も切断され、カラムデコーダ６からこの不良カラムＣｉ
が切離される。この不良カラムＣｉに対応する出力信号
線Ｙｉは抵抗ｒを介して基準電位であるたとえば接地電
位に接続され、常時この不良カラムＣｉを不選択状態と
する。

外部から与えられるＹアドレス信号ＢＯ−Ｂｊがカラム
Ｃｉを指定すると、プログラム回路６１を介してスペア
カラムデコーダ６０が動作し、スペアカラムＳＣが選択
される。このとき、カラムデコーダ６も動作するが、そ
のとき、出力信号線Ｙｉはカラムデコーダ６から切離さ
れているため、不良カラムＣｉは不選択状態となってい
る。このスペアカラムデコーダ６０の出力により、スペ
アカラムＳＣが選択され、欠陥メモリセルを含むカラム
ＣｉはスペアカラムＳＣに置換され、不良カラムＣｉに
対する救済が行なわれる。

［発明が解決しようとする課題］ 従来の半導体記憶装置における不良ビット救済回路は上
述のように構成されており、不良ロウまたは不良カラム
を記憶＋るためのプログラム回路、スペアロウを駆動す
るためのスペアロウデコーダ、スペアカラムを駆動する
ためのスペアカラムデコーダ等の回路を必要とするため
、チップ面積の増大をもたらすという問題があった。

また、プログラム回路における不良ロウまたはカラムの
アドレスのプログラムは通常、ヒユーズの切断により行
なわれるが、前述の文献に一例として示されるように、
このプログラム回路に含まれるヒユーズの数は多く、不
良ロウまたはカラムをプログラムするためのヒユーズの
切断回数が多くなる。このとき、不良ロウまたは不良カ
ラムのプログラムは各チップごとに行なわれるシステム
であるため、救済作業におけるスループットの低下およ
びヒユーズ切断箇所の誤りなどが生じやすくなり、救済
成功率が低下し、半導体記憶装置の歩留りが低下すると
いう問題があった。

さらに、不良ロウが選択されたときのロウ救済時におい
ては、スペアロウデコーダからの信号ＮＥＤによりロウ
デコーダが非活性化される。したがって、ロウデコーダ
は一旦活性化されたのち、信号ＮＥＤに応答して非活性
化されるため、欠陥メモリセルを含む不良ロウも一旦選
択されることになる。このような欠陥メモリセルを含む
ロウの選択状態が及ぼす影響を防止するためには、不良
ロウが確実に不選択状態となり、すなわち選択ロウの信
号電位が確定した後に選択メモリセルを共通データ線へ
接続する必要があり、アクセス時間が増大するという問
題があった。

また、カラムデコーダの出力信号線においては、不良カ
ラムを確実に非選択状態に維持することを図るために高
抵抗の抵抗体が配役されている。しかしながら、この高
抵抗の抵抗体はすべてのカラムデコーダ出力信号線に設
けられているため、カラム選択時にこの高抵抗抵抗体を
介して電流が流れ、消費電流が増大するという問題が発
生する。

それゆえ、この発明の目的は上述の従来の半導体記憶装
置の欠陥メモリセルの救済回路の有する欠点を除去する
ことのできる、欠陥メモリセル救済のためのリダンダン
シ回路を備えた半導体記憶装置を提供することである。

この発明の他の目的は、ロウまたはカラム救済作業にお
けるスループットおよび救済成功率を改善することので
きる、欠陥メモリセル救済のためのリダンダンシ回路を
備えた半導体記憶装置を提供することである。

この発明のさらに他の目的は、アクセス時間を短縮する
ことのできる、欠陥メモリセル救済のためのリダンダン
シ回路を備えた半導体記憶装置を提供することである。

この発明のさらに他の目的は、不良ロウおよび不良カラ
ム救済のためのヒユーズ切断箇所を減少し、容易かつ正
確にロウまたはカラム救済を行なうことのできる、欠陥
メモリセル救済のためのリダンダンシ回路を備えた半導
体記憶装置を提供することである。

［課題を解決するための手段］ この発明に係る、リダンダンシ回路を備える半導体記憶
装置は、要約していえば、ｎ本のロウまたはカラムデコ
ーダ出力信号線に対し、少なくとも（ｎ＋１）本の行線
（ロウ）または列線（カラム）をメモリセルアレイに設
け、さらにこのｎ本のデコーダ回路出力信号線と（ｎ＋
１）本の行または列線との間に選択接続手段を設ける。

この選択接続手段は、１本のデコーダ回路出力信号線を
連続して隣接する行線または列線へ択一的に接続する。

この選択接続手段の接続態様を規定するために規定回路
が設けられる。この規定回路は、デコーダ回路出力信号
線が欠陥メモリセルを含む行または列線を除いて連続的
に隣接する行または列線へ１対１対応で接続されるよう
に接続回路の接続態様を規定する。

この発明に係るリダンダンシ回路を備える半導体記憶装
置はさらに、行線または列選択線番々に対応して設けら
れ、規定回路からの出力信号に応答して、欠陥メモリセ
ルを含む行線または列選択線のみを基準電位へ接続する
素子を含む。

二の発明に係るリダンダンシ回路を備える半導体記憶装
置では、この選択接続手段は、欠陥メモリセルを含む行
線または列線に対応するデコーダ回路出力信号線を含む
出力信号線の第１の組と残りの出力信号線からなる第２
の組とにおいてこの接続経路が異なるように規定回路が
その接続態様を規定する。

［作用］ 上述の構成において、規定回路は、選択接続手段におけ
る接続経路を第１の出力信号線の組と第２の出力信号線
との組で互いに異ならせる。これにより欠陥メモリセル
を含む行線または列線はデコーダ回路から切離され、デ
コーダ回路出力信号線はこの欠陥メモリセルを含む行ま
たは列線を境として１本ずつシフトされてデコーダ回路
出力信号線に１対１対応で接続される。これにより、欠
陥メモリセルを含む不良行または不良列に対する救済が
行なわれる。

また不良行線または不良列選択線は基準電位接続素子に
より基準電位に接続され、残りの正常の行線または列選
択信号線は基準電位と切離されており、行または列選択
時において貫通電流が生じることがなく、かつ不良行線
または不良列線を確実に不選択状態に維持することがで
きる。

［発明の実施例］ 第２図にこの発明の一実施例であるリダンダンシ回路を
備える半導体記憶装置の全体の構成を概略的に示す。第
２図において、半導体記憶装置は、メモリセルが（ｎ＋
１）行および（ｍ＋１）列のマトリクス状に配列された
メモリセルアレイ１を含む。このメモリセルアレイ１は
、後に詳細に説明するが、その位置が固定されない冗長
ロウおよび冗長カラムを含む。

このメモリセルアレイ１の行を選択するために、ロウア
ドレスバッファ２．ロウデコーダ３およびロウ救済回路
４が設けられる。ロウアドレスバッファ２は、外部から
与えられるロウアドレス信号ＡＯ〜Ａｋを受け、内部行
アドレス信号を発生する。ロウデコーダ３は、ロウアド
レスバッファ２からの内部行アドレス信号をデコードし
、メモリセルアレイ１の対応のロウを選択し、この選択
されたロウへ活性化信号を伝達する。

ロウ救済回路４は、ロウデコーダ３出力部とメモリセル
アレイ１のロウとの間に設けられ、不良ロウが常に非選
択状態となるように、ロウデコーダ３出力をメモリセル
アレイ１の各ロウ上へ伝達する。

メモリセルアレイ１のカラムを選択するために、カラム
アドレスバッファ５、カラムデコーダ６、カラム救済回
路７、センスアンプ＋Ｉ１０プロ・ンク８、カラム選択
ゲート９が設けられる。カラムアドレスバッファ５は、
外部から与えられるカラムアドレス信号ＢＯ〜Ｂｊを受
け、内部列アドレス信号を発生する。カラムデコーダ６
は、カラムアドレスバッファ５からの内部列アドレス信
号をデコードし、メモリセルアレイ１の対応のカラムを
選択する信号を発生する。

カラム救済回路７は、不良カラムを常に非選択状態とし
、かつカラムデコーダ６の出力をカラム選択ゲート９へ
伝達する。

カラム選択ゲート９は、カラム救済回路７から伝達され
たカラム選択信号（列選択信号）に応答して、メモリセ
ルアレイ１のうちの対応のカラムをブロック８の共通デ
ータ線（Ｉｌｏ、Ｉ　１０）へ接続する。ブロック８に
含まれるセンスアンプはこの選択されたカラムの情報を
増幅する。

データを外部装置と授受するために、データ入出力回路
１０が設けられる。データ入出力回路１０は、外部から
与えられる入力データＤｉｎを受け、ブロック８を介し
て、選択されたメモリセルへ伝達する。また、ブロック
８に含まれるセンスアンプ８で増幅されたデータを受け
、出力データＤｏｕｔをこのデータ入出力回路１０が出
力する。

半導体記憶装置におけるロウ選択およびカラム選択のタ
イミングを規定するために、アドレス遷移検出回路１１
が設けられる。アドレス遷移検出回路１１は、ロウアド
レスバッファ２からの内部行アドレスを監視し、その変
化時点を検出してロウアドレス変化検出信号ＫＴ丁Ｙを
発生する。また、アドレス遷移検出回路１１は、カラム
アドレスバッファ５からの内部カラム列アドレス信号を
受け、この内部列アドレス信号の変化時点を検出し、カ
ラムアドレス変化検出信号ＡＴＤＹを出力する。

なお、この発明の実施例においては半導体記憶装置がス
タティック型ランダム・アクセス・メモリの場合が示さ
れるが、この発明の構成はダイナミック型ランダム・ア
クセス・メモリに対しても適用することができるのみな
らず、メモリセルがロウおよびカラムからなるマトリク
ス状に配列されたあらゆる半導体記憶装置に対して適用
可能である。

なお、第２図における破線ブロック１００は、半導体チ
ップを示している。第１図に、第２図のロウ救済回路４
の具体的構成を示す。

第１図を参照してロウデコーダ３は、ｎ本の出力信号線
（出力ノード）Ｘ１〜Ｘｎを含む。メモリセルアレイ１
は、１本の冗長ロウを含み、（ｎ＋１）本のロウ線Ｒ１
〜Ｒｎ＋１を含む。第１図においては、１本のカラムＣ
ｉのみが代表的に示される。カラムＣｉは、相補ビット
線対ＢＬ、Ｂ丁を含む。カラムＣｉとロウ線Ｒ１〜Ｒｎ
＋１のそれぞれの交点にメモリセルＭＣが設けられる。

カラムＣｉのビット線対ＢＬ、ＢＴには、カラムデコー
ダ（第２図の参照番号６）からの列選択信号Ｙｉに応答
してオン状態となるカラム選択ゲートトランジスタ９０
ａ、９０ｂが設けられる。

このカラム選択ゲートトランジスタ９０ａ、９０ｂがオ
ン状態となることにより、カラムＣｉが第２図のブロッ
ク８に含まれる共通データ線Ｉ１０゜Ｉｌｏを介してセ
ンスアンプに接続される（データ続出時）。

ロウデコーダ出力信号線Ｘ１〜ＸｎとロウＲ１〜Ｒｎ＋
１との間に欠陥メモリセルを救済するためのリダンダン
シ回路（救済回路）４が設けられる。

このロウ救済回路（リダンダンシ回路）４は、行選択信
号伝達手段としてのＣＭＯＳトランスミッションゲート
Ｔｌａ〜ＴｎａおよびＴｌｂ〜Ｔｎｂと、行選択信号伝
達手段の各素子の接続態様を規定する手段としての電圧
供給パスＰと、不良ロウをたとえば接地電位である基準
電位に接続する素子手段としてのｎチャネルＭＯ８ＦＥ
Ｔ　（絶縁ゲート型電界効果トランジスタ）からなるス
イッチングトランジスタＱ１．Ｑ２ａ−Ｑｎａ、Ｑ２ｂ
−ＱｎｂおよびＱｎ＋１とを含む。

ＣＭＯＳトランスミッションゲートＴｌａ〜Ｔｎａは、
ロウデコーダ３の出力信号線Ｘ１〜Ｘｎ上の信号をロウ
Ｒ１〜Ｒｎへそれぞれ伝達する。

ＣＭＯＳトランスミッションゲートＴｌｂ−Ｔｎｂは、
ロウデコーダ３の出力信号線Ｘ１〜Ｘｎ上の信号電位を
ロウＲ２−Ｒｎ＋１上へそれぞれ伝達する。すなわち、
ＣＭＯＳトランスミッションゲートＴｌｂ−Ｔｎｂは、
ロウデコーダ３の出力信号線Ｘ１〜Ｘｎの信号を１行ず
らせて伝達する機能を備える。一方、ＣＭＯＳトランス
ミッションゲー）Ｔｌａ−Ｔｎａは、ロウデコーダ３の
出力信号線Ｘ１〜Ｘｎをそのまま対応のロウＲ１−Ｒｎ
上へ接続する機能を備える。

ＣＭＯＳトランスミッションゲートＴｈａ−Ｔｈｂ　（
ｈ＝１〜ｎ）は対をなして相補的に動作し、ロウデコー
ダ３の出力信号線ｘｈ上の信号電位をロウＲｈまたはＲ
ｈ＋１上へ伝達する。

また、１本のロウＲｈ＋１は、ＣＭＯＳトランスミッシ
ョンゲートＴｈａまたはＴｈ＋１ａを介してロウデコー
ダ３の出力信号線ｘｈまたはｘｈ＋１と接続可能である
。

ＣＭＯＳトランスミッションゲートＴｈａ／Ｔｈｂを選
択的にいずれか一方のみを導通状態とするためにインバ
ータＩｈ（Ｉｌ〜Ｉｎ）が設けられる。インバータＩｈ
の出力がＨ”レベルのとき、ＣＭＯＳトランスミッショ
ンゲートＴｈｂが導通状態となり、一方、“Ｌ”レベル
のときＣＭＯＳトランスミッションゲー）Ｔｈａが導通
状態となる。

電圧供給パスＰは、たとえば動作電源電圧である他方基
準電位Ｖｃｃと一方基準電位Ｖｓｓとの間に直列に接続
されるヒユーズ素子ｆ１〜ｆｎと、ヒユーズ素子ｆｎと
一方基準電位Ｖｓｓとの間に接続される高抵抗の抵抗体
Ｚとを含む。

ヒユーズ素子ｆ１〜ｆｎはそれぞれ出力信号線Ｘ１〜Ｘ
ｎに対応して設けられる。ヒユーズ素子ｆｈの抵抗体Ｚ
に近い方のノードがインバータＩｈおよびＣＭＯＳトラ
ンスミッションゲートＴｈａ、Ｔｈｂの導通制御端子に
、このＣＭＯＳトランスミッションゲートＴｈａ、Ｔｈ
ｂのいずれか一方のみが導通状態となるように接続され
る。すなわち、インバータＩｈの出力はトランスミッシ
ョンゲー）Ｔｈａの９ＭＯ３）ランジスタおよびトラン
スミッションゲートＴｈｂのｎＭＯｓｈランジスタのゲ
ートに共通に接続される。ヒユーズ素子ｆｈの高抵抗抵
抗体Ｚに近い方のノードはトランスミッションゲートＴ
ｈａのｎＭＯ３）ランジスタおよびトランスミッション
ゲートＴｈｂのｐＭＯＳトランジスタの各ゲートに接続
される。

高抵抗抵抗体Ｚは十分大きな抵抗値を有しており、そこ
を流れる電流は無視し得る程度の大きさである。

スイッチング素子Ｑ１は、インバータＩＯのａ力に応答
してオン状態となり、ロウＲ１の電位を基準電位Ｖｓｓ
に接続する。インバータＩＯの入力部へはヒユーズ素子
ｆ１の抵抗体Ｚに近い方のノードの電位が伝達される。

インバータＩＯとインバータ１１は同一の信号レベルの
信号を出力するため、スイッチング素子Ｑ１はＣＭＯＳ
トランスミッションゲー）Ｔｈａが遮断状態となったと
きにオン状態となる。

ロウＲｈ＋１　（ｈ＝１〜ｎ−１）に対しては、スイッ
チング素子Ｑｈ＋１　ａおよびＱｈ＋１ｂが設けられる
。このスイッチング素子Ｑｈ＋ｌａ。

Ｑｈ＋ｌｂは直列に接続される。スイッチング素子Ｑｈ
＋１ａのゲートへはヒユーズ素子ｆｈの抵抗体Ｚに近い
方のノードの電位が伝達され、一方、スイッチング素子
Ｑｈ＋１ｂのゲートへはインバータＩ　ｈ＋１を介した
ヒユーズｆ　ｈ＋１の抵抗体Ｚに近い方の電位が伝達さ
れる。スイッチング素子Ｑｈ＋１ａがオン状態となるの
はＣＭＯＳトランスミッションゲートＴｈｂが遮断状態
となったときであり、また、スイッチング素子Ｑｈ＋１
ｂがオン状態となるのはＣＭＯ８）ランスミッションゲ
ー）Ｔｈ＋１ａが遮断状態となったときである。すなわ
ち、ロウＲｈ＋１が不良ロウであると判定された場合に
おいてのみスイッチング素子Ｑｈ＋ａ、Ｑｈ＋１ｂがと
もにオン状態となり、ロウＲｈ＋１を基準電位Ｖｓｓに
接続する。

ロウＲｎ＋１に対しては、ヒユーズ素子ｆｎの抵抗体Ｚ
に近い方のノード電位に応答してオン状態となりロウＲ
ｎ＋１を基準電位Ｖｓｓに接続するスイッチング素子Ｑ
ｎ＋１が設けられる。次に動作について説明する。

ＣＭＯＳトランスミッションゲートゲートへＴｎ　ａ、
　　Ｔ　１　ｂ−Ｔｎ　ｂは、与えられた信号をその電
圧レベルの損失を伴うことなくそのまま伝達する機能を
備える。したがって、ロウデコーダ３から出力された行
選択信号は信号損失を受けることなく選択ロウ上へ伝達
される。

いま、メモリセルアレイ１に欠陥メモリセルが存在しな
い場合、すなわち不良ロウが存在しない場合を考える。

電圧供給パスＰのヒユーズ素子ｆ１〜ｆｎはすべて導通
状態にある。抵抗体２は十分大きな抵抗値を有している
。したがって、この場合ヒユーズ素子ｆ１〜ｆｎの抵抗
体Ｚに近い方のノード電位は他方基準電位Ｖｃｃレベル
の“Ｈ”レベルにある。したがって、この状態において
は、ＣＭＯ８）ランスミッションゲートＴｌａ−Ｔｎａ
が導通状態、一方、ＣＭＯ３）ランスミッションゲート
Ｔｌｂ−Ｔｎｂは遮断状態にある。したがって、ロウデ
コーダ３の出力信号線Ｘ１〜Ｘｎの各々は、それぞれロ
ウＲ１〜Ｒｎに接続される。

また、スイッチング素子Ｑ１はインバータエ０の機能に
よりオフ状態にある。スイッチング素子Ｑ２ａ−Ｑｎａ
はヒユーズ素子ｆ１〜ｆｎの抵抗体２に近い方のノード
電位によりオン状態にある。

しかしながら、スイッチング素子Ｑ２ｂ−Ｑｎｂはイン
バータＩ２〜Ｉｎの機能によりオフ状態にある。このた
め各ロウＲ２〜Ｒｎは基準電位ＶｓＳから切離されてい
る。一方、スイッチング素子Ｑｎ＋１は、ヒユーズ素子
ｆｎの抵抗体Ｚに近い方のノード電位が“Ｈ”　レベル
にあり、オン状態であり、ロウＲｎ＋１の電位は基準電
位Ｖｓｓに設定される。これにより、冗長ロウＲｎ＋１
のノイズ等による電位の浮上りの防止を実現するととも
に、ロウＲ１〜Ｒｎの選択時における貫通電流をなくし
ている。

次に、ロウＲｉに欠陥メモリセルが存在した場合を考え
る。このとき、ロウＲｉすなわち、ロウデコーダ３の出
力信号線Ｘｉに対応するヒユーズ素子ｆｉが切断される
。ヒユーズ素子ｆ１〜ｆｉ−１は他方基準電位Ｖｃｃに
接続されており、これらの電位はＨ”レベルである。一
方、ヒユーズ素子ｆｉ−１−４〜ｆｎは抵抗体２を介し
て基準電位Ｖｓｓに接続される。したがって、ヒユーズ
素子ｆ１＋１の抵抗体Ｚに遠い方のノードから抵抗体Ｚ
までの間の電位のレベルは“Ｌ”となる。

ＣＭＯＳＭＯＳトランスミッションゲートＴ１ミルＴｉ
ａおよびＴｌｂ−Ｔｉ−１ｂに対する制御信号の印加状
態は正常時と同様であり、ＣＭＯＳトランスミッション
ゲートＴｌａ−Ｔｉ−１ａが導通状態、ＣＭＯ３）ラン
スミッションゲートＴｌｂ−Ｔｉ−１ｂはオフ状態にあ
る。したがって、出力信号線Ｘ１〜Ｘ１−１はそれぞれ
ロウＲ１〜Ｒｉ−１に接続される。

一方、ＣＭＯ３）ランスミッションゲートＴｉａ−Ｔｎ
　ａ、　Ｔ　ｉ　ｂ−Ｔｎ　ｂに対する導通制御信号レ
ベルは正常時と逆の状態となり、ＣＭＯＳトランスミッ
ションゲー）Ｔｉａ−Ｔｎａが遮断状態、ＣＭＯＳトラ
ンスミッションゲートＴｉｂ〜Ｔｎｂが導通状態となる
。これにより、ロウデコーダ３の出力信号線Ｘ１−Ｘｎ
はそれぞれロウＲｉ＋ｌ〜Ｒｎ＋１へ接続される。この
ときスイッチング素子Ｑｎ＋１はそのゲートに“Ｌ”レ
ベルの信号が与えられるためオフ状態となる。

不良ロウＲｉにおいては、ＣＭＯＳトランスミッション
ゲーｈＴｉ−１ｂおよびＴｉａがともに遮断状態となる
ため、ロウデコーダ３の出力信号線から電気的に切離さ
れる。また、スイッチング素子Ｑｉａはそのゲートに“
Ｈ″レベル信号を受けてオン状態であり、またスイッチ
ング素子ＱｉｂはそのゲートにインバータＩｉを介して
“Ｈ”の信号を受けるためオン状態となる。これにより
不良ロウＲｉは基準電位Ｖｓｓに接続される。これによ
り不良ロウのノイズ等による電位の浮上りを防止し、確
実に不良ロウを非選択状態に維持する。

また、ＣＭＯＳトランスミッションゲー）Ｔｈｂが導通
状態、ＣＭＯＳトランスミッションゲーｈＴｈ＋１ａが
遮断状態の場合、スイッチング素子Ｑｈ＋１ａはオフ状
態、スイッチング素子Ｑｈ＋１ｂがオン状態となり、正
常時と同様に、欠陥メモリセルが存在しない正常ロウＲ
ｈ＋１では、選択時にロウＲｈ＋１から基準電位Ｖｓｓ
へ貫通電流が生じる経路は存在せず、消費電力を低減す
ることができる。

高抵抗抵抗体Ｚはポリシリコンを用いて構成してもよく
、またＭＯＳ）ランジスタを負荷として機能するように
抵抗接続して用いる構成を適用してもよい。このＭＯＳ
トランジスタを抵抗接続して高抵抗抵抗体Ｚとして用い
る場合、不良ロウ発生時においてのみ、この抵抗接続さ
れたＭＯＳトランジスタを導通状態として基準電位Ｖｓ
ｓに電圧供給パスＰを接続する構成としてもよい。

また、他方基準電位Ｖｃｃの変動によるＣＭＯＳトラン
スミッションゲートの誤動作を防止するために、ヒユー
ズ素子ｆ１と基準電位Ｖｃｃとの間に、この基準電位Ｖ
ｃｃをラッチする回路を設けてもよい。

上述のように、第１図に示す救済回路（リダンダンシ回
路）においては、ヒユーズを１箇所切断するのみで不良
ロウに対する救済を行なうことができる。また、この救
済方式に従えば、ロウデコーダ３の出力信号線Ｘ１〜Ｘ
ｎはすべて正常なロウに接続される構成となるため、第
４図に示す従来の半導体記憶装置の構成と異なり、不良
ロウが指定された場合においても、この不良ロウに隣接
するロウが代わりに選択されるため、すなわち不良ロウ
が選択されることはないため、ロウデコーダ３を非選択
状態にするための信号ＮＥＤを発生する必要がなく、こ
のロウデコーダ３を非選択状態にし、不良ロウの電位が
非選択状態に確定するまでの時間を考慮する必要がなく
、アクセス時間を短縮することができる。

なお、第１図に示す構成においては不良ロウを救済する
ための構成を示したが、この構成は同様の構成を用いて
カラム救済に対しても用いることができる。第３図にこ
の不良カラム救済のための構成を示す。第３図において
は第１図に対応する部分には同一の参照番号が付されて
いる。

第３図においてカラムデコーダ６はｍ本の列選択信号出
力ノードＹ１〜Ｙｍを備える。一方、メモリセルアレイ
１はｍ＋１本のカラムを備える。

このｍ＋１本のカラムに対応して列選択信号伝達線Ｙ’
　　１〜Ｙ’ｍ＋１がｍ＋１本設けられる。このカラム
デコーダ６の出力信号ノードＹ１〜Ｙｍと列選択信号伝
達線Ｙ’　　１〜Ｙ’　ｍ＋ｌとの間のカラム救済回路
の構成は、第１図に示すロウ救済回路のものと同様であ
り、列選択信号伝達線Ｙ′１〜Ｙ′ｍ＋１をロウＲ１〜
Ｒｎ＋１に対応させれば同様の議論が成立つ。すなわち
、第１図と第３図の救済回路の構成は、ＣＭＯＳトラン
スミッションゲートのスイッチング素子およびヒューズ
素子の数が異なっている点を除いて同様であり、その動
作原理も同一であるためその説明は省略する。

［発明の効果］ 以上のようにこの発明によれば、選択接続手段を設けて
ロウデコーダまたはカラムデコーダ出力を不良ロウまた
は不良カラムを避けて隣接ロウまたはカラムに接続する
ようにし、かつ各ロウまたはカラム選択信号線に選択接
続手段制御信号と同一の信号により動作制御されるスイ
ッチング素子を設け、不良ロウまたは不良カラムの列選
択信号線を基準電位に接続し、残りの正常なロウまたは
列選択信号線はこのスイッチング素子をオフ状態として
貫通電流経路を遮断するように構成したため、このロウ
またはカラム救済回路（リダンダンシ回路）の消費電力
を低減させることが可能となるとともに、選択接続手段
の接続形態は電圧供給パスに設けられたヒユーズ素子を
１箇所切断するだけで規定できるので、不良ロウまたは
不良カラムを記憶するためのプログラム回路および不良
口つまたはカラム救済用のスペアロウまたはカラムデコ
ーダ等が不必要となり、チップ占有面積を低減すること
が可能となるとともに、欠陥メモリセル救済作業に置け
るスループットおよび救済成功率の向上がもたらされ、
さらに、不良ロウまたはカラムが選択されることがない
ため、アクセス時間を低減することが可能となるリダン
ダンシ回路を備えた半導体記憶装置を実現することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置のロ
ウ救済回路の構成を示す図である。第２図はこの発明の
リダンダンシ回路を備えた半導体記憶装置の全体の構成
を概略的に示す図である。 第３図はこの発明の一実施例である半導体記憶装置のカ
ラム救済用リダンダンシ回路部の構成を示す図である。 第４図は従来の欠陥メモリセル救済回路を備えた半導体
記憶装置の全体の構成を概略的に示す図である。 図において、１はメモリセルアレイ、２はロウアドレス
バッファ、３はロウデコーダ、４はロウ救済回路、５は
カラムアドレスバッファ、６はカラムデコーダ、７はカ
ラム救済回路、Ｐは電圧供給パス、ｆ１〜ｆｎはヒユー
ズ素子、Ｔｌａ−Ｔｎａ、Ｔｌｂ−Ｔｎｂ、ＴｍｂはＣ
ＭＯ８）ランスミッションゲート、■０〜ｒｎ、１ｍは
インバータ、Ｑｌ、Ｑ２ａ＝Ｑｎａ、Ｑｍａ、Ｑ２ｂ　
〜Ｑｎｂ、Ｑｍｂ、Ｑｎ＋１．Ｑｍ＋１はスイッチング
素子、Ｒ１−Ｒｎ＋１はロウ、０１〜ｃｍ＋１はカラム
、Ｙ’　　１〜Ｙ’ｍ＋１は列選択信号伝達線、Ｙ１〜
Ｙｍはカラムデコーダ出力ノード、Ｘ１〜Ｘｎはロウデ
コーダ出力信号線（出力ノード）である。 なお、図中、同一符号は同一または相当部分を示す。 第２図 手 続 補 正 書（自発）

Claims (2)

【特許請求の範囲】
1. （１）行および列からなるマトリクス状に配列された複
   数のメモリセルからなるメモリセルアレイ、前記行は（
   ｎ＋１）本設けられており、ここでｎは整数であり、 外部から与えられる行アドレス信号に応答して前記メモ
   リセルアレイの対応の行を選択する信号を発生する行選
   択信号発生手段、前記行選択信号発生手段はｎ個の行選
   択信号出力ノードを含み、外部から与えられる列アドレ
   ス信号に応答して前記メモリセルアレイの対応の列を選
   択する列選択手段、 前記行選択信号出力ノードと前記メモリセルアレイの前
   記行との間に設けられ、前記行選択信号発生手段から発
   生された行選択信号を対応の行上に伝達する行選択信号
   伝達手段、前記行選択信号伝達手段は、前記行選択信号
   出力ノードの各々に対応して設けられる複数の行選択信
   号伝達素子手段を含み、前記複数の行選択信号伝達素子
   手段の各々は、対応の行選択信号出力ノード上の信号を
   連続して隣接する２本の行のいずれかへ選択的に伝達可
   能なように接続され、これにより１本の行上には隣接す
   る２つの行選択信号伝達素子手段から行選択信号が選択
   的に伝達可能であり、 欠陥メモリセルを救済するために前記行選択信号伝達手
   段の接続経路を規定する接続経路規定手段、前記接続経
   路規定手段は、前記欠陥メモリセルが前記メモリセルア
   レイの第ｉ行に存在する場合、前記第ｉ行を前記行選択
   信号発生手段から電気的に切離すために、前記第ｉ行に
   対応する行選択信号出力ノードを含む第１のグループと
   残りの行選択信号出力ノードからなる第２のグループと
   に前記行選択信号出力ノードを分割し、前記第１のグル
   ープの行選択信号出力ノードに対応して設けられる行選
   択信号伝達素子手段の接続態様と前記第２のグループの
   行選択信号出力ノードに対応して設けられた行選択信号
   伝達素子手段の接続態様を互いに異ならせるように前記
   行選択信号伝達素子手段の接続経路を規定し、前記第１
   および第２のグループはそれぞれ連続して隣接する行選
   択信号出力ノードを含み、 前記メモリセルアレイの前記行の各々に対応して設けら
   れ、対応の行を選択的に基準電位に接続する複数の選択
   接続素子、および 前記接続経路規定手段の出力に応答して、前記複数の選
   択接続素子の接続態様を規定する接続態様規定手段を備
   え、前記接続態様規定手段は、前記欠陥メモリセルを有
   する行のみが前記基準電位に接続されるように前記選択
   接続素子の接続態様を規定する、欠陥メモリセルを救済
   するためのリダンダンシ回路を備える半導体記憶装置。
2. （２）行および列からなるマトリクス状に配列された複
   数のメモリセルを有するメモリセルアレイ、前記メモリ
   セルアレイは（ｍ＋１）本の列を含み、 外部から与えられる行アドレス信号に応答して前記メモ
   リセルアレイの対応の行を選択する行選択手段、 外部から与えられる列アドレス信号に応答して、前記メ
   モリセルアレイの対応の列を選択するための信号を発生
   する列選択信号発生手段、前記列選択信号発生手段はｍ
   個の列選択信号出力ノードを有しており、 （ｍ＋１）本の列選択信号伝達線、 前記列選択信号伝達線上の信号電位に応答して前記メモ
   リセルアレイの対応の列を選択する手段、前記列選択信
   号伝達線と前記列選択信号出力ノードとの間に設けられ
   、前記列選択信号出力ノード上の信号電位を対応の列選
   択信号伝達線上へ伝達する列選択信号伝達手段、前記列
   選択信号伝達手段は前記列選択信号出力ノード各々に対
   応して設けられる複数の列選択信号伝達素子手段を含み
   、前記複数の列選択信号伝達素子手段の各々は、対応の
   列選択信号出力ノード上の信号を連続して隣接する２本
   の列選択信号伝達線のいずれかへ選択的に伝達可能なよ
   うに接続され、これにより１本の列選択信号伝達線上に
   は２つの隣接する列選択信号伝達素子手段から列選択信
   号が選択的に伝達可能であり、 欠陥メモリセルを救済するために前記列選択信号伝達素
   子手段の接続経路を規定する接続経路規定手段、前記接
   続経路規定手段は前記欠陥メモリセルが前記メモリセル
   アレイの第ｉ列に存在する場合前記ｉ列を前記列選択信
   号発生手段から電気的に切離すために、前記列選択信号
   出力ノードにおいて、前記第ｉ列に対応する列選択信号
   出力ノードを含む第１のグループと残りの列選択信号出
   力ノードからなる第２のグループとに分割し、前記第１
   のグループの列選択信号出力ノードに対応して設けられ
   た列選択信号伝達素子手段の接続態様と前記第２のグル
   ープの列選択信号出力ノードに対応して設けられた列選
   択信号伝達素子手段の接続態様とを互いに異ならせるよ
   うに前記列選択信号伝達素子手段の接続経路を規定しか
   つ前記第１および第２のグループはそれぞれ連続して隣
   接する列選択信号出力ノードを含み、 前記列選択信号伝達線各々に対応して設けられ、対応の
   列選択信号伝達線を選択的に基準電位に接続するための
   複数の接続素子手段、および 前記接続経路規定手段の出力に応答して前記接続素子手
   段の各々の接続態様を規定する接続態様規定手段を備え
   、前記接続態様規定手段は、前記欠陥メモリセルが存在
   する前記第ｉ列に対応する列選択信号伝達線のみの電位
   を前記基準電位に接続する、欠陥メモリセルを救済する
   ためのリダンダンシ回路を備える半導体記憶装置。