JP3157753B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP3157753B2 JP3157753B2 JP26559197A JP26559197A JP3157753B2 JP 3157753 B2 JP3157753 B2 JP 3157753B2 JP 26559197 A JP26559197 A JP 26559197A JP 26559197 A JP26559197 A JP 26559197A JP 3157753 B2 JP3157753 B2 JP 3157753B2
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- circuit
- fuse
- memory cell
- cut
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶回路に係
わり、特に冗長メモリセルの置換方式がシフトリダンダ
シー回路を有する半導体記憶回路に関する。
わり、特に冗長メモリセルの置換方式がシフトリダンダ
シー回路を有する半導体記憶回路に関する。
【0002】
【従来の技術】近年の半導体素子の微細化技術の進展に
伴い半導体記憶回路の進歩も著しく、データを書き込み
読み出すアクセススピードが速くなってきている。
伴い半導体記憶回路の進歩も著しく、データを書き込み
読み出すアクセススピードが速くなってきている。
【0003】このようにアクセスのスピードが速くな
り、特に同期式の半導体記憶回路となると、冗長メモリ
セルの置換方式は、従来の冗長回路では、冗長メモリセ
ルと通常メモリセルとの選択スピードが異なってくるた
め、冗長メモリセルと通常メモリセルとの選択スピード
に差のないシフトリダンダンシー回路を使用する傾向に
あった。
り、特に同期式の半導体記憶回路となると、冗長メモリ
セルの置換方式は、従来の冗長回路では、冗長メモリセ
ルと通常メモリセルとの選択スピードが異なってくるた
め、冗長メモリセルと通常メモリセルとの選択スピード
に差のないシフトリダンダンシー回路を使用する傾向に
あった。
【0004】従来のシフトリダンダンシー回路を用いた
冗長メモリセル置換方式のレイアウト構成図の一例を示
した図2を参照すると、メモリセルアレイMC1〜MC
8および冗長メモリセルアレイMCRは、カラムデコー
ダYS1〜YS8、YSRが選択されることによりカラ
ムデコーダYS1〜YS8、YSRを介しセンスアン
プ、ライトバッファSA1〜SA8、SARに接続され
る。また、センスアンプ、ライトバッファSA1の入出
力信号線WA1および、センスアンプ、ライトバッファ
SA2の入出力信号線WA2は、シフトリダンダンシー
回路SF1の一方の入力端に接続されている。
冗長メモリセル置換方式のレイアウト構成図の一例を示
した図2を参照すると、メモリセルアレイMC1〜MC
8および冗長メモリセルアレイMCRは、カラムデコー
ダYS1〜YS8、YSRが選択されることによりカラ
ムデコーダYS1〜YS8、YSRを介しセンスアン
プ、ライトバッファSA1〜SA8、SARに接続され
る。また、センスアンプ、ライトバッファSA1の入出
力信号線WA1および、センスアンプ、ライトバッファ
SA2の入出力信号線WA2は、シフトリダンダンシー
回路SF1の一方の入力端に接続されている。
【0005】同様にセンスアンプ、ライトバッファSA
2〜SA8、SARの入出力信号線WA2〜WA8、W
ARは、シフトリダンダンシー回路SF2〜SF8の他
方の入力端に接続されている。また、シフトリダンダン
シー回路SF1〜SF8には、プログラム回路PR1の
出力線上のヒューズ回路FA1〜FA8を介した切り替
え信号線FS1〜FS8が制御端子に接続されている。
2〜SA8、SARの入出力信号線WA2〜WA8、W
ARは、シフトリダンダンシー回路SF2〜SF8の他
方の入力端に接続されている。また、シフトリダンダン
シー回路SF1〜SF8には、プログラム回路PR1の
出力線上のヒューズ回路FA1〜FA8を介した切り替
え信号線FS1〜FS8が制御端子に接続されている。
【0006】プログラム回路PR1は電源電位VCCお
よび接地電位GND間にヒューズFAPと抵抗素子R1
が直列接続され、その直列接続点の電位をインバータI
NV3,INV4を介してヒューズ回路FA1〜FA8
に出力する。
よび接地電位GND間にヒューズFAPと抵抗素子R1
が直列接続され、その直列接続点の電位をインバータI
NV3,INV4を介してヒューズ回路FA1〜FA8
に出力する。
【0007】ここで、シフトリダンダンシー回路の動作
について説明する。シフトリダンダンシー回路の構成図
を示した図3を参照すると、信号線FSは、シフトリダ
ンダンシー回路の切り替え信号であり、図2の切り替え
信号線FS1〜FS8に対応し、信号線Wai、Wbi
は、図2の入出力信号線WA1〜WA8およびWARに
対応し、信号線Wciは、図2の信号線OA1〜OA8
に対応しており、それぞれスイッチ回路AおよびBに接
続されている。また、スイッチ回路TF1およびTF2
はNMOSトランジスタおよびPMOSトランジスタ
(図中、丸で囲む)を組み合わせたトランスファゲート
で構成されている。
について説明する。シフトリダンダンシー回路の構成図
を示した図3を参照すると、信号線FSは、シフトリダ
ンダンシー回路の切り替え信号であり、図2の切り替え
信号線FS1〜FS8に対応し、信号線Wai、Wbi
は、図2の入出力信号線WA1〜WA8およびWARに
対応し、信号線Wciは、図2の信号線OA1〜OA8
に対応しており、それぞれスイッチ回路AおよびBに接
続されている。また、スイッチ回路TF1およびTF2
はNMOSトランジスタおよびPMOSトランジスタ
(図中、丸で囲む)を組み合わせたトランスファゲート
で構成されている。
【0008】スイッチ回路AがON状態時には、スイッ
チ回路BがOFF状態、スイッチ回路AがOFF状態時
にはスイッチ回路BがON状態になる。例えば、信号線
FSがVCCレベルになっている場合は、スイッチ回路
AがON状態、スイッチ回路BがOFF状態となり、入
出力信号線Wciには信号線Waiのレベルが伝わる様
になっている。
チ回路BがOFF状態、スイッチ回路AがOFF状態時
にはスイッチ回路BがON状態になる。例えば、信号線
FSがVCCレベルになっている場合は、スイッチ回路
AがON状態、スイッチ回路BがOFF状態となり、入
出力信号線Wciには信号線Waiのレベルが伝わる様
になっている。
【0009】逆に、信号線FSがGNDレベルとなって
いる場合は、スイッチ回路AがOFF状態、スイッチ回
路BがON状態となり、入出力信号線Wciには、信号
線Wbiのレベルが伝わる。
いる場合は、スイッチ回路AがOFF状態、スイッチ回
路BがON状態となり、入出力信号線Wciには、信号
線Wbiのレベルが伝わる。
【0010】再び図2を参照すると、シフトリダンダン
シー回路によって冗長メモリセルの置換をする場合につ
いての動作説明を行う。
シー回路によって冗長メモリセルの置換をする場合につ
いての動作説明を行う。
【0011】まず、シフトリダンダンシー回路にて冗長
メモリセルを置換しない場合は、プログラム回路PR1
の出力がVCCレベルとなり信号線FS1〜FS8全て
にVCCレベルを伝える。その時、シフトリダンダンシ
ー回路SF1に接続されている信号線OA1には、入出
力信号線WA1、信号線OA2には入出力信号線WA
2、信号線OS3〜OA7には入出力線WA3〜WA
7、信号線OA8には入出力信号線WA8のレベルが出
力される。
メモリセルを置換しない場合は、プログラム回路PR1
の出力がVCCレベルとなり信号線FS1〜FS8全て
にVCCレベルを伝える。その時、シフトリダンダンシ
ー回路SF1に接続されている信号線OA1には、入出
力信号線WA1、信号線OA2には入出力信号線WA
2、信号線OS3〜OA7には入出力線WA3〜WA
7、信号線OA8には入出力信号線WA8のレベルが出
力される。
【0012】次に冗長メモリセルに置換する場合につい
て説明する。例えば、メモリセルアレイMC5に不良が
有り置換する場合は、プログラム回路PR1のヒューズ
FAPとヒューズFA5を切断する。プログラム回路P
R1から出力される切り替え信号線FS5〜FS8には
GNDレベルが伝わり、信号線OA5〜OA8のレベル
は、信号線OA5に入出力信号線WA6、信号線OA6
には入出力信号線WA7、信号線OA7には入出力信号
線WA8、信号線OA8には入出力信号線WRRのレベ
ルが出力されている。
て説明する。例えば、メモリセルアレイMC5に不良が
有り置換する場合は、プログラム回路PR1のヒューズ
FAPとヒューズFA5を切断する。プログラム回路P
R1から出力される切り替え信号線FS5〜FS8には
GNDレベルが伝わり、信号線OA5〜OA8のレベル
は、信号線OA5に入出力信号線WA6、信号線OA6
には入出力信号線WA7、信号線OA7には入出力信号
線WA8、信号線OA8には入出力信号線WRRのレベ
ルが出力されている。
【0013】切り替え信号線FS1〜FS4は、ヒュー
ズFA5が切断された状態でも、VCCレベルが伝わ
り、信号線OA1〜OA4の出力レベルは、入出力信号
線WA1〜WA4を出力している。また、不良となった
メモリセルアレイMC5からの入出力信号線WA5のレ
ベルはシフトリダンダンシー回路SF4、SF5によっ
て遮断されている。
ズFA5が切断された状態でも、VCCレベルが伝わ
り、信号線OA1〜OA4の出力レベルは、入出力信号
線WA1〜WA4を出力している。また、不良となった
メモリセルアレイMC5からの入出力信号線WA5のレ
ベルはシフトリダンダンシー回路SF4、SF5によっ
て遮断されている。
【0014】この、シフトリダンダンシー回路SF1〜
SF8を使用する冗長メモリセルの置換方式は、冗長メ
モリセルとメモリセルとを選択するスピードに差がある
通常のリダンダンシー方式に比べ、冗長メモリセルと通
常メモリセルの選択スピードに差がないため、スピード
が速い半導体記憶回路や同期式の半導体記憶回路に使用
されてきている。
SF8を使用する冗長メモリセルの置換方式は、冗長メ
モリセルとメモリセルとを選択するスピードに差がある
通常のリダンダンシー方式に比べ、冗長メモリセルと通
常メモリセルの選択スピードに差がないため、スピード
が速い半導体記憶回路や同期式の半導体記憶回路に使用
されてきている。
【0015】しかし、シフトリダンダンシー回路を使用
した場合は、冗長メモリセルを置換する場合も置換しな
い場合でも、上述したように入出力信号線WA1〜WA
8およびWARはシフトリダンダンシー回路SF1〜S
F8に信号レベルを伝達しており、カラムデコーダYS
1〜YS8、YSRおよびセンスアンプ、ライトバッフ
ァSA1〜SA8、SARの回路が動作しているため通
常の半導体記憶回路に比べ動作電流が多くなっていた。
した場合は、冗長メモリセルを置換する場合も置換しな
い場合でも、上述したように入出力信号線WA1〜WA
8およびWARはシフトリダンダンシー回路SF1〜S
F8に信号レベルを伝達しており、カラムデコーダYS
1〜YS8、YSRおよびセンスアンプ、ライトバッフ
ァSA1〜SA8、SARの回路が動作しているため通
常の半導体記憶回路に比べ動作電流が多くなっていた。
【0016】また、OA1〜OA8にレベルを伝達しな
い入出力線WA1〜WA8、WARに接続しているカラ
ムデコーダYS1〜YS8、YSRおよびセンスアン
プ、ライトバッファSA1〜SA8、SARの回路を非
活性状態にするためには、キラー信号発生回路FK1〜
FK8を用いる必要がある。ここで、キラー信号発生回
路について説明を行う。
い入出力線WA1〜WA8、WARに接続しているカラ
ムデコーダYS1〜YS8、YSRおよびセンスアン
プ、ライトバッファSA1〜SA8、SARの回路を非
活性状態にするためには、キラー信号発生回路FK1〜
FK8を用いる必要がある。ここで、キラー信号発生回
路について説明を行う。
【0017】キラー信号発生回路の回路図を示した図4
を参照すると、冗長メモリセルに置換しない場合は、ヒ
ューズFARを切断せず、信号線RK1にVCCレベル
をインバータINV3,4を介して伝達し、冗長メモリ
セルに置換する場合はヒューズFARを切断しGNDレ
ベルを伝達している。
を参照すると、冗長メモリセルに置換しない場合は、ヒ
ューズFARを切断せず、信号線RK1にVCCレベル
をインバータINV3,4を介して伝達し、冗長メモリ
セルに置換する場合はヒューズFARを切断しGNDレ
ベルを伝達している。
【0018】図5は上述したキラー信号発生回路と、シ
フトリダンダンシー回路とを使用した冗長メモリセル置
換方式を組み合わせた構成図である。図5においてメモ
リセルアレイMC1〜MC8、MCRおよびカラムデコ
ーダYS1〜YS8、YSR、センスアンプ、ライトバ
ッファSA1〜SA8、SAR、シフトリダンダンシー
回路SF1〜SF8、SFR、プログラム回路PR1、
ヒューズFA1〜FA8、入出力信号線WA1〜WA
8、WARおよび切り替え信号線FS1〜FS8は上述
した図2と同じ構成となっている。
フトリダンダンシー回路とを使用した冗長メモリセル置
換方式を組み合わせた構成図である。図5においてメモ
リセルアレイMC1〜MC8、MCRおよびカラムデコ
ーダYS1〜YS8、YSR、センスアンプ、ライトバ
ッファSA1〜SA8、SAR、シフトリダンダンシー
回路SF1〜SF8、SFR、プログラム回路PR1、
ヒューズFA1〜FA8、入出力信号線WA1〜WA
8、WARおよび切り替え信号線FS1〜FS8は上述
した図2と同じ構成となっている。
【0019】ここで、キラー信号発生回路KR1〜KR
8、KRRから出力したキラー信号EB1〜EB8、E
BRは、カラムデコーダYS1〜YS8、YSRおよび
センスアンプ、ライトバッファSA1〜SA8、SAR
に接続されている。
8、KRRから出力したキラー信号EB1〜EB8、E
BRは、カラムデコーダYS1〜YS8、YSRおよび
センスアンプ、ライトバッファSA1〜SA8、SAR
に接続されている。
【0020】冗長メモリセルを置換しない場合は、キラ
ー信号発生回路KRRのヒューズを切断するため、信号
線EARの出力がGNDレベルとなり、カラムデコーダ
YSRおよびセンスアンプ、ライトバッファSARを非
活性状態にしている。また他のキラー信号発生回路KR
1〜KR8のヒューズは切断せず、キラー信号EB1〜
EB8のレベルはVCCレベルになるため、カラムデコ
ーダYS1〜YS8およびセンスアンプ、ライトバッフ
ァSA1〜SA8を非活性状態にすることはない。
ー信号発生回路KRRのヒューズを切断するため、信号
線EARの出力がGNDレベルとなり、カラムデコーダ
YSRおよびセンスアンプ、ライトバッファSARを非
活性状態にしている。また他のキラー信号発生回路KR
1〜KR8のヒューズは切断せず、キラー信号EB1〜
EB8のレベルはVCCレベルになるため、カラムデコ
ーダYS1〜YS8およびセンスアンプ、ライトバッフ
ァSA1〜SA8を非活性状態にすることはない。
【0021】また、冗長メモリセルを置換する場合、例
えばメモリセルアレイMC5に不良がある場合は、キラ
ー信号発生回路KR5のヒューズを切断する。キラー信
号EA5はGNDレベルとなるため、カラムデコーダY
S5およびセンスアンプ、ライトバッファSA5は非活
性状態となる。
えばメモリセルアレイMC5に不良がある場合は、キラ
ー信号発生回路KR5のヒューズを切断する。キラー信
号EA5はGNDレベルとなるため、カラムデコーダY
S5およびセンスアンプ、ライトバッファSA5は非活
性状態となる。
【0022】この様にカラムデコーダYS1〜YS8、
YSRおよびセンスアンプ、ライトバッファSA1〜S
A8、SARを完全に、非活性状態とする場合は、キラ
ー信号発生回路KR1〜KR8、KRRが必要となる。
現在の半導体記憶回路は前述したように微細化が進んで
おり、内部回路を構成するトランジスタは小さくなって
いるが、ヒューズは、ほとんど微細化されていない。前
述した、キラー信号発生回路KR1〜KR8、KRRに
はヒューズが多数含まれておりチップサイズを増大させ
ていた。
YSRおよびセンスアンプ、ライトバッファSA1〜S
A8、SARを完全に、非活性状態とする場合は、キラ
ー信号発生回路KR1〜KR8、KRRが必要となる。
現在の半導体記憶回路は前述したように微細化が進んで
おり、内部回路を構成するトランジスタは小さくなって
いるが、ヒューズは、ほとんど微細化されていない。前
述した、キラー信号発生回路KR1〜KR8、KRRに
はヒューズが多数含まれておりチップサイズを増大させ
ていた。
【0023】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路においては、冗長メモリセル置換方式にシフト
リダンダンシー回路を使用した場合、カラムデコーダお
よびセンスアンプ、ライトバッファはそれぞれ使用しな
い回路も含めて全ての回路が動作するために動作電流を
多くしている。また、動作電流を削減するために、キラ
ー信号発生回路を配置する場合はチップサイズを大きく
するという問題がある。
記憶回路においては、冗長メモリセル置換方式にシフト
リダンダンシー回路を使用した場合、カラムデコーダお
よびセンスアンプ、ライトバッファはそれぞれ使用しな
い回路も含めて全ての回路が動作するために動作電流を
多くしている。また、動作電流を削減するために、キラ
ー信号発生回路を配置する場合はチップサイズを大きく
するという問題がある。
【0024】本発明の目的は、冗長メモリセルの置換方
式においてシフトリダンダンシー回路を使用した場合に
チップサイズを大きくすることなく、動作電流を削減す
る半導体記憶回路を提供することにある。
式においてシフトリダンダンシー回路を使用した場合に
チップサイズを大きくすることなく、動作電流を削減す
る半導体記憶回路を提供することにある。
【0025】
【課題を解決するための手段】本発明の半導体記憶回路
は、複数のメモリセルアレイと、冗長メモリセルアレイ
と、これらのメモリにデータを書き込み読み出すための
カラムデコーダ、センスアンプおよびライトバッファか
らなる書き込み読み出し回路と、複数の前記メモリセル
アレイそれぞれに対応するとともに一端が電源電位に接
続される複数の第1のヒューズ素子と、内蔵する第2の
ヒューズ素子を切断することによって前記第1のヒュー
ズ素子の他端に電源電位または接地電位を選択的に接続
するプログラム回路と、前記第1のヒューズ素子の切断
により不良メモリセルアレイを前記冗長セルアレイに置
換制御する複数のシフトリダンダンシー回路と、内蔵す
る第3のヒューズ素子の切断によって前記書き込み読み
出し回路を非活性化する複数の制御手段とをそれぞれ備
える半導体記憶装置において、前記制御手段は、前記第
3のヒューズに代えて、前記第1のヒューズ素子が切断
されているか否かを個々に検出するとともにその検出結
果からキラー信号を発生して書き込み読み出し回路の活
性または非活性を制御する論理回路からなる複数のヒュ
ーズ切断検出回路を用いる構成とすることを特徴とす
る。
は、複数のメモリセルアレイと、冗長メモリセルアレイ
と、これらのメモリにデータを書き込み読み出すための
カラムデコーダ、センスアンプおよびライトバッファか
らなる書き込み読み出し回路と、複数の前記メモリセル
アレイそれぞれに対応するとともに一端が電源電位に接
続される複数の第1のヒューズ素子と、内蔵する第2の
ヒューズ素子を切断することによって前記第1のヒュー
ズ素子の他端に電源電位または接地電位を選択的に接続
するプログラム回路と、前記第1のヒューズ素子の切断
により不良メモリセルアレイを前記冗長セルアレイに置
換制御する複数のシフトリダンダンシー回路と、内蔵す
る第3のヒューズ素子の切断によって前記書き込み読み
出し回路を非活性化する複数の制御手段とをそれぞれ備
える半導体記憶装置において、前記制御手段は、前記第
3のヒューズに代えて、前記第1のヒューズ素子が切断
されているか否かを個々に検出するとともにその検出結
果からキラー信号を発生して書き込み読み出し回路の活
性または非活性を制御する論理回路からなる複数のヒュ
ーズ切断検出回路を用いる構成とすることを特徴とす
る。
【0026】また、前記ヒューズ切断検出回路は、前記
第1のヒューズ素子の両端の電位を入力とし、前記第1
のヒューズ素子が切断されたか否かを前記第1のヒュー
ズ素子両端の電位差によって検出する。
第1のヒューズ素子の両端の電位を入力とし、前記第1
のヒューズ素子が切断されたか否かを前記第1のヒュー
ズ素子両端の電位差によって検出する。
【0027】さらに、前記ヒューズ切断検出回路は、こ
の回路を含む前記各回路間接続の信号線が形成される配
線層のさらに下の層に配置する。
の回路を含む前記各回路間接続の信号線が形成される配
線層のさらに下の層に配置する。
【0028】さらにまた、前記ヒューズ切断検出回路
は、前記第1のヒューズの一端の電源電位と他端の電位
をインバータを介した電位とをそれぞれ入力する論理回
路からなり、この論理回路を、電源電位と前記プログラ
ム回路の出力端との間に直列接続された前記第1のヒュ
ーズ群のうち電源電位から第2番目以降の各ヒューズ毎
にそれぞれ設ける。
は、前記第1のヒューズの一端の電源電位と他端の電位
をインバータを介した電位とをそれぞれ入力する論理回
路からなり、この論理回路を、電源電位と前記プログラ
ム回路の出力端との間に直列接続された前記第1のヒュ
ーズ群のうち電源電位から第2番目以降の各ヒューズ毎
にそれぞれ設ける。
【0029】また、前記ヒューズ切断検出回路の出力
は、複数の前記書き込み読み出し回路のうち、切断され
た前記第1のヒューズに対応する回路の電源電流を遮断
する制御信号に用いる。
は、複数の前記書き込み読み出し回路のうち、切断され
た前記第1のヒューズに対応する回路の電源電流を遮断
する制御信号に用いる。
【0030】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照しながら説明する。
参照しながら説明する。
【0031】図1は本発明の実施の形態を示すシフトリ
ダンダンシー回路を使用した冗長メモリセル置換方式の
半導体記憶回路の構成図である。ここでは一例として8
個のメモリセルアレイと一個の冗長メモリセルアレイお
よびそれぞれ対応する他の構成要素の場合を説明し、図
面の複雑化を軽減するため繰り返し部分は省略して示し
てある。これらの構成要素は適宜拡張することができ
る。なお、図2,図5と共通する構成要素には同一符号
を付してある。
ダンダンシー回路を使用した冗長メモリセル置換方式の
半導体記憶回路の構成図である。ここでは一例として8
個のメモリセルアレイと一個の冗長メモリセルアレイお
よびそれぞれ対応する他の構成要素の場合を説明し、図
面の複雑化を軽減するため繰り返し部分は省略して示し
てある。これらの構成要素は適宜拡張することができ
る。なお、図2,図5と共通する構成要素には同一符号
を付してある。
【0032】図1を参照すると、メモリセルアレイMC
1〜MC8,MCRのビット線対(不図示)にそれぞれ
対応接続され入出力信号線WA1〜WA8、WARをそ
れぞれ介してデータ信号を入出力するカラムデコーダY
S1〜YS8,YSRとこのカラムデコーダYS1〜Y
S8にそれぞれ対応接続され書き込みデータを入力し読
み出しデータを増幅するセンスアンプ/ライトバッファ
SA1〜SA8,SARとが互いに並列状態で設けら
れ、これらセンスアンプ/ライトバッファSA1〜SA
8それぞれのうち一方側に隣接する2つの出力を制御信
号にそれぞれ応答して2者択一で選択するとともに出力
信号OA1〜OA8として出力するシフトリダンダンシ
ー回路SF1〜SF8と、内蔵するヒューズが切断状態
ではGNDレベルを接続状態ではVCCレベルを出力す
るプログラム回路PR1と、シフトリダンダンシー回路
SF1〜SF8にそれぞれ対応しプログラム回路PR1
の出力端とVCC端子との間に直列接続されるヒューズ
素子FA1〜FA8と、これらのヒューズ素子FA1〜
FA8のうちFA2〜FA8それぞれの両端の電位を信
号線FS1〜FS8を介して対応する2入力端にそれぞ
れ入力するヒューズ切断検出回路とを備え、ヒューズ素
子FA1およびFA2直列接続点の電位であるキラー信
号EA1により書き込み読み出し回路を構成するカラム
デコーダYS1とセンスアンプ/ライトバッファSA1
を、ヒューズ切断検出回路FK2〜FK8の出力するキ
ラー信号EA2〜EA8によりカラムデコーダYS2〜
YS8とセンスアンプ/ライトバッファSA2〜SA8
を、プログラム回路PR1のインバータINV2出力に
よりカラムデコーダYSRとセンスアンプ/ライトバッ
ファSARとを、それぞれ活性または非活性状態に制御
する構成からなる。
1〜MC8,MCRのビット線対(不図示)にそれぞれ
対応接続され入出力信号線WA1〜WA8、WARをそ
れぞれ介してデータ信号を入出力するカラムデコーダY
S1〜YS8,YSRとこのカラムデコーダYS1〜Y
S8にそれぞれ対応接続され書き込みデータを入力し読
み出しデータを増幅するセンスアンプ/ライトバッファ
SA1〜SA8,SARとが互いに並列状態で設けら
れ、これらセンスアンプ/ライトバッファSA1〜SA
8それぞれのうち一方側に隣接する2つの出力を制御信
号にそれぞれ応答して2者択一で選択するとともに出力
信号OA1〜OA8として出力するシフトリダンダンシ
ー回路SF1〜SF8と、内蔵するヒューズが切断状態
ではGNDレベルを接続状態ではVCCレベルを出力す
るプログラム回路PR1と、シフトリダンダンシー回路
SF1〜SF8にそれぞれ対応しプログラム回路PR1
の出力端とVCC端子との間に直列接続されるヒューズ
素子FA1〜FA8と、これらのヒューズ素子FA1〜
FA8のうちFA2〜FA8それぞれの両端の電位を信
号線FS1〜FS8を介して対応する2入力端にそれぞ
れ入力するヒューズ切断検出回路とを備え、ヒューズ素
子FA1およびFA2直列接続点の電位であるキラー信
号EA1により書き込み読み出し回路を構成するカラム
デコーダYS1とセンスアンプ/ライトバッファSA1
を、ヒューズ切断検出回路FK2〜FK8の出力するキ
ラー信号EA2〜EA8によりカラムデコーダYS2〜
YS8とセンスアンプ/ライトバッファSA2〜SA8
を、プログラム回路PR1のインバータINV2出力に
よりカラムデコーダYSRとセンスアンプ/ライトバッ
ファSARとを、それぞれ活性または非活性状態に制御
する構成からなる。
【0033】ヒューズ切断検出回路FK2〜FK8は同
一構成であり、ヒューズFA2〜FA8それぞれの、プ
ログラム回路PR1の出力を入力する側の一端が接続さ
れるインバータINV1とその出力端を一方の入力端に
接続し、インバータINV1の他方の入力端にはヒュー
ズFA2〜FA8のVCC電位が接続される側の他端が
接続される構成である。
一構成であり、ヒューズFA2〜FA8それぞれの、プ
ログラム回路PR1の出力を入力する側の一端が接続さ
れるインバータINV1とその出力端を一方の入力端に
接続し、インバータINV1の他方の入力端にはヒュー
ズFA2〜FA8のVCC電位が接続される側の他端が
接続される構成である。
【0034】まず、理解を容易にするため動作の概要を
述べる。メモリセルアレイMC1〜MC8のどれかに不
良があり冗長メモリセルアレイMCRと置換する場合、
その不良部分のヒューズFA1〜FA8とプログラム回
路PR1のヒューズFAPを切断をする。プログラム回
路PR1のヒューズFAPを切断するとプログラム回路
PR1の出力はGNDレベルとなり、そのGNDレベル
がメモリセルアレイMC1〜MC8の不良部分のヒュー
ズFA1〜FA8を切断した箇所まで伝わる。また、ヒ
ューズを切断した箇所以降はVCCレベルが伝わってく
る。
述べる。メモリセルアレイMC1〜MC8のどれかに不
良があり冗長メモリセルアレイMCRと置換する場合、
その不良部分のヒューズFA1〜FA8とプログラム回
路PR1のヒューズFAPを切断をする。プログラム回
路PR1のヒューズFAPを切断するとプログラム回路
PR1の出力はGNDレベルとなり、そのGNDレベル
がメモリセルアレイMC1〜MC8の不良部分のヒュー
ズFA1〜FA8を切断した箇所まで伝わる。また、ヒ
ューズを切断した箇所以降はVCCレベルが伝わってく
る。
【0035】この様に、切断したヒューズの両端の電位
は、VCCレベルとGNDレベルという互いに異なる電
位が伝達されるのに対し、ヒューズを切断していないと
ころは同電位が伝わる。
は、VCCレベルとGNDレベルという互いに異なる電
位が伝達されるのに対し、ヒューズを切断していないと
ころは同電位が伝わる。
【0036】ヒューズ切断検出回路FK1〜FK8の入
力は、ヒューズの両端(切り替え信号線FS2〜FS
8)に接続されており、異なる電位を入力した場合は、
上述した、カラムデコーダYS1〜YS8およびセンス
アンプ、ライトバッファSA1〜SA8の不良部分の回
路を非活性状態に、同電位が入力した場合は、活性状態
にする信号を出力している。この様にメモリセルアレイ
MC1〜MC8の不良部分に対応する回路を非活性状態
にすることにより動作電流を削減している。
力は、ヒューズの両端(切り替え信号線FS2〜FS
8)に接続されており、異なる電位を入力した場合は、
上述した、カラムデコーダYS1〜YS8およびセンス
アンプ、ライトバッファSA1〜SA8の不良部分の回
路を非活性状態に、同電位が入力した場合は、活性状態
にする信号を出力している。この様にメモリセルアレイ
MC1〜MC8の不良部分に対応する回路を非活性状態
にすることにより動作電流を削減している。
【0037】さらに、本発明の半導体記憶回路の実施例
を図1を用いて詳しく説明する。
を図1を用いて詳しく説明する。
【0038】本発明のヒューズ切断検出回路FK2の入
力は、シフトリダンダンシー回路切り替え信号線(以
下、切り替え信号線と称す)FS1および切り替え信号
線FS2が接続されている。例えば、切り替え信号線F
S1および切り替え信号線FS2がVCCレベルとなっ
た場合は、ヒューズ切断検出回路FK2の出力線である
キラー信号EA2はNAND回路NAの一方の入力端
(インバータINV1の出力)がGNDレベルであるか
ら一義的にVCCレベルを出力する。
力は、シフトリダンダンシー回路切り替え信号線(以
下、切り替え信号線と称す)FS1および切り替え信号
線FS2が接続されている。例えば、切り替え信号線F
S1および切り替え信号線FS2がVCCレベルとなっ
た場合は、ヒューズ切断検出回路FK2の出力線である
キラー信号EA2はNAND回路NAの一方の入力端
(インバータINV1の出力)がGNDレベルであるか
ら一義的にVCCレベルを出力する。
【0039】また、切り替え信号線FS1および切り替
え信号線FS2がGNDレベルとなった場合でも、キラ
ー信号EA2はVCCレベルを出力する。切り替え信号
線FS1がVCCレベル、切り替え信号線FS2がGN
Dレベルとなった場合は、キラー信号EA2はGNDレ
ベルを出力する。
え信号線FS2がGNDレベルとなった場合でも、キラ
ー信号EA2はVCCレベルを出力する。切り替え信号
線FS1がVCCレベル、切り替え信号線FS2がGN
Dレベルとなった場合は、キラー信号EA2はGNDレ
ベルを出力する。
【0040】同様にヒューズ切断検出回路FK3〜FK
8も入力の切り替え信号線FS2〜FS8が全てVCC
レベルもしくは、GNDレベルの場合は、キラー信号線
EA3〜EA8はVCCレベルを出力する。
8も入力の切り替え信号線FS2〜FS8が全てVCC
レベルもしくは、GNDレベルの場合は、キラー信号線
EA3〜EA8はVCCレベルを出力する。
【0041】また、ヒューズ切断検出回路FK3〜FK
8の入力である、切り替え信号線FS2〜FS8がGN
DレベルとVCCレベルになった場合は、キラー信号線
EA3〜EA8は、GNDレベルを出力する。
8の入力である、切り替え信号線FS2〜FS8がGN
DレベルとVCCレベルになった場合は、キラー信号線
EA3〜EA8は、GNDレベルを出力する。
【0042】次に、冗長メモリセルを置換しない場合の
説明を行う。冗長メモリセルを置換しない場合は、プロ
グラム回路PR1のヒューズFAPは切断しないため、
切り替え信号線FS1〜FS8はVCCレベルとなる。
説明を行う。冗長メモリセルを置換しない場合は、プロ
グラム回路PR1のヒューズFAPは切断しないため、
切り替え信号線FS1〜FS8はVCCレベルとなる。
【0043】冗長メモリセル用のカラムデコーダYSR
およびセンスアンプ、ライトバッファSARに接続され
るキラー信号EARは、プログラム回路の出力のVCC
レベルがインバータINV2を介し出力されるため、G
NDレベルとなり、冗長メモリセル用のカラムデコーダ
YSRおよびセンスアンプ、ライトバッファSARは非
活性状態となる。
およびセンスアンプ、ライトバッファSARに接続され
るキラー信号EARは、プログラム回路の出力のVCC
レベルがインバータINV2を介し出力されるため、G
NDレベルとなり、冗長メモリセル用のカラムデコーダ
YSRおよびセンスアンプ、ライトバッファSARは非
活性状態となる。
【0044】また、他のキラー信号EA2〜EA8は、
ヒューズ切断検出回路FK2〜FK8の入力である切り
替え信号線FS1〜FS8がVCCレベルとなっている
ため、VCCレベルが出力されている。この時、カラム
デコーダYS2〜YS8およびセンスアンプ、ライトバ
ッファSA2〜SA8は、活性状態となる。
ヒューズ切断検出回路FK2〜FK8の入力である切り
替え信号線FS1〜FS8がVCCレベルとなっている
ため、VCCレベルが出力されている。この時、カラム
デコーダYS2〜YS8およびセンスアンプ、ライトバ
ッファSA2〜SA8は、活性状態となる。
【0045】また、キラー信号線EA1は、切り替え信
号線FS1と同じVCCレベルとなるため、カラムデコ
ーダYS1およびセンスアンプ、ライトバッファSA1
も活性状態となる。
号線FS1と同じVCCレベルとなるため、カラムデコ
ーダYS1およびセンスアンプ、ライトバッファSA1
も活性状態となる。
【0046】次に、冗長メモリセルが置換される場合を
説明する。例えば、メモリセルアレイMC5に不良が有
り置換する場合は、プログラム回路PR1のヒューズF
APおよびヒューズFA5を切断するため、プログラム
回路PR1の出力はGNDレベルとなり、切り替え信号
線FS5〜FS8にはGNDレベルが入力されており、
切り替え信号線FS1〜FS4には、VCCレベルが入
力されている。
説明する。例えば、メモリセルアレイMC5に不良が有
り置換する場合は、プログラム回路PR1のヒューズF
APおよびヒューズFA5を切断するため、プログラム
回路PR1の出力はGNDレベルとなり、切り替え信号
線FS5〜FS8にはGNDレベルが入力されており、
切り替え信号線FS1〜FS4には、VCCレベルが入
力されている。
【0047】その時ヒューズ切断検出回路FK5は、入
力線である切り替え信号FS4はVCCレベル、切り替
え信号FS5はGNDレベルとなっており、出力線であ
るキラー信号線EA5はGNDレベルが出力されている
ため、カラムデコーダYS5および、センスアンプ、ラ
イトバッファSA5は非活性状態となる。
力線である切り替え信号FS4はVCCレベル、切り替
え信号FS5はGNDレベルとなっており、出力線であ
るキラー信号線EA5はGNDレベルが出力されている
ため、カラムデコーダYS5および、センスアンプ、ラ
イトバッファSA5は非活性状態となる。
【0048】他のヒューズ切断検出回路FK2〜FK4
の入力である切り替え信号線FS1〜FS4はVCCレ
ベルとなっており、キラー信号線EA2〜EA4はVC
Cレベルが出力されているため、カラムデコーダYS1
〜YS4およびセンスアンプ、ライトバッファSA1〜
SA4は活性状態となる。
の入力である切り替え信号線FS1〜FS4はVCCレ
ベルとなっており、キラー信号線EA2〜EA4はVC
Cレベルが出力されているため、カラムデコーダYS1
〜YS4およびセンスアンプ、ライトバッファSA1〜
SA4は活性状態となる。
【0049】また、キラー信号EA1は切り替え信号線
FS1と同じVCCレベルとなるために、カラムデコー
ダYS1およびセンスアンプ、ライトバッファSA1も
活性状態となる。また、ヒューズ切断検出回路FK6〜
FK8はGNDレベルが入力されるため、キラー信号線
EA6〜EA8はVCCレベルとなり、カラムデコーダ
YS6〜YS8およびセンスアンプ、ライトバッファS
A6〜8は活性状態になる。
FS1と同じVCCレベルとなるために、カラムデコー
ダYS1およびセンスアンプ、ライトバッファSA1も
活性状態となる。また、ヒューズ切断検出回路FK6〜
FK8はGNDレベルが入力されるため、キラー信号線
EA6〜EA8はVCCレベルとなり、カラムデコーダ
YS6〜YS8およびセンスアンプ、ライトバッファS
A6〜8は活性状態になる。
【0050】冗長メモリセルMCR部分のキラー信号E
ARは、プログラム回路PR1の出力のGNDレベルが
インバータINV2に入力され、VCCレベルとなり、
冗長メモリセル用カラムデコーダYSRおよびセンスア
ンプ、ライトバッファSARは活性状態となる。
ARは、プログラム回路PR1の出力のGNDレベルが
インバータINV2に入力され、VCCレベルとなり、
冗長メモリセル用カラムデコーダYSRおよびセンスア
ンプ、ライトバッファSARは活性状態となる。
【0051】次に、メモリセルアレイMC1に不具合が
あり、冗長メモリセルに置換する場合は、プログラム回
路PR1のヒューズFAPおよびヒューズFA1を切断
するため、プログラム回路PR1の出力はGNDレベル
となり、切り替え信号線FS1〜FS8は全てGNDレ
ベルが入力さる。
あり、冗長メモリセルに置換する場合は、プログラム回
路PR1のヒューズFAPおよびヒューズFA1を切断
するため、プログラム回路PR1の出力はGNDレベル
となり、切り替え信号線FS1〜FS8は全てGNDレ
ベルが入力さる。
【0052】この時、ヒューズ切断検出回路FK2〜F
K8の入力はGNDレベルが入力さており、キラー信号
線EA2〜8はVCCレベルが出力されるため、カラム
デコーダYS2〜YS8およびセンスアンプ、ライトバ
ッファSA2〜SA8は活性状態となる。
K8の入力はGNDレベルが入力さており、キラー信号
線EA2〜8はVCCレベルが出力されるため、カラム
デコーダYS2〜YS8およびセンスアンプ、ライトバ
ッファSA2〜SA8は活性状態となる。
【0053】冗長メモリセルMCR部分のキラー信号E
ARはプログラム回路PR1の出力のGNDレベルがイ
ンバータINV2に入力され、VCCレベルとなり、冗
長メモリセル用カラムデコーダYSRおよびセンスアン
プ、ライトバッファSARは活性状態となる。キラー信
号EA1は切り替え信号線FS1と同じGNDレベルと
なるために、カラムデコーダYS1およびセンスアン
プ、ライトバッファSA1は非活性状態となる。
ARはプログラム回路PR1の出力のGNDレベルがイ
ンバータINV2に入力され、VCCレベルとなり、冗
長メモリセル用カラムデコーダYSRおよびセンスアン
プ、ライトバッファSARは活性状態となる。キラー信
号EA1は切り替え信号線FS1と同じGNDレベルと
なるために、カラムデコーダYS1およびセンスアン
プ、ライトバッファSA1は非活性状態となる。
【0054】この様に、シフトリダンダンシー処理用ヒ
ューズFA1〜FA8を利用しヒューズが切断したかし
ないかを検出し、その検出結果からキラー信号EA1〜
EA8、EARを発生するヒューズ切断検出回路FK2
〜FK8を構成したことにより、チップサイズを増大さ
せることなく動作電流を削減できる。
ューズFA1〜FA8を利用しヒューズが切断したかし
ないかを検出し、その検出結果からキラー信号EA1〜
EA8、EARを発生するヒューズ切断検出回路FK2
〜FK8を構成したことにより、チップサイズを増大さ
せることなく動作電流を削減できる。
【0055】また、ヒューズ切断検出回路FK2〜FK
8は、シフトリダンダンシー回路のヒューズが切断され
た箇所の電位が、ヒューズの両端で異なることを検出す
る論理回路であればどの様な論理回路でもよい。
8は、シフトリダンダンシー回路のヒューズが切断され
た箇所の電位が、ヒューズの両端で異なることを検出す
る論理回路であればどの様な論理回路でもよい。
【0056】
【発明の効果】図2の従来の半導体記憶回路は、カラム
デコーダYS1〜YS8、YSRおよび、センスアン
プ、ライトバッファWA1〜WA8、WARの全9組は
冗長メモリセルを置換した場合も、置換していない場合
でも、入出力信号線WA1〜WA8、WARのレベルを
シフトリダンダンシー回路SF1〜SF8に伝えるため
に、回路動作を行っていた。この時、カラムデコーダY
S1〜YS8およびセンスアンプ、ライトバッファWA
1〜WA8、WARの1組あたりの動作電流をiアンペ
アとした場合、回路全体の動作電流は9iアンペアとな
っていた。
デコーダYS1〜YS8、YSRおよび、センスアン
プ、ライトバッファWA1〜WA8、WARの全9組は
冗長メモリセルを置換した場合も、置換していない場合
でも、入出力信号線WA1〜WA8、WARのレベルを
シフトリダンダンシー回路SF1〜SF8に伝えるため
に、回路動作を行っていた。この時、カラムデコーダY
S1〜YS8およびセンスアンプ、ライトバッファWA
1〜WA8、WARの1組あたりの動作電流をiアンペ
アとした場合、回路全体の動作電流は9iアンペアとな
っていた。
【0057】また、動作電流を削減するため、図5で述
べたキラー信号発生回路KR1〜KR8およびKRRを
使用した場合、ヒューズ部分が各信号線等の下層に配置
出来ず、ヒューズ専用領域を必要とする。この時、チッ
プサイズが約25mm2 の場合、チップサイズは約10
%増大する。仮に、6インチウエハーにて拡散を行った
場合、有効ペレット数がチップサイズ25mm2 の場合
600個あるのに対し、キラー信号発生回路を配置した
半導体記憶回路(チップサイズが約27.5mm2)は5
40個となり、1ウエハーあたり60個減少することに
なる。
べたキラー信号発生回路KR1〜KR8およびKRRを
使用した場合、ヒューズ部分が各信号線等の下層に配置
出来ず、ヒューズ専用領域を必要とする。この時、チッ
プサイズが約25mm2 の場合、チップサイズは約10
%増大する。仮に、6インチウエハーにて拡散を行った
場合、有効ペレット数がチップサイズ25mm2 の場合
600個あるのに対し、キラー信号発生回路を配置した
半導体記憶回路(チップサイズが約27.5mm2)は5
40個となり、1ウエハーあたり60個減少することに
なる。
【0058】しかし、本発明半導体記憶回路は、内蔵す
る第3のヒューズ素子(シフトリダンダンシー処理用ヒ
ューズ)の切断によって書き込み読み出し回路を非活性
化する複数の制御手段として、第3のヒューズに代え
て、第1のヒューズ素子が切断されているか否かを個々
に検出するとともにその検出結果からキラー信号を発生
して書き込み読み出し回路の活性または非活性を制御す
る論理回路からなる複数のヒューズ切断検出回路を用い
る構成とするので、カラムデコーダおよびセンスアンプ
/ライトバッファの中の1組を非活性状態にできる。そ
の時の、動作電流は8iアンペアとなり、図2で述べた
従来技術より約15%の動作電流を削減できる。
る第3のヒューズ素子(シフトリダンダンシー処理用ヒ
ューズ)の切断によって書き込み読み出し回路を非活性
化する複数の制御手段として、第3のヒューズに代え
て、第1のヒューズ素子が切断されているか否かを個々
に検出するとともにその検出結果からキラー信号を発生
して書き込み読み出し回路の活性または非活性を制御す
る論理回路からなる複数のヒューズ切断検出回路を用い
る構成とするので、カラムデコーダおよびセンスアンプ
/ライトバッファの中の1組を非活性状態にできる。そ
の時の、動作電流は8iアンペアとなり、図2で述べた
従来技術より約15%の動作電流を削減できる。
【0059】また、ヒューズ切断検出回路はヒューズを
含んでおらず、各信号線の下層に配置できるため、チッ
プサイズを増大させることはないため、1ウエハーあた
りの有効ペレット数を減らすことなく、動作電流を削減
出来る。
含んでおらず、各信号線の下層に配置できるため、チッ
プサイズを増大させることはないため、1ウエハーあた
りの有効ペレット数を減らすことなく、動作電流を削減
出来る。
【図1】本発明の実施の形態を示すシフトリダンダンシ
ー回路を使用した冗長メモリセル置換方式の半導体記憶
回路の構成図である。
ー回路を使用した冗長メモリセル置換方式の半導体記憶
回路の構成図である。
【図2】従来のシフトリダンダンシー回路を使用した冗
長メモリセル置換方式の半導体記憶回路の一例の構成図
である。
長メモリセル置換方式の半導体記憶回路の一例の構成図
である。
【図3】シフトリダンダンシー回路の回路図である。
【図4】従来のキラー信号発生回路の回路図である。
【図5】従来のシフトリダンダンシー回路を使用した冗
長メモリセル置換方式の半導体記憶回路の他の例の構成
図である。
長メモリセル置換方式の半導体記憶回路の他の例の構成
図である。
MC1〜MC8 メモリセルアレイ MCR 冗長メモリセルアレイ YS1〜YS8,YSR カラムデコーダ FA1〜FA8、FAP ヒューズ素子 EA1〜EA8、EAR キラー信号 WA1〜WA8、WAR 入出力信号線 FS1〜FS8 切り替え信号線 FK2〜FK8 ヒューズ切断検出回路 SF1〜SF8 シフトリダンダンシー回路 KR1〜KR8、KRR キラー信号発生回路 PR1 プログラム回路 INV2 インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G11C 11/413 WPI(DIALOG)
Claims (5)
- 【請求項1】 複数のメモリセルアレイと、冗長メモリ
セルアレイと、これらのメモリにデータを書き込み読み
出すためのカラムデコーダ、センスアンプおよびライト
バッファからなる書き込み読み出し回路と、複数の前記
メモリセルアレイそれぞれに対応するとともに一端が電
源電位に接続される複数の第1のヒューズ素子と、内蔵
する第2のヒューズ素子を切断することによって前記第
1のヒューズ素子の他端に電源電位または接地電位を選
択的に接続するプログラム回路と、前記第1のヒューズ
素子の切断により不良メモリセルアレイを前記冗長セル
アレイに置換制御する複数のシフトリダンダンシー回路
と、内蔵する第3のヒューズ素子の切断によって前記書
き込み読み出し回路を非活性化する複数の制御手段とを
それぞれ備える半導体記憶装置において、前記制御手段
は、前記第3のヒューズに代えて、前記第1のヒューズ
素子が切断されているか否かを個々に検出するとともに
その検出結果からキラー信号を発生して書き込み読み出
し回路の活性または非活性を制御する論理回路からなる
複数のヒューズ切断検出回路を用いる構成とすることを
特徴とする半導体記憶装置。 - 【請求項2】 前記ヒューズ切断検出回路は、前記第1
のヒューズ素子の両端の電位を入力とし、前記第1のヒ
ューズ素子が切断されたか否かを前記第1のヒューズ素
子両端の電位差によって検出する請求項1記載の半導体
記憶回路。 - 【請求項3】 前記ヒューズ切断検出回路は、この回路
を含む前記各回路間接続の信号線が形成される配線層の
さらに下の層に配置する請求項1記載の半導体記憶回
路。 - 【請求項4】 前記ヒューズ切断検出回路は、前記第1
のヒューズの一端の電源電位と他端の電位をインバータ
を介した電位とをそれぞれ入力する論理回路からなり、
この論理回路を、電源電位と前記プログラム回路の出力
端との間に直列接続された前記第1のヒューズ群のうち
電源電位から第2番目以降の各ヒューズ毎にそれぞれ設
ける請求項1記載の半導体記憶回路。 - 【請求項5】 前記ヒューズ切断検出回路の出力は、複
数の前記書き込み読み出し回路のうち、切断された前記
第1のヒューズに対応する回路の電源電流を遮断する制
御信号に用いる請求項1記載の半導体記憶回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26559197A JP3157753B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体記憶回路 |
US09/161,217 US6021075A (en) | 1997-09-30 | 1998-09-28 | Semiconductor memory circuit having shift redundancy circuits |
KR1019980040634A KR100313203B1 (ko) | 1997-09-30 | 1998-09-29 | 시프트리던던시회로를가지는반도체메모리회로 |
DE69810050T DE69810050T2 (de) | 1997-09-30 | 1998-09-29 | Halbleiterspeicheranordnung mit Schieberedundanzschaltungen |
EP98118360A EP0905625B1 (en) | 1997-09-30 | 1998-09-29 | Semiconductor memory circuit having shift redundancy circuits |
CNB98120869XA CN1135475C (zh) | 1997-09-30 | 1998-09-30 | 具有移位冗余电路的半导体存储器电路 |
TW087116323A TW544681B (en) | 1997-09-30 | 1998-09-30 | Semiconductor memory circuit having shift redundancy circuits |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26559197A JP3157753B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体記憶回路 |
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Publication Number | Publication Date |
---|---|
JPH11102596A JPH11102596A (ja) | 1999-04-13 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
US (1) | US6021075A (ja) |
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DE (1) | DE69810050T2 (ja) |
TW (1) | TW544681B (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6972612B2 (en) * | 1999-06-22 | 2005-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device with malfunction control circuit and controlling method thereof |
US6134159A (en) * | 1999-08-24 | 2000-10-17 | Oki Electric Industry Co., Ltd. | Semiconductor memory and redundant circuit |
KR100376265B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 |
JP2001210093A (ja) * | 2000-01-25 | 2001-08-03 | Mitsubishi Electric Corp | リペア信号発生回路 |
US6278651B1 (en) * | 2000-06-26 | 2001-08-21 | Infineon Technologies Ag | High voltage pump system for programming fuses |
US6584022B2 (en) | 2000-08-21 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with simultaneous data line selection and shift redundancy selection |
KR100481175B1 (ko) * | 2002-08-08 | 2005-04-07 | 삼성전자주식회사 | 시프트 리던던시 회로들을 가지는 반도체 메모리 장치 |
US6690193B1 (en) * | 2002-08-26 | 2004-02-10 | Analog Devices, Inc. | One-time end-user-programmable fuse array circuit and method |
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