JP3157753B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP3157753B2 JP3157753B2 JP26559197A JP26559197A JP3157753B2 JP 3157753 B2 JP3157753 B2 JP 3157753B2 JP 26559197 A JP26559197 A JP 26559197A JP 26559197 A JP26559197 A JP 26559197A JP 3157753 B2 JP3157753 B2 JP 3157753B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路に係
わり、特に冗長メモリセルの置換方式がシフトリダンダ
シー回路を有する半導体記憶回路に関する。
わり、特に冗長メモリセルの置換方式がシフトリダンダ
シー回路を有する半導体記憶回路に関する。
【０００２】
【従来の技術】近年の半導体素子の微細化技術の進展に
伴い半導体記憶回路の進歩も著しく、データを書き込み
読み出すアクセススピードが速くなってきている。
伴い半導体記憶回路の進歩も著しく、データを書き込み
読み出すアクセススピードが速くなってきている。
【０００３】このようにアクセスのスピードが速くな
り、特に同期式の半導体記憶回路となると、冗長メモリ
セルの置換方式は、従来の冗長回路では、冗長メモリセ
ルと通常メモリセルとの選択スピードが異なってくるた
め、冗長メモリセルと通常メモリセルとの選択スピード
に差のないシフトリダンダンシー回路を使用する傾向に
あった。
り、特に同期式の半導体記憶回路となると、冗長メモリ
セルの置換方式は、従来の冗長回路では、冗長メモリセ
ルと通常メモリセルとの選択スピードが異なってくるた
め、冗長メモリセルと通常メモリセルとの選択スピード
に差のないシフトリダンダンシー回路を使用する傾向に
あった。
【０００４】従来のシフトリダンダンシー回路を用いた
冗長メモリセル置換方式のレイアウト構成図の一例を示
した図２を参照すると、メモリセルアレイＭＣ１〜ＭＣ
８および冗長メモリセルアレイＭＣＲは、カラムデコー
ダＹＳ１〜ＹＳ８、ＹＳＲが選択されることによりカラ
ムデコーダＹＳ１〜ＹＳ８、ＹＳＲを介しセンスアン
プ、ライトバッファＳＡ１〜ＳＡ８、ＳＡＲに接続され
る。また、センスアンプ、ライトバッファＳＡ１の入出
力信号線ＷＡ１および、センスアンプ、ライトバッファ
ＳＡ２の入出力信号線ＷＡ２は、シフトリダンダンシー
回路ＳＦ１の一方の入力端に接続されている。
冗長メモリセル置換方式のレイアウト構成図の一例を示
した図２を参照すると、メモリセルアレイＭＣ１〜ＭＣ
８および冗長メモリセルアレイＭＣＲは、カラムデコー
ダＹＳ１〜ＹＳ８、ＹＳＲが選択されることによりカラ
ムデコーダＹＳ１〜ＹＳ８、ＹＳＲを介しセンスアン
プ、ライトバッファＳＡ１〜ＳＡ８、ＳＡＲに接続され
る。また、センスアンプ、ライトバッファＳＡ１の入出
力信号線ＷＡ１および、センスアンプ、ライトバッファ
ＳＡ２の入出力信号線ＷＡ２は、シフトリダンダンシー
回路ＳＦ１の一方の入力端に接続されている。
【０００５】同様にセンスアンプ、ライトバッファＳＡ
２〜ＳＡ８、ＳＡＲの入出力信号線ＷＡ２〜ＷＡ８、Ｗ
ＡＲは、シフトリダンダンシー回路ＳＦ２〜ＳＦ８の他
方の入力端に接続されている。また、シフトリダンダン
シー回路ＳＦ１〜ＳＦ８には、プログラム回路ＰＲ１の
出力線上のヒューズ回路ＦＡ１〜ＦＡ８を介した切り替
え信号線ＦＳ１〜ＦＳ８が制御端子に接続されている。
２〜ＳＡ８、ＳＡＲの入出力信号線ＷＡ２〜ＷＡ８、Ｗ
ＡＲは、シフトリダンダンシー回路ＳＦ２〜ＳＦ８の他
方の入力端に接続されている。また、シフトリダンダン
シー回路ＳＦ１〜ＳＦ８には、プログラム回路ＰＲ１の
出力線上のヒューズ回路ＦＡ１〜ＦＡ８を介した切り替
え信号線ＦＳ１〜ＦＳ８が制御端子に接続されている。
【０００６】プログラム回路ＰＲ１は電源電位ＶＣＣお
よび接地電位ＧＮＤ間にヒューズＦＡＰと抵抗素子Ｒ１
が直列接続され、その直列接続点の電位をインバータＩ
ＮＶ３，ＩＮＶ４を介してヒューズ回路ＦＡ１〜ＦＡ８
に出力する。
よび接地電位ＧＮＤ間にヒューズＦＡＰと抵抗素子Ｒ１
が直列接続され、その直列接続点の電位をインバータＩ
ＮＶ３，ＩＮＶ４を介してヒューズ回路ＦＡ１〜ＦＡ８
に出力する。
【０００７】ここで、シフトリダンダンシー回路の動作
について説明する。シフトリダンダンシー回路の構成図
を示した図３を参照すると、信号線ＦＳは、シフトリダ
ンダンシー回路の切り替え信号であり、図２の切り替え
信号線ＦＳ１〜ＦＳ８に対応し、信号線Ｗａｉ、Ｗｂｉ
は、図２の入出力信号線ＷＡ１〜ＷＡ８およびＷＡＲに
対応し、信号線Ｗｃｉは、図２の信号線ＯＡ１〜ＯＡ８
に対応しており、それぞれスイッチ回路ＡおよびＢに接
続されている。また、スイッチ回路ＴＦ１およびＴＦ２
はＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
（図中、丸で囲む）を組み合わせたトランスファゲート
で構成されている。
について説明する。シフトリダンダンシー回路の構成図
を示した図３を参照すると、信号線ＦＳは、シフトリダ
ンダンシー回路の切り替え信号であり、図２の切り替え
信号線ＦＳ１〜ＦＳ８に対応し、信号線Ｗａｉ、Ｗｂｉ
は、図２の入出力信号線ＷＡ１〜ＷＡ８およびＷＡＲに
対応し、信号線Ｗｃｉは、図２の信号線ＯＡ１〜ＯＡ８
に対応しており、それぞれスイッチ回路ＡおよびＢに接
続されている。また、スイッチ回路ＴＦ１およびＴＦ２
はＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
（図中、丸で囲む）を組み合わせたトランスファゲート
で構成されている。
【０００８】スイッチ回路ＡがＯＮ状態時には、スイッ
チ回路ＢがＯＦＦ状態、スイッチ回路ＡがＯＦＦ状態時
にはスイッチ回路ＢがＯＮ状態になる。例えば、信号線
ＦＳがＶＣＣレベルになっている場合は、スイッチ回路
ＡがＯＮ状態、スイッチ回路ＢがＯＦＦ状態となり、入
出力信号線Ｗｃｉには信号線Ｗａｉのレベルが伝わる様
になっている。
チ回路ＢがＯＦＦ状態、スイッチ回路ＡがＯＦＦ状態時
にはスイッチ回路ＢがＯＮ状態になる。例えば、信号線
ＦＳがＶＣＣレベルになっている場合は、スイッチ回路
ＡがＯＮ状態、スイッチ回路ＢがＯＦＦ状態となり、入
出力信号線Ｗｃｉには信号線Ｗａｉのレベルが伝わる様
になっている。
【０００９】逆に、信号線ＦＳがＧＮＤレベルとなって
いる場合は、スイッチ回路ＡがＯＦＦ状態、スイッチ回
路ＢがＯＮ状態となり、入出力信号線Ｗｃｉには、信号
線Ｗｂｉのレベルが伝わる。
いる場合は、スイッチ回路ＡがＯＦＦ状態、スイッチ回
路ＢがＯＮ状態となり、入出力信号線Ｗｃｉには、信号
線Ｗｂｉのレベルが伝わる。
【００１０】再び図２を参照すると、シフトリダンダン
シー回路によって冗長メモリセルの置換をする場合につ
いての動作説明を行う。
シー回路によって冗長メモリセルの置換をする場合につ
いての動作説明を行う。
【００１１】まず、シフトリダンダンシー回路にて冗長
メモリセルを置換しない場合は、プログラム回路ＰＲ１
の出力がＶＣＣレベルとなり信号線ＦＳ１〜ＦＳ８全て
にＶＣＣレベルを伝える。その時、シフトリダンダンシ
ー回路ＳＦ１に接続されている信号線ＯＡ１には、入出
力信号線ＷＡ１、信号線ＯＡ２には入出力信号線ＷＡ
２、信号線ＯＳ３〜ＯＡ７には入出力線ＷＡ３〜ＷＡ
７、信号線ＯＡ８には入出力信号線ＷＡ８のレベルが出
力される。
メモリセルを置換しない場合は、プログラム回路ＰＲ１
の出力がＶＣＣレベルとなり信号線ＦＳ１〜ＦＳ８全て
にＶＣＣレベルを伝える。その時、シフトリダンダンシ
ー回路ＳＦ１に接続されている信号線ＯＡ１には、入出
力信号線ＷＡ１、信号線ＯＡ２には入出力信号線ＷＡ
２、信号線ＯＳ３〜ＯＡ７には入出力線ＷＡ３〜ＷＡ
７、信号線ＯＡ８には入出力信号線ＷＡ８のレベルが出
力される。
【００１２】次に冗長メモリセルに置換する場合につい
て説明する。例えば、メモリセルアレイＭＣ５に不良が
有り置換する場合は、プログラム回路ＰＲ１のヒューズ
ＦＡＰとヒューズＦＡ５を切断する。プログラム回路Ｐ
Ｒ１から出力される切り替え信号線ＦＳ５〜ＦＳ８には
ＧＮＤレベルが伝わり、信号線ＯＡ５〜ＯＡ８のレベル
は、信号線ＯＡ５に入出力信号線ＷＡ６、信号線ＯＡ６
には入出力信号線ＷＡ７、信号線ＯＡ７には入出力信号
線ＷＡ８、信号線ＯＡ８には入出力信号線ＷＲＲのレベ
ルが出力されている。
て説明する。例えば、メモリセルアレイＭＣ５に不良が
有り置換する場合は、プログラム回路ＰＲ１のヒューズ
ＦＡＰとヒューズＦＡ５を切断する。プログラム回路Ｐ
Ｒ１から出力される切り替え信号線ＦＳ５〜ＦＳ８には
ＧＮＤレベルが伝わり、信号線ＯＡ５〜ＯＡ８のレベル
は、信号線ＯＡ５に入出力信号線ＷＡ６、信号線ＯＡ６
には入出力信号線ＷＡ７、信号線ＯＡ７には入出力信号
線ＷＡ８、信号線ＯＡ８には入出力信号線ＷＲＲのレベ
ルが出力されている。
【００１３】切り替え信号線ＦＳ１〜ＦＳ４は、ヒュー
ズＦＡ５が切断された状態でも、ＶＣＣレベルが伝わ
り、信号線ＯＡ１〜ＯＡ４の出力レベルは、入出力信号
線ＷＡ１〜ＷＡ４を出力している。また、不良となった
メモリセルアレイＭＣ５からの入出力信号線ＷＡ５のレ
ベルはシフトリダンダンシー回路ＳＦ４、ＳＦ５によっ
て遮断されている。
ズＦＡ５が切断された状態でも、ＶＣＣレベルが伝わ
り、信号線ＯＡ１〜ＯＡ４の出力レベルは、入出力信号
線ＷＡ１〜ＷＡ４を出力している。また、不良となった
メモリセルアレイＭＣ５からの入出力信号線ＷＡ５のレ
ベルはシフトリダンダンシー回路ＳＦ４、ＳＦ５によっ
て遮断されている。
【００１４】この、シフトリダンダンシー回路ＳＦ１〜
ＳＦ８を使用する冗長メモリセルの置換方式は、冗長メ
モリセルとメモリセルとを選択するスピードに差がある
通常のリダンダンシー方式に比べ、冗長メモリセルと通
常メモリセルの選択スピードに差がないため、スピード
が速い半導体記憶回路や同期式の半導体記憶回路に使用
されてきている。
ＳＦ８を使用する冗長メモリセルの置換方式は、冗長メ
モリセルとメモリセルとを選択するスピードに差がある
通常のリダンダンシー方式に比べ、冗長メモリセルと通
常メモリセルの選択スピードに差がないため、スピード
が速い半導体記憶回路や同期式の半導体記憶回路に使用
されてきている。
【００１５】しかし、シフトリダンダンシー回路を使用
した場合は、冗長メモリセルを置換する場合も置換しな
い場合でも、上述したように入出力信号線ＷＡ１〜ＷＡ
８およびＷＡＲはシフトリダンダンシー回路ＳＦ１〜Ｓ
Ｆ８に信号レベルを伝達しており、カラムデコーダＹＳ
１〜ＹＳ８、ＹＳＲおよびセンスアンプ、ライトバッフ
ァＳＡ１〜ＳＡ８、ＳＡＲの回路が動作しているため通
常の半導体記憶回路に比べ動作電流が多くなっていた。
した場合は、冗長メモリセルを置換する場合も置換しな
い場合でも、上述したように入出力信号線ＷＡ１〜ＷＡ
８およびＷＡＲはシフトリダンダンシー回路ＳＦ１〜Ｓ
Ｆ８に信号レベルを伝達しており、カラムデコーダＹＳ
１〜ＹＳ８、ＹＳＲおよびセンスアンプ、ライトバッフ
ァＳＡ１〜ＳＡ８、ＳＡＲの回路が動作しているため通
常の半導体記憶回路に比べ動作電流が多くなっていた。
【００１６】また、ＯＡ１〜ＯＡ８にレベルを伝達しな
い入出力線ＷＡ１〜ＷＡ８、ＷＡＲに接続しているカラ
ムデコーダＹＳ１〜ＹＳ８、ＹＳＲおよびセンスアン
プ、ライトバッファＳＡ１〜ＳＡ８、ＳＡＲの回路を非
活性状態にするためには、キラー信号発生回路ＦＫ１〜
ＦＫ８を用いる必要がある。ここで、キラー信号発生回
路について説明を行う。
い入出力線ＷＡ１〜ＷＡ８、ＷＡＲに接続しているカラ
ムデコーダＹＳ１〜ＹＳ８、ＹＳＲおよびセンスアン
プ、ライトバッファＳＡ１〜ＳＡ８、ＳＡＲの回路を非
活性状態にするためには、キラー信号発生回路ＦＫ１〜
ＦＫ８を用いる必要がある。ここで、キラー信号発生回
路について説明を行う。
【００１７】キラー信号発生回路の回路図を示した図４
を参照すると、冗長メモリセルに置換しない場合は、ヒ
ューズＦＡＲを切断せず、信号線ＲＫ１にＶＣＣレベル
をインバータＩＮＶ３，４を介して伝達し、冗長メモリ
セルに置換する場合はヒューズＦＡＲを切断しＧＮＤレ
ベルを伝達している。
を参照すると、冗長メモリセルに置換しない場合は、ヒ
ューズＦＡＲを切断せず、信号線ＲＫ１にＶＣＣレベル
をインバータＩＮＶ３，４を介して伝達し、冗長メモリ
セルに置換する場合はヒューズＦＡＲを切断しＧＮＤレ
ベルを伝達している。
【００１８】図５は上述したキラー信号発生回路と、シ
フトリダンダンシー回路とを使用した冗長メモリセル置
換方式を組み合わせた構成図である。図５においてメモ
リセルアレイＭＣ１〜ＭＣ８、ＭＣＲおよびカラムデコ
ーダＹＳ１〜ＹＳ８、ＹＳＲ、センスアンプ、ライトバ
ッファＳＡ１〜ＳＡ８、ＳＡＲ、シフトリダンダンシー
回路ＳＦ１〜ＳＦ８、ＳＦＲ、プログラム回路ＰＲ１、
ヒューズＦＡ１〜ＦＡ８、入出力信号線ＷＡ１〜ＷＡ
８、ＷＡＲおよび切り替え信号線ＦＳ１〜ＦＳ８は上述
した図２と同じ構成となっている。
フトリダンダンシー回路とを使用した冗長メモリセル置
換方式を組み合わせた構成図である。図５においてメモ
リセルアレイＭＣ１〜ＭＣ８、ＭＣＲおよびカラムデコ
ーダＹＳ１〜ＹＳ８、ＹＳＲ、センスアンプ、ライトバ
ッファＳＡ１〜ＳＡ８、ＳＡＲ、シフトリダンダンシー
回路ＳＦ１〜ＳＦ８、ＳＦＲ、プログラム回路ＰＲ１、
ヒューズＦＡ１〜ＦＡ８、入出力信号線ＷＡ１〜ＷＡ
８、ＷＡＲおよび切り替え信号線ＦＳ１〜ＦＳ８は上述
した図２と同じ構成となっている。
【００１９】ここで、キラー信号発生回路ＫＲ１〜ＫＲ
８、ＫＲＲから出力したキラー信号ＥＢ１〜ＥＢ８、Ｅ
ＢＲは、カラムデコーダＹＳ１〜ＹＳ８、ＹＳＲおよび
センスアンプ、ライトバッファＳＡ１〜ＳＡ８、ＳＡＲ
に接続されている。
８、ＫＲＲから出力したキラー信号ＥＢ１〜ＥＢ８、Ｅ
ＢＲは、カラムデコーダＹＳ１〜ＹＳ８、ＹＳＲおよび
センスアンプ、ライトバッファＳＡ１〜ＳＡ８、ＳＡＲ
に接続されている。
【００２０】冗長メモリセルを置換しない場合は、キラ
ー信号発生回路ＫＲＲのヒューズを切断するため、信号
線ＥＡＲの出力がＧＮＤレベルとなり、カラムデコーダ
ＹＳＲおよびセンスアンプ、ライトバッファＳＡＲを非
活性状態にしている。また他のキラー信号発生回路ＫＲ
１〜ＫＲ８のヒューズは切断せず、キラー信号ＥＢ１〜
ＥＢ８のレベルはＶＣＣレベルになるため、カラムデコ
ーダＹＳ１〜ＹＳ８およびセンスアンプ、ライトバッフ
ァＳＡ１〜ＳＡ８を非活性状態にすることはない。
ー信号発生回路ＫＲＲのヒューズを切断するため、信号
線ＥＡＲの出力がＧＮＤレベルとなり、カラムデコーダ
ＹＳＲおよびセンスアンプ、ライトバッファＳＡＲを非
活性状態にしている。また他のキラー信号発生回路ＫＲ
１〜ＫＲ８のヒューズは切断せず、キラー信号ＥＢ１〜
ＥＢ８のレベルはＶＣＣレベルになるため、カラムデコ
ーダＹＳ１〜ＹＳ８およびセンスアンプ、ライトバッフ
ァＳＡ１〜ＳＡ８を非活性状態にすることはない。
【００２１】また、冗長メモリセルを置換する場合、例
えばメモリセルアレイＭＣ５に不良がある場合は、キラ
ー信号発生回路ＫＲ５のヒューズを切断する。キラー信
号ＥＡ５はＧＮＤレベルとなるため、カラムデコーダＹ
Ｓ５およびセンスアンプ、ライトバッファＳＡ５は非活
性状態となる。
えばメモリセルアレイＭＣ５に不良がある場合は、キラ
ー信号発生回路ＫＲ５のヒューズを切断する。キラー信
号ＥＡ５はＧＮＤレベルとなるため、カラムデコーダＹ
Ｓ５およびセンスアンプ、ライトバッファＳＡ５は非活
性状態となる。
【００２２】この様にカラムデコーダＹＳ１〜ＹＳ８、
ＹＳＲおよびセンスアンプ、ライトバッファＳＡ１〜Ｓ
Ａ８、ＳＡＲを完全に、非活性状態とする場合は、キラ
ー信号発生回路ＫＲ１〜ＫＲ８、ＫＲＲが必要となる。
現在の半導体記憶回路は前述したように微細化が進んで
おり、内部回路を構成するトランジスタは小さくなって
いるが、ヒューズは、ほとんど微細化されていない。前
述した、キラー信号発生回路ＫＲ１〜ＫＲ８、ＫＲＲに
はヒューズが多数含まれておりチップサイズを増大させ
ていた。
ＹＳＲおよびセンスアンプ、ライトバッファＳＡ１〜Ｓ
Ａ８、ＳＡＲを完全に、非活性状態とする場合は、キラ
ー信号発生回路ＫＲ１〜ＫＲ８、ＫＲＲが必要となる。
現在の半導体記憶回路は前述したように微細化が進んで
おり、内部回路を構成するトランジスタは小さくなって
いるが、ヒューズは、ほとんど微細化されていない。前
述した、キラー信号発生回路ＫＲ１〜ＫＲ８、ＫＲＲに
はヒューズが多数含まれておりチップサイズを増大させ
ていた。
【００２３】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路においては、冗長メモリセル置換方式にシフト
リダンダンシー回路を使用した場合、カラムデコーダお
よびセンスアンプ、ライトバッファはそれぞれ使用しな
い回路も含めて全ての回路が動作するために動作電流を
多くしている。また、動作電流を削減するために、キラ
ー信号発生回路を配置する場合はチップサイズを大きく
するという問題がある。
記憶回路においては、冗長メモリセル置換方式にシフト
リダンダンシー回路を使用した場合、カラムデコーダお
よびセンスアンプ、ライトバッファはそれぞれ使用しな
い回路も含めて全ての回路が動作するために動作電流を
多くしている。また、動作電流を削減するために、キラ
ー信号発生回路を配置する場合はチップサイズを大きく
するという問題がある。
【００２４】本発明の目的は、冗長メモリセルの置換方
式においてシフトリダンダンシー回路を使用した場合に
チップサイズを大きくすることなく、動作電流を削減す
る半導体記憶回路を提供することにある。
式においてシフトリダンダンシー回路を使用した場合に
チップサイズを大きくすることなく、動作電流を削減す
る半導体記憶回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明の半導体記憶回路
は、複数のメモリセルアレイと、冗長メモリセルアレイ
と、これらのメモリにデータを書き込み読み出すための
カラムデコーダ、センスアンプおよびライトバッファか
らなる書き込み読み出し回路と、複数の前記メモリセル
アレイそれぞれに対応するとともに一端が電源電位に接
続される複数の第１のヒューズ素子と、内蔵する第２の
ヒューズ素子を切断することによって前記第１のヒュー
ズ素子の他端に電源電位または接地電位を選択的に接続
するプログラム回路と、前記第１のヒューズ素子の切断
により不良メモリセルアレイを前記冗長セルアレイに置
換制御する複数のシフトリダンダンシー回路と、内蔵す
る第３のヒューズ素子の切断によって前記書き込み読み
出し回路を非活性化する複数の制御手段とをそれぞれ備
える半導体記憶装置において、前記制御手段は、前記第
３のヒューズに代えて、前記第１のヒューズ素子が切断
されているか否かを個々に検出するとともにその検出結
果からキラー信号を発生して書き込み読み出し回路の活
性または非活性を制御する論理回路からなる複数のヒュ
ーズ切断検出回路を用いる構成とすることを特徴とす
る。
は、複数のメモリセルアレイと、冗長メモリセルアレイ
と、これらのメモリにデータを書き込み読み出すための
カラムデコーダ、センスアンプおよびライトバッファか
らなる書き込み読み出し回路と、複数の前記メモリセル
アレイそれぞれに対応するとともに一端が電源電位に接
続される複数の第１のヒューズ素子と、内蔵する第２の
ヒューズ素子を切断することによって前記第１のヒュー
ズ素子の他端に電源電位または接地電位を選択的に接続
するプログラム回路と、前記第１のヒューズ素子の切断
により不良メモリセルアレイを前記冗長セルアレイに置
換制御する複数のシフトリダンダンシー回路と、内蔵す
る第３のヒューズ素子の切断によって前記書き込み読み
出し回路を非活性化する複数の制御手段とをそれぞれ備
える半導体記憶装置において、前記制御手段は、前記第
３のヒューズに代えて、前記第１のヒューズ素子が切断
されているか否かを個々に検出するとともにその検出結
果からキラー信号を発生して書き込み読み出し回路の活
性または非活性を制御する論理回路からなる複数のヒュ
ーズ切断検出回路を用いる構成とすることを特徴とす
る。
【００２６】また、前記ヒューズ切断検出回路は、前記
第１のヒューズ素子の両端の電位を入力とし、前記第１
のヒューズ素子が切断されたか否かを前記第１のヒュー
ズ素子両端の電位差によって検出する。
第１のヒューズ素子の両端の電位を入力とし、前記第１
のヒューズ素子が切断されたか否かを前記第１のヒュー
ズ素子両端の電位差によって検出する。
【００２７】さらに、前記ヒューズ切断検出回路は、こ
の回路を含む前記各回路間接続の信号線が形成される配
線層のさらに下の層に配置する。
の回路を含む前記各回路間接続の信号線が形成される配
線層のさらに下の層に配置する。
【００２８】さらにまた、前記ヒューズ切断検出回路
は、前記第１のヒューズの一端の電源電位と他端の電位
をインバータを介した電位とをそれぞれ入力する論理回
路からなり、この論理回路を、電源電位と前記プログラ
ム回路の出力端との間に直列接続された前記第１のヒュ
ーズ群のうち電源電位から第２番目以降の各ヒューズ毎
にそれぞれ設ける。
は、前記第１のヒューズの一端の電源電位と他端の電位
をインバータを介した電位とをそれぞれ入力する論理回
路からなり、この論理回路を、電源電位と前記プログラ
ム回路の出力端との間に直列接続された前記第１のヒュ
ーズ群のうち電源電位から第２番目以降の各ヒューズ毎
にそれぞれ設ける。
【００２９】また、前記ヒューズ切断検出回路の出力
は、複数の前記書き込み読み出し回路のうち、切断され
た前記第１のヒューズに対応する回路の電源電流を遮断
する制御信号に用いる。
は、複数の前記書き込み読み出し回路のうち、切断され
た前記第１のヒューズに対応する回路の電源電流を遮断
する制御信号に用いる。
【００３０】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照しながら説明する。
参照しながら説明する。
【００３１】図１は本発明の実施の形態を示すシフトリ
ダンダンシー回路を使用した冗長メモリセル置換方式の
半導体記憶回路の構成図である。ここでは一例として８
個のメモリセルアレイと一個の冗長メモリセルアレイお
よびそれぞれ対応する他の構成要素の場合を説明し、図
面の複雑化を軽減するため繰り返し部分は省略して示し
てある。これらの構成要素は適宜拡張することができ
る。なお、図２，図５と共通する構成要素には同一符号
を付してある。
ダンダンシー回路を使用した冗長メモリセル置換方式の
半導体記憶回路の構成図である。ここでは一例として８
個のメモリセルアレイと一個の冗長メモリセルアレイお
よびそれぞれ対応する他の構成要素の場合を説明し、図
面の複雑化を軽減するため繰り返し部分は省略して示し
てある。これらの構成要素は適宜拡張することができ
る。なお、図２，図５と共通する構成要素には同一符号
を付してある。
【００３２】図１を参照すると、メモリセルアレイＭＣ
１〜ＭＣ８,ＭＣＲのビット線対（不図示）にそれぞれ
対応接続され入出力信号線ＷＡ１〜ＷＡ８、ＷＡＲをそ
れぞれ介してデータ信号を入出力するカラムデコーダＹ
Ｓ１〜ＹＳ８,ＹＳＲとこのカラムデコーダＹＳ１〜Ｙ
Ｓ８にそれぞれ対応接続され書き込みデータを入力し読
み出しデータを増幅するセンスアンプ／ライトバッファ
ＳＡ１〜ＳＡ８,ＳＡＲとが互いに並列状態で設けら
れ、これらセンスアンプ／ライトバッファＳＡ１〜ＳＡ
８それぞれのうち一方側に隣接する２つの出力を制御信
号にそれぞれ応答して２者択一で選択するとともに出力
信号ＯＡ１〜ＯＡ８として出力するシフトリダンダンシ
ー回路ＳＦ１〜ＳＦ８と、内蔵するヒューズが切断状態
ではＧＮＤレベルを接続状態ではＶＣＣレベルを出力す
るプログラム回路ＰＲ１と、シフトリダンダンシー回路
ＳＦ１〜ＳＦ８にそれぞれ対応しプログラム回路ＰＲ１
の出力端とＶＣＣ端子との間に直列接続されるヒューズ
素子ＦＡ１〜ＦＡ８と、これらのヒューズ素子ＦＡ１〜
ＦＡ８のうちＦＡ２〜ＦＡ８それぞれの両端の電位を信
号線ＦＳ１〜ＦＳ８を介して対応する２入力端にそれぞ
れ入力するヒューズ切断検出回路とを備え、ヒューズ素
子ＦＡ１およびＦＡ２直列接続点の電位であるキラー信
号ＥＡ１により書き込み読み出し回路を構成するカラム
デコーダＹＳ１とセンスアンプ／ライトバッファＳＡ１
を、ヒューズ切断検出回路ＦＫ２〜ＦＫ８の出力するキ
ラー信号ＥＡ２〜ＥＡ８によりカラムデコーダＹＳ２〜
ＹＳ８とセンスアンプ／ライトバッファＳＡ２〜ＳＡ８
を、プログラム回路ＰＲ１のインバータＩＮＶ２出力に
よりカラムデコーダＹＳＲとセンスアンプ／ライトバッ
ファＳＡＲとを、それぞれ活性または非活性状態に制御
する構成からなる。
１〜ＭＣ８,ＭＣＲのビット線対（不図示）にそれぞれ
対応接続され入出力信号線ＷＡ１〜ＷＡ８、ＷＡＲをそ
れぞれ介してデータ信号を入出力するカラムデコーダＹ
Ｓ１〜ＹＳ８,ＹＳＲとこのカラムデコーダＹＳ１〜Ｙ
Ｓ８にそれぞれ対応接続され書き込みデータを入力し読
み出しデータを増幅するセンスアンプ／ライトバッファ
ＳＡ１〜ＳＡ８,ＳＡＲとが互いに並列状態で設けら
れ、これらセンスアンプ／ライトバッファＳＡ１〜ＳＡ
８それぞれのうち一方側に隣接する２つの出力を制御信
号にそれぞれ応答して２者択一で選択するとともに出力
信号ＯＡ１〜ＯＡ８として出力するシフトリダンダンシ
ー回路ＳＦ１〜ＳＦ８と、内蔵するヒューズが切断状態
ではＧＮＤレベルを接続状態ではＶＣＣレベルを出力す
るプログラム回路ＰＲ１と、シフトリダンダンシー回路
ＳＦ１〜ＳＦ８にそれぞれ対応しプログラム回路ＰＲ１
の出力端とＶＣＣ端子との間に直列接続されるヒューズ
素子ＦＡ１〜ＦＡ８と、これらのヒューズ素子ＦＡ１〜
ＦＡ８のうちＦＡ２〜ＦＡ８それぞれの両端の電位を信
号線ＦＳ１〜ＦＳ８を介して対応する２入力端にそれぞ
れ入力するヒューズ切断検出回路とを備え、ヒューズ素
子ＦＡ１およびＦＡ２直列接続点の電位であるキラー信
号ＥＡ１により書き込み読み出し回路を構成するカラム
デコーダＹＳ１とセンスアンプ／ライトバッファＳＡ１
を、ヒューズ切断検出回路ＦＫ２〜ＦＫ８の出力するキ
ラー信号ＥＡ２〜ＥＡ８によりカラムデコーダＹＳ２〜
ＹＳ８とセンスアンプ／ライトバッファＳＡ２〜ＳＡ８
を、プログラム回路ＰＲ１のインバータＩＮＶ２出力に
よりカラムデコーダＹＳＲとセンスアンプ／ライトバッ
ファＳＡＲとを、それぞれ活性または非活性状態に制御
する構成からなる。
【００３３】ヒューズ切断検出回路ＦＫ２〜ＦＫ８は同
一構成であり、ヒューズＦＡ２〜ＦＡ８それぞれの、プ
ログラム回路ＰＲ１の出力を入力する側の一端が接続さ
れるインバータＩＮＶ１とその出力端を一方の入力端に
接続し、インバータＩＮＶ１の他方の入力端にはヒュー
ズＦＡ２〜ＦＡ８のＶＣＣ電位が接続される側の他端が
接続される構成である。
一構成であり、ヒューズＦＡ２〜ＦＡ８それぞれの、プ
ログラム回路ＰＲ１の出力を入力する側の一端が接続さ
れるインバータＩＮＶ１とその出力端を一方の入力端に
接続し、インバータＩＮＶ１の他方の入力端にはヒュー
ズＦＡ２〜ＦＡ８のＶＣＣ電位が接続される側の他端が
接続される構成である。
【００３４】まず、理解を容易にするため動作の概要を
述べる。メモリセルアレイＭＣ１〜ＭＣ８のどれかに不
良があり冗長メモリセルアレイＭＣＲと置換する場合、
その不良部分のヒューズＦＡ１〜ＦＡ８とプログラム回
路ＰＲ１のヒューズＦＡＰを切断をする。プログラム回
路ＰＲ１のヒューズＦＡＰを切断するとプログラム回路
ＰＲ１の出力はＧＮＤレベルとなり、そのＧＮＤレベル
がメモリセルアレイＭＣ１〜ＭＣ８の不良部分のヒュー
ズＦＡ１〜ＦＡ８を切断した箇所まで伝わる。また、ヒ
ューズを切断した箇所以降はＶＣＣレベルが伝わってく
る。
述べる。メモリセルアレイＭＣ１〜ＭＣ８のどれかに不
良があり冗長メモリセルアレイＭＣＲと置換する場合、
その不良部分のヒューズＦＡ１〜ＦＡ８とプログラム回
路ＰＲ１のヒューズＦＡＰを切断をする。プログラム回
路ＰＲ１のヒューズＦＡＰを切断するとプログラム回路
ＰＲ１の出力はＧＮＤレベルとなり、そのＧＮＤレベル
がメモリセルアレイＭＣ１〜ＭＣ８の不良部分のヒュー
ズＦＡ１〜ＦＡ８を切断した箇所まで伝わる。また、ヒ
ューズを切断した箇所以降はＶＣＣレベルが伝わってく
る。
【００３５】この様に、切断したヒューズの両端の電位
は、ＶＣＣレベルとＧＮＤレベルという互いに異なる電
位が伝達されるのに対し、ヒューズを切断していないと
ころは同電位が伝わる。
は、ＶＣＣレベルとＧＮＤレベルという互いに異なる電
位が伝達されるのに対し、ヒューズを切断していないと
ころは同電位が伝わる。
【００３６】ヒューズ切断検出回路ＦＫ１〜ＦＫ８の入
力は、ヒューズの両端（切り替え信号線ＦＳ２〜ＦＳ
８）に接続されており、異なる電位を入力した場合は、
上述した、カラムデコーダＹＳ１〜ＹＳ８およびセンス
アンプ、ライトバッファＳＡ１〜ＳＡ８の不良部分の回
路を非活性状態に、同電位が入力した場合は、活性状態
にする信号を出力している。この様にメモリセルアレイ
ＭＣ１〜ＭＣ８の不良部分に対応する回路を非活性状態
にすることにより動作電流を削減している。
力は、ヒューズの両端（切り替え信号線ＦＳ２〜ＦＳ
８）に接続されており、異なる電位を入力した場合は、
上述した、カラムデコーダＹＳ１〜ＹＳ８およびセンス
アンプ、ライトバッファＳＡ１〜ＳＡ８の不良部分の回
路を非活性状態に、同電位が入力した場合は、活性状態
にする信号を出力している。この様にメモリセルアレイ
ＭＣ１〜ＭＣ８の不良部分に対応する回路を非活性状態
にすることにより動作電流を削減している。
【００３７】さらに、本発明の半導体記憶回路の実施例
を図１を用いて詳しく説明する。
を図１を用いて詳しく説明する。
【００３８】本発明のヒューズ切断検出回路ＦＫ２の入
力は、シフトリダンダンシー回路切り替え信号線（以
下、切り替え信号線と称す）ＦＳ１および切り替え信号
線ＦＳ２が接続されている。例えば、切り替え信号線Ｆ
Ｓ１および切り替え信号線ＦＳ２がＶＣＣレベルとなっ
た場合は、ヒューズ切断検出回路ＦＫ２の出力線である
キラー信号ＥＡ２はＮＡＮＤ回路ＮＡの一方の入力端
（インバータＩＮＶ１の出力）がＧＮＤレベルであるか
ら一義的にＶＣＣレベルを出力する。
力は、シフトリダンダンシー回路切り替え信号線（以
下、切り替え信号線と称す）ＦＳ１および切り替え信号
線ＦＳ２が接続されている。例えば、切り替え信号線Ｆ
Ｓ１および切り替え信号線ＦＳ２がＶＣＣレベルとなっ
た場合は、ヒューズ切断検出回路ＦＫ２の出力線である
キラー信号ＥＡ２はＮＡＮＤ回路ＮＡの一方の入力端
（インバータＩＮＶ１の出力）がＧＮＤレベルであるか
ら一義的にＶＣＣレベルを出力する。
【００３９】また、切り替え信号線ＦＳ１および切り替
え信号線ＦＳ２がＧＮＤレベルとなった場合でも、キラ
ー信号ＥＡ２はＶＣＣレベルを出力する。切り替え信号
線ＦＳ１がＶＣＣレベル、切り替え信号線ＦＳ２がＧＮ
Ｄレベルとなった場合は、キラー信号ＥＡ２はＧＮＤレ
ベルを出力する。
え信号線ＦＳ２がＧＮＤレベルとなった場合でも、キラ
ー信号ＥＡ２はＶＣＣレベルを出力する。切り替え信号
線ＦＳ１がＶＣＣレベル、切り替え信号線ＦＳ２がＧＮ
Ｄレベルとなった場合は、キラー信号ＥＡ２はＧＮＤレ
ベルを出力する。
【００４０】同様にヒューズ切断検出回路ＦＫ３〜ＦＫ
８も入力の切り替え信号線ＦＳ２〜ＦＳ８が全てＶＣＣ
レベルもしくは、ＧＮＤレベルの場合は、キラー信号線
ＥＡ３〜ＥＡ８はＶＣＣレベルを出力する。
８も入力の切り替え信号線ＦＳ２〜ＦＳ８が全てＶＣＣ
レベルもしくは、ＧＮＤレベルの場合は、キラー信号線
ＥＡ３〜ＥＡ８はＶＣＣレベルを出力する。
【００４１】また、ヒューズ切断検出回路ＦＫ３〜ＦＫ
８の入力である、切り替え信号線ＦＳ２〜ＦＳ８がＧＮ
ＤレベルとＶＣＣレベルになった場合は、キラー信号線
ＥＡ３〜ＥＡ８は、ＧＮＤレベルを出力する。
８の入力である、切り替え信号線ＦＳ２〜ＦＳ８がＧＮ
ＤレベルとＶＣＣレベルになった場合は、キラー信号線
ＥＡ３〜ＥＡ８は、ＧＮＤレベルを出力する。
【００４２】次に、冗長メモリセルを置換しない場合の
説明を行う。冗長メモリセルを置換しない場合は、プロ
グラム回路ＰＲ１のヒューズＦＡＰは切断しないため、
切り替え信号線ＦＳ１〜ＦＳ８はＶＣＣレベルとなる。
説明を行う。冗長メモリセルを置換しない場合は、プロ
グラム回路ＰＲ１のヒューズＦＡＰは切断しないため、
切り替え信号線ＦＳ１〜ＦＳ８はＶＣＣレベルとなる。
【００４３】冗長メモリセル用のカラムデコーダＹＳＲ
およびセンスアンプ、ライトバッファＳＡＲに接続され
るキラー信号ＥＡＲは、プログラム回路の出力のＶＣＣ
レベルがインバータＩＮＶ２を介し出力されるため、Ｇ
ＮＤレベルとなり、冗長メモリセル用のカラムデコーダ
ＹＳＲおよびセンスアンプ、ライトバッファＳＡＲは非
活性状態となる。
およびセンスアンプ、ライトバッファＳＡＲに接続され
るキラー信号ＥＡＲは、プログラム回路の出力のＶＣＣ
レベルがインバータＩＮＶ２を介し出力されるため、Ｇ
ＮＤレベルとなり、冗長メモリセル用のカラムデコーダ
ＹＳＲおよびセンスアンプ、ライトバッファＳＡＲは非
活性状態となる。
【００４４】また、他のキラー信号ＥＡ２〜ＥＡ８は、
ヒューズ切断検出回路ＦＫ２〜ＦＫ８の入力である切り
替え信号線ＦＳ１〜ＦＳ８がＶＣＣレベルとなっている
ため、ＶＣＣレベルが出力されている。この時、カラム
デコーダＹＳ２〜ＹＳ８およびセンスアンプ、ライトバ
ッファＳＡ２〜ＳＡ８は、活性状態となる。
ヒューズ切断検出回路ＦＫ２〜ＦＫ８の入力である切り
替え信号線ＦＳ１〜ＦＳ８がＶＣＣレベルとなっている
ため、ＶＣＣレベルが出力されている。この時、カラム
デコーダＹＳ２〜ＹＳ８およびセンスアンプ、ライトバ
ッファＳＡ２〜ＳＡ８は、活性状態となる。
【００４５】また、キラー信号線ＥＡ１は、切り替え信
号線ＦＳ１と同じＶＣＣレベルとなるため、カラムデコ
ーダＹＳ１およびセンスアンプ、ライトバッファＳＡ１
も活性状態となる。
号線ＦＳ１と同じＶＣＣレベルとなるため、カラムデコ
ーダＹＳ１およびセンスアンプ、ライトバッファＳＡ１
も活性状態となる。
【００４６】次に、冗長メモリセルが置換される場合を
説明する。例えば、メモリセルアレイＭＣ５に不良が有
り置換する場合は、プログラム回路ＰＲ１のヒューズＦ
ＡＰおよびヒューズＦＡ５を切断するため、プログラム
回路ＰＲ１の出力はＧＮＤレベルとなり、切り替え信号
線ＦＳ５〜ＦＳ８にはＧＮＤレベルが入力されており、
切り替え信号線ＦＳ１〜ＦＳ４には、ＶＣＣレベルが入
力されている。
説明する。例えば、メモリセルアレイＭＣ５に不良が有
り置換する場合は、プログラム回路ＰＲ１のヒューズＦ
ＡＰおよびヒューズＦＡ５を切断するため、プログラム
回路ＰＲ１の出力はＧＮＤレベルとなり、切り替え信号
線ＦＳ５〜ＦＳ８にはＧＮＤレベルが入力されており、
切り替え信号線ＦＳ１〜ＦＳ４には、ＶＣＣレベルが入
力されている。
【００４７】その時ヒューズ切断検出回路ＦＫ５は、入
力線である切り替え信号ＦＳ４はＶＣＣレベル、切り替
え信号ＦＳ５はＧＮＤレベルとなっており、出力線であ
るキラー信号線ＥＡ５はＧＮＤレベルが出力されている
ため、カラムデコーダＹＳ５および、センスアンプ、ラ
イトバッファＳＡ５は非活性状態となる。
力線である切り替え信号ＦＳ４はＶＣＣレベル、切り替
え信号ＦＳ５はＧＮＤレベルとなっており、出力線であ
るキラー信号線ＥＡ５はＧＮＤレベルが出力されている
ため、カラムデコーダＹＳ５および、センスアンプ、ラ
イトバッファＳＡ５は非活性状態となる。
【００４８】他のヒューズ切断検出回路ＦＫ２〜ＦＫ４
の入力である切り替え信号線ＦＳ１〜ＦＳ４はＶＣＣレ
ベルとなっており、キラー信号線ＥＡ２〜ＥＡ４はＶＣ
Ｃレベルが出力されているため、カラムデコーダＹＳ１
〜ＹＳ４およびセンスアンプ、ライトバッファＳＡ１〜
ＳＡ４は活性状態となる。
の入力である切り替え信号線ＦＳ１〜ＦＳ４はＶＣＣレ
ベルとなっており、キラー信号線ＥＡ２〜ＥＡ４はＶＣ
Ｃレベルが出力されているため、カラムデコーダＹＳ１
〜ＹＳ４およびセンスアンプ、ライトバッファＳＡ１〜
ＳＡ４は活性状態となる。
【００４９】また、キラー信号ＥＡ１は切り替え信号線
ＦＳ１と同じＶＣＣレベルとなるために、カラムデコー
ダＹＳ１およびセンスアンプ、ライトバッファＳＡ１も
活性状態となる。また、ヒューズ切断検出回路ＦＫ６〜
ＦＫ８はＧＮＤレベルが入力されるため、キラー信号線
ＥＡ６〜ＥＡ８はＶＣＣレベルとなり、カラムデコーダ
ＹＳ６〜ＹＳ８およびセンスアンプ、ライトバッファＳ
Ａ６〜８は活性状態になる。
ＦＳ１と同じＶＣＣレベルとなるために、カラムデコー
ダＹＳ１およびセンスアンプ、ライトバッファＳＡ１も
活性状態となる。また、ヒューズ切断検出回路ＦＫ６〜
ＦＫ８はＧＮＤレベルが入力されるため、キラー信号線
ＥＡ６〜ＥＡ８はＶＣＣレベルとなり、カラムデコーダ
ＹＳ６〜ＹＳ８およびセンスアンプ、ライトバッファＳ
Ａ６〜８は活性状態になる。
【００５０】冗長メモリセルＭＣＲ部分のキラー信号Ｅ
ＡＲは、プログラム回路ＰＲ１の出力のＧＮＤレベルが
インバータＩＮＶ２に入力され、ＶＣＣレベルとなり、
冗長メモリセル用カラムデコーダＹＳＲおよびセンスア
ンプ、ライトバッファＳＡＲは活性状態となる。
ＡＲは、プログラム回路ＰＲ１の出力のＧＮＤレベルが
インバータＩＮＶ２に入力され、ＶＣＣレベルとなり、
冗長メモリセル用カラムデコーダＹＳＲおよびセンスア
ンプ、ライトバッファＳＡＲは活性状態となる。
【００５１】次に、メモリセルアレイＭＣ１に不具合が
あり、冗長メモリセルに置換する場合は、プログラム回
路ＰＲ１のヒューズＦＡＰおよびヒューズＦＡ１を切断
するため、プログラム回路ＰＲ１の出力はＧＮＤレベル
となり、切り替え信号線ＦＳ１〜ＦＳ８は全てＧＮＤレ
ベルが入力さる。
あり、冗長メモリセルに置換する場合は、プログラム回
路ＰＲ１のヒューズＦＡＰおよびヒューズＦＡ１を切断
するため、プログラム回路ＰＲ１の出力はＧＮＤレベル
となり、切り替え信号線ＦＳ１〜ＦＳ８は全てＧＮＤレ
ベルが入力さる。
【００５２】この時、ヒューズ切断検出回路ＦＫ２〜Ｆ
Ｋ８の入力はＧＮＤレベルが入力さており、キラー信号
線ＥＡ２〜８はＶＣＣレベルが出力されるため、カラム
デコーダＹＳ２〜ＹＳ８およびセンスアンプ、ライトバ
ッファＳＡ２〜ＳＡ８は活性状態となる。
Ｋ８の入力はＧＮＤレベルが入力さており、キラー信号
線ＥＡ２〜８はＶＣＣレベルが出力されるため、カラム
デコーダＹＳ２〜ＹＳ８およびセンスアンプ、ライトバ
ッファＳＡ２〜ＳＡ８は活性状態となる。
【００５３】冗長メモリセルＭＣＲ部分のキラー信号Ｅ
ＡＲはプログラム回路ＰＲ１の出力のＧＮＤレベルがイ
ンバータＩＮＶ２に入力され、ＶＣＣレベルとなり、冗
長メモリセル用カラムデコーダＹＳＲおよびセンスアン
プ、ライトバッファＳＡＲは活性状態となる。キラー信
号ＥＡ１は切り替え信号線ＦＳ１と同じＧＮＤレベルと
なるために、カラムデコーダＹＳ１およびセンスアン
プ、ライトバッファＳＡ１は非活性状態となる。
ＡＲはプログラム回路ＰＲ１の出力のＧＮＤレベルがイ
ンバータＩＮＶ２に入力され、ＶＣＣレベルとなり、冗
長メモリセル用カラムデコーダＹＳＲおよびセンスアン
プ、ライトバッファＳＡＲは活性状態となる。キラー信
号ＥＡ１は切り替え信号線ＦＳ１と同じＧＮＤレベルと
なるために、カラムデコーダＹＳ１およびセンスアン
プ、ライトバッファＳＡ１は非活性状態となる。
【００５４】この様に、シフトリダンダンシー処理用ヒ
ューズＦＡ１〜ＦＡ８を利用しヒューズが切断したかし
ないかを検出し、その検出結果からキラー信号ＥＡ１〜
ＥＡ８、ＥＡＲを発生するヒューズ切断検出回路ＦＫ２
〜ＦＫ８を構成したことにより、チップサイズを増大さ
せることなく動作電流を削減できる。
ューズＦＡ１〜ＦＡ８を利用しヒューズが切断したかし
ないかを検出し、その検出結果からキラー信号ＥＡ１〜
ＥＡ８、ＥＡＲを発生するヒューズ切断検出回路ＦＫ２
〜ＦＫ８を構成したことにより、チップサイズを増大さ
せることなく動作電流を削減できる。
【００５５】また、ヒューズ切断検出回路ＦＫ２〜ＦＫ
８は、シフトリダンダンシー回路のヒューズが切断され
た箇所の電位が、ヒューズの両端で異なることを検出す
る論理回路であればどの様な論理回路でもよい。
８は、シフトリダンダンシー回路のヒューズが切断され
た箇所の電位が、ヒューズの両端で異なることを検出す
る論理回路であればどの様な論理回路でもよい。
【００５６】
【発明の効果】図２の従来の半導体記憶回路は、カラム
デコーダＹＳ１〜ＹＳ８、ＹＳＲおよび、センスアン
プ、ライトバッファＷＡ１〜ＷＡ８、ＷＡＲの全９組は
冗長メモリセルを置換した場合も、置換していない場合
でも、入出力信号線ＷＡ１〜ＷＡ８、ＷＡＲのレベルを
シフトリダンダンシー回路ＳＦ１〜ＳＦ８に伝えるため
に、回路動作を行っていた。この時、カラムデコーダＹ
Ｓ１〜ＹＳ８およびセンスアンプ、ライトバッファＷＡ
１〜ＷＡ８、ＷＡＲの１組あたりの動作電流をｉアンペ
アとした場合、回路全体の動作電流は９ｉアンペアとな
っていた。
デコーダＹＳ１〜ＹＳ８、ＹＳＲおよび、センスアン
プ、ライトバッファＷＡ１〜ＷＡ８、ＷＡＲの全９組は
冗長メモリセルを置換した場合も、置換していない場合
でも、入出力信号線ＷＡ１〜ＷＡ８、ＷＡＲのレベルを
シフトリダンダンシー回路ＳＦ１〜ＳＦ８に伝えるため
に、回路動作を行っていた。この時、カラムデコーダＹ
Ｓ１〜ＹＳ８およびセンスアンプ、ライトバッファＷＡ
１〜ＷＡ８、ＷＡＲの１組あたりの動作電流をｉアンペ
アとした場合、回路全体の動作電流は９ｉアンペアとな
っていた。
【００５７】また、動作電流を削減するため、図５で述
べたキラー信号発生回路ＫＲ１〜ＫＲ８およびＫＲＲを
使用した場合、ヒューズ部分が各信号線等の下層に配置
出来ず、ヒューズ専用領域を必要とする。この時、チッ
プサイズが約２５ｍｍ2 の場合、チップサイズは約１０
％増大する。仮に、６インチウエハーにて拡散を行った
場合、有効ペレット数がチップサイズ２５ｍｍ2 の場合
６００個あるのに対し、キラー信号発生回路を配置した
半導体記憶回路（チップサイズが約２７．５mm2）は５
４０個となり、１ウエハーあたり６０個減少することに
なる。
べたキラー信号発生回路ＫＲ１〜ＫＲ８およびＫＲＲを
使用した場合、ヒューズ部分が各信号線等の下層に配置
出来ず、ヒューズ専用領域を必要とする。この時、チッ
プサイズが約２５ｍｍ2 の場合、チップサイズは約１０
％増大する。仮に、６インチウエハーにて拡散を行った
場合、有効ペレット数がチップサイズ２５ｍｍ2 の場合
６００個あるのに対し、キラー信号発生回路を配置した
半導体記憶回路（チップサイズが約２７．５mm2）は５
４０個となり、１ウエハーあたり６０個減少することに
なる。
【００５８】しかし、本発明半導体記憶回路は、内蔵す
る第３のヒューズ素子（シフトリダンダンシー処理用ヒ
ューズ）の切断によって書き込み読み出し回路を非活性
化する複数の制御手段として、第３のヒューズに代え
て、第１のヒューズ素子が切断されているか否かを個々
に検出するとともにその検出結果からキラー信号を発生
して書き込み読み出し回路の活性または非活性を制御す
る論理回路からなる複数のヒューズ切断検出回路を用い
る構成とするので、カラムデコーダおよびセンスアンプ
／ライトバッファの中の１組を非活性状態にできる。そ
の時の、動作電流は８ｉアンペアとなり、図２で述べた
従来技術より約１５％の動作電流を削減できる。
る第３のヒューズ素子（シフトリダンダンシー処理用ヒ
ューズ）の切断によって書き込み読み出し回路を非活性
化する複数の制御手段として、第３のヒューズに代え
て、第１のヒューズ素子が切断されているか否かを個々
に検出するとともにその検出結果からキラー信号を発生
して書き込み読み出し回路の活性または非活性を制御す
る論理回路からなる複数のヒューズ切断検出回路を用い
る構成とするので、カラムデコーダおよびセンスアンプ
／ライトバッファの中の１組を非活性状態にできる。そ
の時の、動作電流は８ｉアンペアとなり、図２で述べた
従来技術より約１５％の動作電流を削減できる。
【００５９】また、ヒューズ切断検出回路はヒューズを
含んでおらず、各信号線の下層に配置できるため、チッ
プサイズを増大させることはないため、１ウエハーあた
りの有効ペレット数を減らすことなく、動作電流を削減
出来る。
含んでおらず、各信号線の下層に配置できるため、チッ
プサイズを増大させることはないため、１ウエハーあた
りの有効ペレット数を減らすことなく、動作電流を削減
出来る。
【図１】本発明の実施の形態を示すシフトリダンダンシ
ー回路を使用した冗長メモリセル置換方式の半導体記憶
回路の構成図である。
ー回路を使用した冗長メモリセル置換方式の半導体記憶
回路の構成図である。
【図２】従来のシフトリダンダンシー回路を使用した冗
長メモリセル置換方式の半導体記憶回路の一例の構成図
である。
長メモリセル置換方式の半導体記憶回路の一例の構成図
である。
【図３】シフトリダンダンシー回路の回路図である。
【図４】従来のキラー信号発生回路の回路図である。
【図５】従来のシフトリダンダンシー回路を使用した冗
長メモリセル置換方式の半導体記憶回路の他の例の構成
図である。
長メモリセル置換方式の半導体記憶回路の他の例の構成
図である。
ＭＣ１〜ＭＣ８ メモリセルアレイ ＭＣＲ 冗長メモリセルアレイ ＹＳ１〜ＹＳ８，ＹＳＲ カラムデコーダ ＦＡ１〜ＦＡ８、ＦＡＰ ヒューズ素子 ＥＡ１〜ＥＡ８、ＥＡＲ キラー信号 ＷＡ１〜ＷＡ８、ＷＡＲ 入出力信号線 ＦＳ１〜ＦＳ８ 切り替え信号線 ＦＫ２〜ＦＫ８ ヒューズ切断検出回路 ＳＦ１〜ＳＦ８ シフトリダンダンシー回路 ＫＲ１〜ＫＲ８、ＫＲＲ キラー信号発生回路 ＰＲ１ プログラム回路 ＩＮＶ２ インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/413 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 複数のメモリセルアレイと、冗長メモリ
セルアレイと、これらのメモリにデータを書き込み読み
出すためのカラムデコーダ、センスアンプおよびライト
バッファからなる書き込み読み出し回路と、複数の前記
メモリセルアレイそれぞれに対応するとともに一端が電
源電位に接続される複数の第１のヒューズ素子と、内蔵
する第２のヒューズ素子を切断することによって前記第
１のヒューズ素子の他端に電源電位または接地電位を選
択的に接続するプログラム回路と、前記第１のヒューズ
素子の切断により不良メモリセルアレイを前記冗長セル
アレイに置換制御する複数のシフトリダンダンシー回路
と、内蔵する第３のヒューズ素子の切断によって前記書
き込み読み出し回路を非活性化する複数の制御手段とを
それぞれ備える半導体記憶装置において、前記制御手段
は、前記第３のヒューズに代えて、前記第１のヒューズ
素子が切断されているか否かを個々に検出するとともに
その検出結果からキラー信号を発生して書き込み読み出
し回路の活性または非活性を制御する論理回路からなる
複数のヒューズ切断検出回路を用いる構成とすることを
特徴とする半導体記憶装置。 - 【請求項２】 前記ヒューズ切断検出回路は、前記第１
のヒューズ素子の両端の電位を入力とし、前記第１のヒ
ューズ素子が切断されたか否かを前記第１のヒューズ素
子両端の電位差によって検出する請求項１記載の半導体
記憶回路。 - 【請求項３】 前記ヒューズ切断検出回路は、この回路
を含む前記各回路間接続の信号線が形成される配線層の
さらに下の層に配置する請求項１記載の半導体記憶回
路。 - 【請求項４】 前記ヒューズ切断検出回路は、前記第１
のヒューズの一端の電源電位と他端の電位をインバータ
を介した電位とをそれぞれ入力する論理回路からなり、
この論理回路を、電源電位と前記プログラム回路の出力
端との間に直列接続された前記第１のヒューズ群のうち
電源電位から第２番目以降の各ヒューズ毎にそれぞれ設
ける請求項１記載の半導体記憶回路。 - 【請求項５】 前記ヒューズ切断検出回路の出力は、複
数の前記書き込み読み出し回路のうち、切断された前記
第１のヒューズに対応する回路の電源電流を遮断する制
御信号に用いる請求項１記載の半導体記憶回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26559197A JP3157753B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体記憶回路 |
| US09/161,217 US6021075A (en) | 1997-09-30 | 1998-09-28 | Semiconductor memory circuit having shift redundancy circuits |
| KR1019980040634A KR100313203B1 (ko) | 1997-09-30 | 1998-09-29 | 시프트리던던시회로를가지는반도체메모리회로 |
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