KR970012155A - 로우 핀 카운트-와이드 메모리 장치와 시스템 및 방법 - Google Patents

로우 핀 카운트-와이드 메모리 장치와 시스템 및 방법 Download PDF

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KR970012155A
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모한 라오 지.알.
티. 테일러 로날드
샤르마 수드히르
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죠지 엔. 알렉시
씨러스 로직 인코포레이티드
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Abstract

멀티플렉스된 주소/데이타 입력/출력(230)을 포함하고 있는 메모리 장치(200). 회로(200)는 메모리 셀들의 어레이(201)를 바탕으로 하고 있으며, 최소한 한 개의 주소 비트에 대하여 어레이내의 셀들중 최소한 한 개를 어드레싱시키는 회로(202,204)와, 셀들 중 어드레스된 셀과 데이타를 교환시키는 회로(208,210,211,212)를 포함한다. 메모리 장치(200)는 또한 처음 시간 멀티플렉스된 입력/출력에 나타난 주소 비트를 어드레싱 회로에 전달하며 두번째 시간에는 데이타 교환 회로와 멀티플렉스된 입력/출력 사이에서 데이타의 교환을 가능케 해주는 제어 회로(206)를 포함하고 있다.

Description

로우 핀 카운트- 와이드 메모리 장치와 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리들을 실현시킨 메모리 장치들이 사용된 전형적인 데이타 프로세싱 시스템이 높은 수준의 기능 블록도,
제2도는 본 발명의 원리들을 실현시킨 메모리 장치의 높은 수준의 기능 블록도,
제3도는 제2도의 메모리 장치를 동작시키는 새롭고 비관례적인 방법 동안에 하나의 엑세스 주기를 도시한 시간도.

Claims (29)

  1. 메모리 장치에 있어서, 멀티플렉스된 주소/데이타입력/출력과, 메모리 셀들의 어레이와, 최소한 한개의 비트에 대하여 상기 어레이의 상기 셀들중 최소한 한 개를 어드레스시키는 회로와, 상기 셀들중 어드레스된 셀과 데이타를 교환하는 회로와, 처음 기간 동안에 상기 멀티플렉스된 입력/출력에 나타난 주소 비트를 상기 어드레싱 회로에 전달하고, 두번째 기간 동안에는 상기 교환 회로와 상기 멀티플렉스된 입력/출력 사이에서 데이타 교환을 할 수 있게 해주는 제어 회로로 구성된 메모리 장치.
  2. 제1항에 있어서, 상기 최초의 기간은 상기 메모리 장치에 의해 수신된 열 주소 스트로브의 로직하이(logic high) 기간에 의해 정의되며 두번째 기간은 상기 열 주소 스트로브의 로직 로우(logic low) 기간에 의해 정의되는 메모리 장치.
  3. 제1항에 있어서, 상기 어드레싱 회로는 상기 어레이에 연결된 로우 디코더와 컬럼 디코더로 구성되고 상기 데이타 교환 회로는 상기 컬럼 디코더와 상기 어레이를 연결하는 다수의 감지증폭기와 상기 디코더로 구성되며 상기 제어 회로는 처음 기간에 상기 멀티플렉스된 핀을 상기 로우 및 컬럼 디코더의 주소 입력부에 선택적으로 연결하고, 두 번째 기간에 상기 멀티플렉스된 입력/출력을 상기 컬럼 디코더의 데이타 포트에 연결하는 멀티플렉싱 회로로 구성되는 메모리 장치.
  4. 제1항에 있어서, 상기 최소한 한 개의 멀티플렉스된 입력/출력은 처음 기간 동안에 멀티플렉스된 주소버스에서 직렬로 열 주소 비트와 컬럼 주소를 받아들이는 메모리 장치.
  5. 제3항에 있어서, 상기 어레이내의 상기 선택된 셀과 데이타를 교환하는 회로가, 상기 멀티플렉스된 입력/출력에 연결된 입력과 상기 컬럼 디코더의 상기 데이타 포트에 연결된 출력을 갖고 있는 데이타 래치를 포함하는 라이트 경로(write path)와, 상기 컬럼 디코더의 상기 데이타 포트에 연결된 판독증폭기와 상기 판독 증폭기에 연결된 출력 래치 및 출력 래치와 사이 멀티플렉스된 입력/출력을 연결하는 출력 버퍼를 포함하는 판독 경로(read path)로 구성된 메모리 장치.
  6. 제3항에 있어서, 상기 교환회로가, 라이트(write) 연산 동안에 멀티플렉스된 입력/출력은 상기 컬럼 디코더의 상기 데이타 포트와 연결하기 위한 제1경로와 판독 연산 동안에 상기 최소한 한개의 멀티플렉스된 입력/출력을 상기 컬럼 디코더의 상기 데이타 포트와 연결하기 위한 제2경로로 구성되어 있는 메모리 장치.
  7. 제1항에 있어서, 상기 처음 기간 동안에 프리차지(precharge) 상태에 있는 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 장치가 동기 DRAM 장치로 구성되며, 상기 최소한 한개의 주소 비트와 데이타가 클럭과 동기화된 상기 최소한 한개의 멀티플렉스된 입력/출력상에 나타나는 메모리 부분.
  9. 메모리 장치에 있어서, 최소한 한개의 전용 주소 핀과, 최소한 한개의 전용 데이타 핀과, 최소한 한개의 멀티플렉스된 주소/데이타 핀과, 워드 라인과 관련이 있는 열과 비트 라인과 관련이 있는 행으로 되어 있는 동적 랜덤 억세스 메모리 셀들의 어레이와, 상기 전용 주소 핀과 상기 멀티플렉스된 주소/데이타 핀에서 수신된 주소 비트들에 대하여 최소한 한개의 상기 셀을 가지고 있는 선택된 저장 위치에 억세스하기 위하여 워드 라인과 최소한 한개의 상기 비트 라인을 선택하는 어드레싱 회로와, 멀티플렉스된 주소/데이타와 전용 데이타 핀들과 상기 어레이 사이에서의 데이타 교환을 제어하는 데이타 제어 회로와, 비활동 주기 동안에 상기 멀티플렉스된 핀에 나타난 최소한 한개의 주소 비트를 상기 어드레싱 회로에 전달하는 상기 어드레싱 회로에 멀티플렉스된 주소/데이타 핀을 연결하며 활동주기 동안에는, 상기 멀티플렉스된 핀과 상기 어레이 사이에서 데이타 비트를 교환하는 상기 데이타 제어 회로에 상기 멀티플렉스된 주소/데이타 핀을 연결하는 데이타 입력/출력 회로로 구성된 메모리 장치.
  10. 제9항에 있어서, 상기 입력 제어 회로가 활동 주기 동안에 상기 전용 데이타 핀과 상기 어레이 사이에서 데이타 비트를 교환하는 상기 데이타 제어 회로와 상기 전용 데이타 핀을 연결하는 메모리 장치.
  11. 제10항에 있어서, 상기 데이타 제어 회로가 상기 어레이의 상기 비트 라인들에 연결된 다수의 감지 증폭기들과, 상기 감지 증폭기들에 연결된 컬럼 디코더와, 상기 멀티플렉스된 핀과 상기 전용 데이타 핀에 연결된 입력 버퍼와 수신시 라이트(write) 인에이블 신호에 대해 데이타를 상기 컬럼 디코더에 연결하는 데이타래치와, 활동 주기 동안에 상기 멀티플렉스된 핀과 상기 데이타 핀을 상기 데이타 래치에 연결하는 멀티플레서로 구성된 라이트데이타 결로와 상기 컬럼 디코더에 연결된 판독 증폭기와 상기 판독 증폭기에 연결된 출력 래치와 상기 출력 래치에 연결되어 있으며, 출력 인에이블 신호에 대하여 상기 출력 래치를 상기 전용 데이타 및 멀티플렉스된 핀들과 연결해 주는 출력 버퍼를 가지고 있는 판독 데이타 경로로 구성되어 있는 메모리 장치.
  12. 제11항에 있어서, 상기 멀티플렉서가 상기 활동 주기를 정의하는 수신된 열 주소 스트로브의 로직 로우 기간에 대해서 상기 멀티플렉스된 핀들과 상기 데이타 핀들을 상기 데이타 래치에 연결하는 메모리 장치.
  13. 재9항에 있어서, 상기 비활동 주기가 수신된 열 주소 스트로브의 로직 하이 주기에 해당하며, 상기 활동 주기는 상기 열 주소 스트로브의 로직 로우 주기에 해당되는 메모리 장치.
  14. 제9항에 있어서, 상기 최소한 한개의 전용 주소 핀이 높은 단위(high order)의 주소 비트를 수신하는 메모리 장치.
  15. 한 프로세싱 시스템에 있어서, 데이타를 다루는 프로세싱 회로와, 상기 프로세싱 회로에 연결된 어드레스 버스와, 상기 프로세싱 회로에 연결된 데이타 버스와, 메모리 장치로 구성되어 있으며, 상기 메모리 장치는 멀티플렉스된 주소/데이타 입력과, 메모리 셀들의 어레이와 최소한 한개의 주소 비트에 대해 상기 어레이의 상기 셀들중 최소한 한개를 어드레싱시키는 회로와, 상기 셀들중 어드레스된 셀과 데이타를 교환하는 회로와 제어 회로, 및 인터페이스 회로로 구성되어 있으며, 상기 제어 회로는 처음 시간동안에는 상기 어드레싱 회로에 상기 멀티플렉스된 핀에 나타난 주소 비트를 전달하고, 두번째 시간 동안에는 상기 멀티플렉스된 핀과 상기 교환 회로 사이에서 데이타 교환을 가능하게 해주며, 상기 인터페이스 회로는 상기 주소와 데이타 버스들로부터 수신된 주소와 데이타 비트들을 상기 메모리 장치의 상기 멀티플렉스된 주소/데이타 핀에 선택적으로 연결해주는 프로세싱 시스템.
  16. 제15항에 있어서, 상기 프로세싱 회로가 일반 목적용 마이크로 프로세서를 포함하고 있는 시스템.
  17. 제15항에 있어서, 프로세싱 회로가 디스플레이 제어기를 포함하고 있는 시스템.
  18. 제15항에 있어서, 메모리 셀들의 상기 어레이가 동적 랜덤 억세스 메모리 셀들을 포함하고 있는 시스템.
  19. 제15항에 있어서, 상기 메모리가 시스템 메모리의 한 부분을 구성하고 있는 시스템.
  20. 제15항에 있어서, 상기 메모리가 프레임 버퍼의 한 부분을 구성하고 있는 시스템.
  21. 제15항에 있어서, 상기 인터페이스 회로가 코어 로직을 포함하고 있는 시스템.
  22. 메모리 장치를 제어하는 방법에 있어서, 상기 메모리 장치는 멀티플렉스된 주소/데이타 입력/출력, 메모리 셀들의 어레이, 어레이내의 셀들을 어드레스하는 어드레스 회로, 어드레스된 셀과 데이타를 포함하는 데이타 입력/출력회로를 포함하고 있으며, 멀티플렉스된 입력/출력에 나타난 최소한 한개의 주소 비트를 처음 시간 동안에는 어드레스 회로에 전달하고, 두번째 시간동안에는 상기 멀티플렉스된 입력/출력과 상기 데이타 교환 회로 사이에서 데이타를 교환하는 단계를 포함하고 있는 메모리 장치 제어 방법.
  23. 제22항에 있어서, 상기 전달과정이 프리차지(pre-chage) 주기 동안에 최소한 한개의 주소 비트를 전달하는 단계를 포함하고 있는 메모리 장치 제어 방법.
  24. 제23항에 있어서, 프리차지 주기는 수신된 열 주소 스트로브의 로직 하이 주기에 해당한다.
  25. 제22항에 있어서, 상기 전달 과정이 멀티플렉스된 주소 버스로부터 수신된 최소한 한개의 열 주소 비트를 전달하고 멀티플렉스된 주소 버스로부터 수신된 최소한 한개의 행 주소 비트와 직렬로 전달하는 단계를 포함하고 있는 메모리 장치 제어 방법.
  26. DRAM을 동작시키는 방법에 있어서, 상기 DRAM은 최소한 한개의 전용 주소 핀과 최소한 한개의 데이타 핀과 최소한 한개의 멀티플렉스된 주소/데이타 핀과 동적 랜덤 억세스 메모리 셀들의 어레이와 전용 주소핀과 멀티플렉스된 주소/데이타 핀에 나타난 주소 비트들에 대해 어레이내의 최소한 한개의 셀의 선택된 저장위치에 억세스하는 어드레싱 회로와 멀티플렉스된 주소/데이타와 전용 데이타 핀 및 선택된 위치 사이에서 데이타의 교환을 제어하는 데이타 제어 회로를 포함하고 있으며, 프리차지 시간에, 멀티플렉스된 주소/데이타 핀을 어드레싱 회로를 연결시키고, 멀티플렉스된 비트에 나타난 최소한 한개의 주소 비트를 어드레싱 회로에전달하며, 활동 시간 동안에는, 멀티플렉스된 주소 핀을 데이타 제어 회로에 연결시키고 상기 어레이와 상기 멀티플렉스된 핀 사이에서 데이타 비트를 교환하는 단계를 포함하는 DRAM을 동작시키는 방법.
  27. 제26항에 있어서, 최소한 한개의 주소 비트를 전달하는 상기 과정이 직렬로 열과 행의 주소 비트를 전달하는 단계를 포함하고 있는 방법.
  28. 제26항에 있어서, 상기 교환 과정이 상기 멀티플렉스된 핀에 나타난 데이타를 메모리 어레이에 입력시키는 단계를 포함하는 있는 방법.
  29. 제26항에 있어서, 상기 교환 과정이 멀티플렉스된 핀을 통해 메모리 어레이로부터 데이타를 판독하는 과정을 포함하는 있는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960002003A 1995-08-31 1996-01-30 로우 핀 카운트-와이드 메모리 장치와 시스템 및 방법 KR970012155A (ko)

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