KR100275724B1 - 테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로 - Google Patents

테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로 Download PDF

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Abstract

메모리(memory), 다수개의 패드(pad)들, 다수개의 입출력 장치들, 다수개의 데이터 버스(data bus)들 및 다수개의 멀티플렉서(Multiplexer)들을 구비하는 고속 반도체 메모리 장치가 개시된다. 상기 입출력 장치들은 상기 패드들에 전기적으로 각각 연결된다. 상기 데이터 버스들은 상기 패드들에 전기적으로 각각 연결된다. 상기 멀티플렉서들은 각각 상기 입출력 장치들 중 하나 및 상기 데이터 버스들에 전기적으로 연결되고, 상기 메모리를 테스트하는 직접 억세스 테스트 모드(Direct Access Test Mode)시에는 상기 데이터 버스들로부터 입력되는 데이터를 상기 메모리에 기입하고 노말 모드(Normal Mode)시에는 상기 입출력 장치들로부터 입력되는 데이터를 상기 메모리에 기입한다.

Description

테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로
본 발명은 고속 반도체 메모리 장치에 관한 것으로서, 특히 테스트 타임을 감소시키기 위한 고속 반도체 메모리 장치의 입출력 회로에 관한 것이다.
고속 반도체 메모리 장치는 일반적인 디램(DRAM;Dynamic Random Access Memory) 반도체 장치와는 달리 외부 신호를 입력하는 입출력부, 상기 입출력부로부터 출력되는 명령을 받아서 이를 디코딩(decoding)하는 인터페이스 로직(Interface Logic)부 및 디램으로 구성된다. 이와 같은 고속 반도체 메모리 장치의 디램을 테스트하기 위해서는 직접 억세스 테스트 모드(Direct Access Test Mode)가 사용된다. 직접 억세스 테스트 모드에서는 저주파 테스트 장비를 이용하여 저주파 테스트 장비로부터 출력되는 테스트 신호들이 인터페이스 로직을 바이패스(bypass)하여서 메모리를 직접 접촉함으로써 저주파 테스트 장비는 고속 반도체 메모리 장치의 메모리를 테스트할 수가 있다.
도 1은 종래의 고속 반도체 메모리 장치의 입출력 회로를 설명하기 위한 고속 반도체 메모리 장치의 블록도이다. 도 1을 참조하면, 종래의 고속 반도체 메모리 장치(101)는 제1 내지 제8 패드들(P0∼P7), 제1 내지 제8 입력 파이프라인(pipeline)들(121∼128), 제1 내지 제4 버퍼들(131∼134) 및 디램 셀 어레이(DRAM Cell Array)(111)를 구비한다. 상기 고속 반도체 메모리 장치(101)로 테스트를 위한 로우 어드레스 스트로브 신호(TRASB), 칼럼 어드레스 스트로브 신호(TCASB), 기입 허용 신호(TWE), 래취 인에이블(latch enable) 신호(TWL), 클럭 신호(TCLK), 로우 어드레스 신호(RADR) 및 칼럼 어드레스 신호(CADR)가 외부로부터 입력된다.
도 2는 상기 도 1에 도시된 디램 셀 어레이(111)에 데이터를 기입하기 위한 신호들의 파형도이다. 도 1 및 도 2를 참조하여 직접 억세스 테스트 모드에서 고속 반도체 메모리 장치의 디램 셀 어레이(111)에 데이터를 기입하는 방법을 설명하기로 한다.
상기 디램 셀 어레이(111)의 메모리 셀들을 선택하기 위해서는 먼저, 상기 기입 허용 신호(TWE)가 하이(high)로 액티브(active)되어야한다. 이 상태에서 상기 로우 어드레스 신호(RADR)와 상기 칼럼 어드레스 신호(CADR)가 상기 디램 셀 어레이(111)로 입력되면 상기 디램 셀 어레이(111)의 특정 셀들이 선택된다. 상기 로우 어드레스 신호(RADR)는 상기 로우 어드레스 스트로브 신호(TRASB)가 로우(low)로 액티브될 때 상기 제1 내지 제4 패드들(P0∼P3)을 통하여 상기 제1 내지 제4 버퍼들(131∼134)로 입력된다. 상기 칼럼 어드레스 신호(CADR)는 상기 칼럼 어드레스 스트로브 신호(TCASB)가 로우로 액티브됨에 따라 발생하는 칼럼 래이턴시 신호(COLLAT)가 하이로 액티브될 때 상기 제1 내지 제4 패드들(P0∼P3)을 통하여 상기 제1 내지 제4 버퍼들(131∼134)로 입력된다. 직접 억세스 테스트 모드에서 상기 직접 억세스 테스트 신호(PDA)는 하이로 액티브되므로 상기 제1 내지 제4 버퍼들(131∼134)로 입력된 로우 어드레스 신호(RADR)와 칼럼 어드레스 신호(CADR)는 상기 디램 셀 어레이(111)로 전달되어 상기 디램 셀 어레이(111)의 특정 셀들을 선택한다. 상기 로우 어드레스 신호(RADR)와 상기 칼럼 어드레스 신호(CADR)가 상기 디램 셀 어레이(111)로 입력되고 난 후, 상기 클럭 신호(TCLK)가 발생한다. 상기 클럭 신호(TCLK)의 4사이클동안 외부로부터 상기 디램 셀 어레이(111)로 기입될 데이터가 상기 제1 내지 제8 패드들(121∼128)을 통하여 상기 제1 내지 제8 입력 파이프라인들(121∼128)에 래취된다. 상기 제1 내지 제8 입력 파이프라인들(121∼128)에 래취된 데이터는 상기 칼럼 어드레스 스트로브 신호(TRASB)가 하이로 인액티브(inactive)됨에 따라 발생하는 칼럼 사이클 신호(COLCYC)가 하이로 액티브될 때 상기 디램 셀 어레이(111)로 기입된다.
이와 같이 종래의 고속 반도체 메모리 장치(101)의 디램 셀 어레이(111)를 테스트하기 위해서는 각 데이터마다 테스트 패드를 할당해야하기 때문에 제한된 테스트 핀을 가지고있는 테스트 장비로는 한 번에 테스트 가능한 고속 반도체 메모리 장치(101)의 수가 감소됨으로써 많은 양의 고속 반도체 메모리 장치를 테스트하는데 걸리는 시간이 증가하게 된다. 또한, 상기 테스트 클럭 신호(TCLK)의 4사이클동안 데이터를 상기 제1 내지 제8 입력 파이프라인들(121∼128)로 받아들이는 시간은 일반 디램 반도체 메모리 장치에는 없는 기능이기 때문에, 고속 반도체 메모리 장치의 디램 메모리 셀 어레이를 테스트하는데 걸리는 시간은 일반 반도체 메모리 장치의 테스트 시간에 비해 훨씬 길어지게 된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 내장된 메모리를 테스트하는데 걸리는 시간이 단축되는 고속 반도체 메모리 장치를 제공함에 있다.
도 1은 종래의 고속 반도체 메모리 장치의 입출력 회로를 설명하기 위한 고속 반도체 메모리 장치의 블록도.
도 2는 상기 도 1에 도시된 메모리에 데이터를 기입하기 위한 신호들의 파형도.
도 3은 본 발명에 따른 고속 반도체 메모리 장치의 입출력 회로를 설명하기 위한 고속 반도체 메모리 장치의 블록도.
도 4는 상기 도 3에 도시된 메모리에 데이터를 기입하기 위한 신호들의 파형도.
상기 기술적 과제를 이루기 위하여 본 발명은, 메모리, 다수개의 패드들, 다수개의 입출력 장치들, 다수개의 데이터 버스들 및 다수개의 멀티플렉서들을 구비한다.
상기 메모리에 데이터가 저장된다.
상기 패드들은 외부와 신호를 주고받는다.
상기 입출력 장치들은 상기 패드들에 전기적으로 각각 연결된다.
상기 데이터 버스들은 상기 패드들에 전기적으로 각각 연결된다.
상기 멀티플렉서들은 각각 상기 입출력 장치들 중 하나 및 상기 데이터 버스들에 전기적으로 연결되고, 상기 메모리를 테스트하는 직접 억세스 테스트 모드시에는 상기 데이터 버스들로부터 입력되는 데이터를 상기 메모리에 기입하고 노말 모드시에는 상기 입출력 장치들로부터 입력되는 데이터를 상기 메모리에 기입한다.
상기 본 발명에 따르면, 고속 반도체 메모리 장치를 테스트하는데 걸리는 시간이 단축된다.
이하, 첨부 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 고속 반도체 메모리 장치의 입출력 회로를 설명하기 위한 고속 반도체 메모리 장치의 블록도이다. 도 3을 참조하면, 본 발명에 따른 고속 반도체 메모리 장치(201)는 제1 내지 제8 패드들(P0∼P7), 제1 내지 제8 입출력 장치들(221∼228), 제1 내지 제8 멀티플렉서들(241∼248), 제1 내지 제4 데이터 버스들(B0∼B3), 제1 내지 제4 버퍼들(231∼233) 및 메모리(211)를 구비한다. 상기 고속 반도체 메모리 장치(201)로 테스트를 위한 로우 어드레스 스트로브 신호(TRASB), 칼럼 어드레스 스트로브 신호(TCASB), 기입 허용 신호(TWE), 래취 인에이블(latch enable) 신호(TWL), 클럭 신호(TCLK), 로우 어드레스 신호(RADR) 및 칼럼 어드레스 신호(CADR)가 외부로부터 입력된다.
상기 메모리(211)는 디램(DRAM;Dynamic Random Access Memory)으로 구성된다.
상기 제1 내지 제8 패드들(P0∼P7)은 외부와 신호를 주고받는다. 상기 제1 내지 제8 패드들(P0∼P7)은 상기 제1 내지 제8 입출력 장치들(221∼228)의 입력단들에 전기적으로 각각 연결된다. 직접 억세스 테스트 모드시에는 외부로부터 상기 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)에만 데이터가 인가된다. 상기 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)에 인가되는 데이터는 상기 제1, 제3, 제5 및 제7 입출력 장치들(221,223,225,227)로 전달된다. 외부로부터 입력되는 데이터는 또한 상기 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)을 통하여 상기 제1 내지 제4 데이터 버스들(B0∼B3)로 전달되며, 상기 제1 내지 제4 버스들(B0∼B3)의 데이터는 상기 제1 내지 제8 멀티플렉서들(241∼248)로 전달된다.
상기 제1 내지 제8 입출력 장치들(221∼228)은 각각 상기 제1 내지 제8 패드들(P0∼P7)과 상기 제1 내지 제8 멀티플렉서들(241∼248) 사이에 연결된다. 상기 제1 내지 제8 입출력 장치들(221∼228)은 테스트 모드가 아닌 노말 모드(normal mode)시 상기 제1 내지 제8 패드들(P0∼P7)로부터 전송되는 데이터를 상기 제1 내지 제8 멀티플렉서들(241∼248)로 각각 전달하는 입력 파이프라인(Input Pipeline들로 구성한다.
상기 제1 내지 제4 데이터 버스들(B0∼B3)은 상기 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)에 전기적으로 각각 연결된다. 즉, 상기 제1 패드(P0)에는 제1 데이터 버스(B0)가, 제3 패드(P2)에는 제2 데이터 버스(B1)가, 제5 패드(P4)에는 제3 데이터 버스(B2)가, 제7 패드(P6)에는 제4 데이터 버스(B3)가 연결된다. 그리고, 상기 제1 내지 제4 데이터 버스들(B0∼B3)은 각각 2개의 전선들을 통하여 상기 제1 내지 제8 멀티플렉서들(241∼248)에 연결된다. 즉, 제1 데이터 버스(B0)는 2개의 전선들을 통하여 상기 제1 내지 제8 멀티플렉서들(241∼248)에, 제2 데이터 버스(B1)는 다른 2개의 전선들을 통하여 상기 제1 내지 제8 멀티플렉서들(241∼248)에, 제3 데이터 버스(B2)는 또 다른 2개의 전선들을 통하여 상기 제1 내지 제8 멀티플렉서들(241∼248)에, 제4 데이터 버스(B3)는 또 다른 2개의 전선들을 통하여 상기 제1 내지 제8 멀티플렉서들(241∼248)에 연결된다. 따라서, 상기 제1 내지 제8 멀티플렉서들(241∼248)은 상기 제1 내지 제4 데이터 버스들(B0∼B3)로부터 각각 8개의 비트 데이터를 입력으로 받는다.
상기 제2, 제4, 제6 및 제8 패드들(P1,P3,P5,P7)은 상기 제1 내지 제4 버퍼들(231∼234)의 입력단들에 각각 연결된다. 상기 로우 어드레스 신호(RADR)와 칼럼 어드레스 신호CADR)는 각각 상기 제2, 제4, 제6 및 제8 패드들(P1,P3,P5,P7)을 통하여 상기 제1 내지 제4 버퍼들(231∼234)로 입력된다. 상기 제1 내지 제4 버퍼들(231∼234)의 각 제어단에는 직접 억세스 테스트 신호(PDA)가 인가된다. 따라서 상기 직접 억세스 테스트 신호(PDA)가 논리 하이로서 액티브되면 상기 제1 내지 제4 버퍼들(231∼234)은 상기 제2, 제4, 제6 및 제8 패드들(P1,P3,P5,P7)로부터 각각 입력되는 로우 어드레스 신호(RADR)와 칼럼 어드레스 신호(CADR)를 상기 메모리(211)로 전달한다. 즉, 상기 로우 어드레스 신호(RADR)와 상기 칼럼 어드레스 신호(CADR)에 의해서 상기 메모리(211) 내의 특정 셀들이 선택된다. 상기 메모리(211) 내의 특정 셀들이 선택된 상태에서 상기 제1 내지 제8 멀티플렉서들(241∼248)로부터 데이터가 출력되면 이들 데이터는 상기 메모리(211) 내의 특정 셀들로 기입된다. 상기 직접 억세스 테스트 신호(PDA)가 논리 로우로서 인액티브되면 상기 제1 내지 제4 버퍼들(231∼234)은 상기 제2, 제4, 제6 및 제8 패드들(P1,P3,P5,P7)로부터 입력되는 어드레스 신호들을 출력하지 않는다.
상기 제1 내지 제8 멀티플렉서들(241∼248)의 출력단들은 모두 상기 메모리(211)에 연결된다. 상기 제1 내지 제8 멀티플렉서들(241∼248)의 각 제어단에는 상기 직접 억세스 테스트 신호(PDA)가 인가된다. 상기 직접 억세스 테스트 신호(PDA)가 논리 하이로서 액티브되면, 즉 직접 억세스 테스트 모드이면, 상기 제1 내지 제8 멀티플렉서들(241∼248)은 상기 제1 내지 제4 버스들(B0∼B3)로부터 전달되는 데이터를 출력한다. 상기 직접 억세스 테스트 신호(PDA)가 논리 로우로서 인액티브이면, 즉 노말 모드이면, 상기 제1 내지 제8 멀티플렉서들(241∼248)은 상기 제1 내지 제8 입출력 장치들(221∼228)로부터 전달되는 데이터를 출력한다.
도 4는 상기 도 3에 도시된 메모리에 데이터 기입시의 신호들의 파형도이다. 도 4를 참조하면, 상기 메모리(211)로 데이터가 기입되는 것을 허용하는 기입 허용 신호(TWE)가 논리 하이로 액티브된 상태에서, 즉 직접 억세스 테스트 모드에서, 로우 어드레스 스트로브 신호(TRASB)가 논리 로우로 액티브되면 로우 어드레스 신호(RADR)가 입력되고, 칼럼 어드레스 스트로브 신호(TCASB)가 논리 로우로 액티브됨에 따라 발생하는 칼럼 래이턴시 신호(COLLAT)가 하이로 액티브되면 칼럼 어드레스 신호(CADR)가 입력된다. 이 상태에서 외부로부터 입력되는 데이터는 상기 칼럼 어드레스 스트로브 신호(TCASB)가 하이로 인액티브됨에 따라 발생하는 칼럼 사이클 신호(COLCYC)가 하이로 액티브되면 상기 메모리(211)로 기입된다.
도 4를 참조하여 도 3에 도시된 입출력 회로의 동작을 설명하기로 한다.
직접 억세스 테스트 모드에서 상기 메모리(211)를 테스트하기 위해서는 먼저, 상기 직접 억세스 테스트 신호(PDA)가 논리 하이로 액티브되어야한다. 이 상태에서 상기 메모리(211)가 정상적으로 동작하는 지를 테스트하기 위해서는 상기 메모리(211)에 소정의 데이터를 기입한 후 상기 메모리(211)에 기입된 데이터를 독출하고 독출된 데이터가 상기 메모리(211)에 기입된 데이터와 동일하면 상기 메모리(211)는 정상적으로 동작하는 것으로 판단한다.
직접 억세스 테스트 모드에서 상기 메모리(211)에 소정의 데이터를 기입하기 위하여 상기 메모리(211)에 데이터 기입을 제어하는 기입 허용 신호(TWE)가 하이(high)로 액티브된다. 기입 허용 신호(TWE)가 액티브된 후, 로우 어드레스 스트로브 신호(TRASB)와 칼럼 어드레스 스트로브 신호(TCASB)가 각각 논리 로우로 액티브되면, 외부로부터 상기 제2, 제4, 제6 및 제8 패드들(P1,P3,P5,P7)에 인가되는 로우 어드레스 신호(RADR)와 칼럼 어드레스 신호(CADR)는 각각 상기 제1 내지 제4 버퍼들(231∼234)을 통하여 상기 메모리(211)로 전달된다. 그러면, 상기 메모리(211)의 특정 셀들이 선택된다.
이어서, 외부로부터 상기 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)에 데이터가 인가되면, 이들 데이터는 상기 제1 내지 제4 버스들(B0∼B3)을 통하여 상기 제1 내지 제8 멀티플렉서들(241∼248)로 입력된다. 직접 억세스 테스트 모드에서는 상기 직접 억세스 테스트 신호(PDA)가 액티브되어있으므로 상기 제1 내지 제8 멀티플렉서들(241∼248)로부터 출력되는 데이터(RWD0∼RWD7)는 상기 메모리(211)로 전송된다. 상기 메모리(211)로 전송된 데이터는 로우 어드레스 신호(RADR) 및 칼럼 어드레스 신호(CADR)에 의해 선택된 특정 셀들에 저장된다.
상기 제1 내지 제8 멀티플렉서들(241∼248)로부터 상기 메모리(211)로 기입되는 데이터(RWD0∼RWD7)는 다음 표 1과 같다.
RWD0 RWD1 RWD2 RWD3 RWD4 RWD5 RWD6 RWD7
P0,P2,P4,P6=0000 0 0 0 0 0 0 0 0
P0,P2,P4,P6=1111 1 1 1 1 1 1 1 1
P0,P2,P4,P6=0101 0 1 0 1 0 1 0 1
P0,P2,P4,P6=1010 1 0 1 0 1 0 1 0
상기 표 1에서 보는 바와 같이, 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)에 데이터로써 '1'이 인가되면 상기 메모리(211)에는 '1' 패턴을 기입하게 되고, 반대로 '0'이 인가되면 '0' 패턴을 기입하게 된다. 만일 제1, 제3, 제5 및 제7 패드들(P0,P2,P4,P6)에 데이터로써 '1'과 '0'이 번갈아 인가되면 상기 메모리(211)에는 '10101010' 또는 '01010101'과 같은 체크보드 패턴(Checkboard Pattern)이 기입된다.
이와 같이, 도 3에 도시된 회로에서는 직접 억세스 테스트 모드에서 상기 메모리(211)에 데이터를 기입할 때 노말 모드에서 사용하는 제1 내지 제8 입출력 장치들(221∼228)은 사용되지 않는다. 따라서, 종래의 클럭 신호(TCLK)가 발생할 때 데이터가 제1 내지 제8 입출력 장치들(121∼128)로 전달되는 동작이 본 발명에서는 필요없게 됨으로써 직접 억세스 테스트 모드에서 상기 메모리(211)로 데이터 기입하는데 걸리는 시간이 대폭 감소된다. 상기 메모리(211)로 데이터를 기입하는데 걸리는 시간이 감소된다는 것은 곧 직접 억세스 테스트 모드에서 테스트 시간이 감소됨을 나타낸다. 또한, 로우 어드레스 신호(RADR)와 칼럼 어드레스 신호(CADR)가 인가되는 패드들(P1,P3,P5,P7)과 데이터가 인가되는 패드들(P0,P2,P4,P^)을 분리함으로써 멀티플렉싱(multiplexing)을 지원하지않는 테스트 장비일지라도 직접 억세스 테스트 모드에서 상기 메모리(211)를 테스트할 수가 있게 되었다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 직접 억세스 테스트 모드에서 테스트 시간이 감소되며, 멀티플렉싱을 지원하지않는 테스트 장비일지라도 고속 반도체 메모리 장치의 메모리를 테스트할 수가 있다.

Claims (6)

  1. 데이터를 저장하는 메모리;
    외부와 신호를 주고받는 다수개의 패드들;
    상기 패드들에 전기적으로 각각 연결된 다수개의 입출력 장치들;
    상기 패드들에 전기적으로 각각 연결된 다수개의 데이터 버스들; 및
    각각 상기 입출력 장치들 중 하나 및 상기 데이터 버스들에 전기적으로 연결되고, 상기 메모리를 테스트하는 직접 억세스 테스트 모드시에는 상기 데이터 버스들로부터 입력되는 데이터를 상기 메모리에 기입하고 노말 모드시에는 상기 입출력 장치들로부터 입력되는 데이터를 상기 메모리에 기입하는 다수개의 멀티플렉서들을 구비하는 것을 특징으로 하는 고속 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 입출력 장치는 상기 패드들로부터 입력되는 데이터를 일시 저장하는 파이프라인인 것을 특징으로 하는 고속 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 멀티플렉서는 직접 억세스 테스트 신호에 의해 제어되며 상기 직접 억세스 테스트 모드시에는 상기 직접 억세스 테스트 신호가 액티브이고, 상기 노말 모드시에는 상기 직접 억세스 테스트 신호가 인액티브인 것을 특징으로 하는 고속 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 직접 억세스 테스트 신호는 논리 하이이면 액티브이고, 논리 로우이면 인액티브인 것을 특징으로 하는 고속 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 데이터 버스들과 상기 멀티플렉서들은 상기 데이터 버스들의 2배에 해당하는 수의 버스들로 연결되는 것을 특징으로 하는 고속 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 입출력 장치들 중 상기 패드들에 연결되지 않는 입출력 장치들에 전기적으로 각각 연결되며 외부로부터 어드레스 신호들이 인가되는 다수개의 다른 패드들; 및
    상기 다른 패드들에 전기적으로 각각 연결되고 상기 직접 억세스 테스트 신호가 액티브이면 상기 어드레스 신호들을 상기 메모리로 출력하는 다수개의 버퍼들을 더 구비하는 것을 특징으로 하는 고속 반도체 메모리 장치.
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