JPH11162200A - 高速半導体メモリ装置の入出力回路及びその高速半導体メモリ装置 - Google Patents

高速半導体メモリ装置の入出力回路及びその高速半導体メモリ装置

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JPH11162200A
JPH11162200A JP10214567A JP21456798A JPH11162200A JP H11162200 A JPH11162200 A JP H11162200A JP 10214567 A JP10214567 A JP 10214567A JP 21456798 A JP21456798 A JP 21456798A JP H11162200 A JPH11162200 A JP H11162200A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 直接アクセステストモードでテスト時間が短
縮され、マルチプレキシングを支援しないテスト装備で
あっても高速半導体メモリ装置のメモリをテストするこ
とができる高速半導体メモリ装置を提供する。 【解決手段】 メモリ211、多数個のパッドP0-P7、多数
個の入出力装置221-228、多数個のデータバスB0-B3及び
多数個のマルチプレクサ241-248を具備する。入出力装
置はパッドへ電気的に各々連結される。データバスはパ
ッドへ電気的に各々連結される。マルチプレクサは各々
入出力装置の中一つ及びデータバスへ電気的に連結さ
れ、メモリをテストする直接アクセステストモード時に
はデータバスから入力されるデータをメモリへ書込み、
ノーマルモード時には入出力装置から入力されるデータ
をメモリへ書込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速半導体メモリ装
置に係り、特にテストタイムを短縮するための高速半導
体メモリ装置の入出力回路に関するものである。
【０００２】
【従来の技術】高速半導体メモリ装置は、一般的なDRAM
半導体装置とは異なり、外部信号を入力する入出力部、
前記入出力部から出力される命令を受けこれをディコー
ディングするインタフェースロジック部、及びDRAMとか
ら構成される。このような高速半導体メモリ装置のDRAM
をテストするためには直接アクセステストモードが使わ
れる。直接アクセステストモードでは、低周波テスト装
備を利用し低周波テスト装備から出力されるテスト信号
がインタフェースロジックをバイパスして、メモリに直
接接続することによって、低周波テスト装備が高速半導
体メモリ装置のメモリをテストできる。
【０００３】図１は従来の高速半導体メモリ装置の入出
力回路を説明するための高速半導体メモリ装置のブロッ
ク図である。図１を参照すれば、従来の高速半導体メモ
リ装置101は、第１乃至第８パッドP0〜P7、第１乃至第
８入力パイプライン121〜128、第１乃至第４バッファ13
1〜134、及びDRAMセルアレイ111を具備する。前記高速
半導体メモリ装置101でテストのためのローアドレスス
トローブ信号TRASB、カラムアドレスストローブ信号TCA
SB、書込許容信号TWE、ラッチイネーブル信号TWL、クロ
ック信号TCLK、ローアドレス信号RADR、及びカラムアド
レス信号CADRが外部から入力される。
【０００４】図２は前記図１に示されたDRAMセルアレイ
111へデータを書込むための信号の波形図である。図１
及び図２を参照して直接アクセステストモードで高速半
導体メモリ装置のDRAMセルアレイ111へデータを書込む
方法を説明する。
【０００５】前記DRAMセルアレイ111のメモリセルを選
択するためには、まず、前記書込許容信号TWEがハイに
アクティブされなければならない。この状態で前記ロー
アドレス信号RADRと前記カラムアドレス信号CADRが前記
DRAMセルアレイ111へ入力されれば、前記DRAMセルアレ
イ111の特定セルが選択される。前記ローアドレス信号R
ADRは、前記ローアドレスストローブ信号TRASBがロー
（low)にアクティブされる時、前記第１乃至第４パッド
P0〜P3を通じ前記第１乃至第４バッファ131〜134へ入力
される。前記カラムアドレス信号CADRは、前記カラムア
ドレスストローブ信号TCASBがローにアクティブされる
ことによって発生するカラム待ち時間信号COLLATがハイ
にアクティブされる時、前記第１乃至第４パッドP0〜P3
を通じ前記第１乃至第４バッファ131〜134へ入力され
る。
【０００６】直接アクセステストモードでは前記直接ア
クセステスト信号PDAがハイにアクティブされるので、
前記第１乃至第４バッファ131〜134へ入力されたローア
ドレス信号RADRとカラムアドレス信号CADRは、前記DRAM
セルアレイ111へ伝達され前記DRAMセルアレイ111の特定
セルを選択する。前記ローアドレス信号RADRと前記カラ
ムアドレス信号CADRが前記DRAMセルアレイ111へ入力さ
れた後、前記クロック信号TCLKが発生する。前記クロッ
ク信号TCLKの4サイクル間、外部から前記DRAMセルアレ
イ111へ書込まれるデータが前記第１乃至第８パッド90
〜97を通じ前記第１乃至第８入力パイプライン121〜128
にラッチされる。前記第１乃至第８入力パイプライン12
1〜128にラッチされたデータは前記カラムアドレススト
ローブ信号TRASBがハイにイナクティブされることによ
って発生するカラムサイクル信号COLCYCがハイにアクテ
ィブされる時、前記DRAMセルアレイ111へ書込まれる。
【０００７】このように、従来の高速半導体メモリ装置
101のDRAMセルアレイ111をテストするためには、各デー
タごとにテストパッドを割当てる必要があるために、制
限されたテストピンを有するテスト装備としては一回に
テスト可能な高速半導体メモリ装置101の数が減ること
によって、多量の高速半導体メモリ装置をテストするの
に掛かる時間が延びてしまう。また、前記テストクロッ
ク信号TCLKの４サイクル間に、データを前記第１乃至第
８入力パイプライン121〜128に受け入れる時間は一般の
DRAM半導体メモリ装置にはない機能であるので、高速半
導体メモリ装置のDRAMメモリセルアレイをテストするの
に掛かる時間は、一般の半導体メモリ装置のテスト時間
に比べはるかに延びる。
【０００８】
【発明が解決しようとする課題】本発明が果たそうとす
る技術的課題は、内蔵されたメモリをテストするのに掛
かる時間が短縮される高速半導体メモリ装置の入出力回
路及びその高速半導体メモリ装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、メモリ、多数個のパッド、多数個の
入出力装置、多数個のデータバス及び多数個のマルチプ
レクサを具備する。前記メモリへデータが貯蔵される。
前記パッドは外部と信号をやり取りする。前記入出力装
置は前記パッドへ電気的に各々連結される。前記データ
バスは前記パッドへ電気的に各々連結される。前記マル
チプレクサは各々前記入出力装置の中一つ及び前記デー
タバスへ電気的に連結され、前記メモリをテストする直
接アクセステストモード時には前記データバスから入力
されるデータを前記メモリへ書込み、ノーマルモード時
には前記入出力装置から入力されるデータを前記メモリ
へ書込む。
【００１０】前記本発明によれば、高速半導体メモリ装
置をテストするのに掛かる時間が短縮される。
【００１１】
【発明の実施の形態】以下、添附した図面を通じて本発
明の望ましい実施の形態を詳細に説明する。
【００１２】図３は、本実施の形態にともなう高速半導
体メモリ装置の入出力回路を説明するための高速半導体
メモリ装置のブロック図である。
【００１３】図３を参照すれば、本発明にともなう高速
半導体メモリ装置201は第１乃至第８パッドP0〜P7、第
１乃至第８入出力装置221〜228、第１乃至第８マルチプ
レクサ241〜248、第１乃至第４データバスB0〜B3、第１
乃至第４バッファ231〜234及びメモリ211を具備する。
前記高速半導体メモリ装置201でテストのためのローア
ドレスストローブ信号TRASB、カラムアドレスストロー
ブ信号TCASB、書込許容信号TWE、ラッチイネーブル信号
TWL、クロック信号TCLK、ローアドレス信号RADR及びカ
ラムアドレス信号CADRが外部から入力される。前記メモ
リ211はDRAMにより構成される。
【００１４】前記第１乃至第８パッドP0〜P7は外部と信
号をやり取りする。前記第１乃至第８パッドP0〜P7は、
前記第１乃至第８入出力装置221〜228の入力端へ電気的
に各々連結される。直接アクセステストモード時には外
部から前記第１、第３、第５及び第７パッドP0、P2、P
4、P6へのみデータが印加される。前記第１、第３、第
５及び第７パッドP0、P2、P4、P6へ印加されるデータ
は、前記第１、第３、第５及び第７入出力装置221、22
3、225、227へ伝達される。外部から入力されるデータ
は、また前記第１、第３、第５及び第７パッドP0、P2、
P4、P6を通じ前記第１乃至第４データバスB0〜B3へ伝達
され、前記第１乃至第４バスB0〜B3のデータは前記第１
乃至第８マルチプレクサ241〜248へ伝達される。
【００１５】前記第１乃至第８入出力装置221〜228は、
各々前記第１乃至第８パッドP0〜P7と前記第１乃至第８
マルチプレクサ241〜248間に連結される。前記第１乃至
第８入出力装置221〜228は、テストモードでないノーマ
ルモードの時、前記第１乃至第８パッドP0〜P7から伝送
されるデータを前記第１乃至第８マルチプレクサ241〜2
48へ各々伝達する入力パイプラインで構成される。
【００１６】前記第１乃至第４データバスB0〜B3は、前
記第１、第３、第５及び第７パッドP0、P2、P4、P6へ電
気的に各々連結される。すなわち、前記第１パッドP0に
は第１データバスB0が、第３パッドP2には第２データバ
スB1が、第５パッドP4には第３データバスB2が、第７パ
ッドP6には第４データバスB3が連結される。そして、前
記第１乃至第４データバスB0〜B3は、各々２本の電線を
通じ前記第１乃至第８マルチプレクサ241〜248へ連結さ
れる。すなわち、第１データバスB0は２本の電線を通じ
前記第１乃至第８マルチプレクサ241〜248へ、第２デー
タバスB1は異なる２本の電線を通じ前記第１乃至第８マ
ルチプレクサ241〜248へ、第３データバスB2はさらに他
の２本の電線を通じ前記第１乃至第８マルチプレクサ24
1〜248へ、第４データバスB3はさらに他の２本の電線を
通じ前記第１乃至第８マルチプレクサ241〜248へ連結さ
れる。したがって、前記第１乃至第８マルチプレクサ24
1〜248は、前記第１乃至第４データバスB0〜B3から各々
８個のビットデータを入力として受ける。
【００１７】前記第２、第４、第６及び第８パッドP1、
P3、P5、P7は、前記第１乃至第４バッファ231〜234の入
力端へ各々連結される。前記ローアドレス信号RADRとカ
ラムアドレス信号CADRは、各々前記第２、第４、第６及
び第８パッドP1、P3、P5、P7を通じ前記第１乃至第４バ
ッファ231〜234へ入力される。前記第１乃至第４バッフ
ァ231〜234の各制御端には直接アクセステスト信号PDA
が印加される。したがって、前記直接アクセステスト信
号PDAが論理ハイにアクティブされれば、前記第１乃至
第４バッファ231〜234は、前記第２、第４、第６及び第
８パッドP1、P3、P5、P7から各々入力されるローアドレ
ス信号RADRとカラムアドレス信号CADRを前記メモリ211
へ伝達する。すなわち、前記ローアドレス信号RADRと前
記カラムアドレス信号CADRによって前記メモリ211内の
特定セルが選択される。前記メモリ211内の特定セルが
選択された状態で、前記第１乃至第８マルチプレクサ24
1〜248からデータが出力されれば、これらデータは前記
メモリ211内の特定セルへ書込まれる。前記直接アクセ
ステスト信号PDAが論理ローにインアクティブされれ
ば、前記第１乃至第４バッファ231〜234は前記第２、第
４、第６及び第８パッドP1、P3、P5、P7から入力される
アドレス信号を出力しない。
【００１８】前記第１乃至第８マルチプレクサ241〜248
の出力端はすべて前記メモリ211へ連結される。前記第
１乃至第８マルチプレクサ241〜248の各制御端には前記
直接アクセステスト信号PDAが印加される。前記直接ア
クセステスト信号PDAが論理ハイにアクティブされれ
ば、すなわち、直接アクセステストモードならば、前記
第１乃至第８マルチプレクサ241〜248は前記第１乃至第
４バスB0〜B3から伝達されるデータを出力する。前記直
接アクセステスト信号PDAが論理ローにインアクティブ
されれば、すなわち、ノーマルモードならば、前記第１
乃至第８マルチプレクサ241〜248は前記第１乃至第８入
出力装置221〜228から伝達されるデータを出力する。
【００１９】図４は、前記図３に示されたメモリへデー
タ書込む時の信号の波形図である。
【００２０】図４を参照すれば、前記メモリ211へデー
タが書込めることを許す書込許容信号TWEが論理ハイに
アクティブされた状態で、すなわち、直接アクセステス
トモードで、ローアドレスストローブ信号TRASBが論理
ローにアクティブされれば、ローアドレス信号RADRが入
力され、カラムアドレスストローブ信号TCASBが論理ロ
ーにアクティブされることによって発生するカラム待ち
時間信号COLLATがハイにアクティブされれば、カラムア
ドレス信号CADRが入力される。この状態で外部から入力
されるデータは、前記カラムアドレスストローブ信号TC
ASBがハイにインアクティブされることによって発生す
るカラムサイクル信号COLCYCがハイにアクティブされ
て、前記メモリ211へ書込まれる。
【００２１】図４を参照して図３に示された入出力回路
の動作を説明する。
【００２２】直接アクセステストモードで前記メモリ21
1をテストするためには、まず、前記直接アクセステス
ト信号PDAが論理ハイにアクティブされなければならな
い。この状態で、前記メモリ211が正常に動作している
かをテストするためには、前記メモリ211へ所定のデー
タを書込んだ後、前記メモリ211へ書込んだデータを読
出し、読出されたデータが前記メモリ211へ書込まれた
データと同一であれば、前記メモリ211は正常に動作す
ることと判断する。
【００２３】直接アクセステストモードで前記メモリ21
1へ所定のデータを書込むために、前記メモリ211へデー
タ書込を制御する書込許容信号TWEがハイにアクティブ
される。書込許容信号TWEがアクティブされた後、ロー
アドレスストローブ信号TRASBとカラムアドレスストロ
ーブ信号TCASBが各々論理ローにアクティブされれば、
外部から前記第２、第４、第６及び第８パッドP1、P3、
P5、P7へ印加されるローアドレス信号RADRとカラムアド
レス信号CADRは、各々前記第１乃至第４バッファ231〜2
34を通じ前記メモリ211へ伝達される。すると、前記メ
モリ211の特定セルが選択される。
【００２４】続いて、外部から前記第１、第３、第５及
び第７パッドP0、P2、P4、P6へデータが印加されれば、
これらデータは前記第１乃至第４バスB0〜B3を通じ前記
第１乃至第８マルチプレクサ241〜248へ入力される。直
接アクセステストモードでは前記直接アクセステスト信
号PDAがアクティブされているので、前記第１乃至第８
マルチプレクサ241〜248から出力されるデータRWD0〜RW
D7は前記メモリ211へ伝送される。前記メモリ211へ伝送
されたデータは、ローアドレス信号RADR及びカラムアド
レス信号CADRに応じて選択された特定セルへ貯蔵され
る。
【００２５】前記第１乃至第８マルチプレクサ241〜248
から前記メモリ211へ書込まれるデータRWD0〜RWD7は、
次の表１の通りである。
【００２６】
【表１】
【００２７】前記表１に示すように、第１、第３、第５
及び第７パッドP0、P2、P4、P6にデータとして'１’が
印加されれば、前記メモリ211には'１'パターンを書込
むようになり、反対に'０’が印加されれば、'０'パタ
ーンを書込むようになる。もしも第１、第３、第５及び
第７パッドP0、P2、P4、P6にデータとして'１'と'０’
が交互に印加されれば、前記メモリ211には'10101010'
または'01010101'のようなチェックボードパターンが書
込まれる。
【００２８】このように、図３に示された回路では、直
接アクセステストモードで前記メモリ211へデータを書
込む時には、ノーマルモードで使用する第１乃至第８入
出力装置221〜228は使われない。したがって、従来のク
ロック信号TCLKが発生する時にデータが第１乃至第８入
出力装置121〜128へ伝達される動作が、本実施の形態で
は要らなくなり、直接アクセステストモードで前記メモ
リ211へデータを書込むのに掛かる時間が大幅に短縮さ
れる。前記メモリ211へデータを書込むのに掛かる時間
が短縮されるということは、すなわち、直接アクセステ
ストモードにおいてテスト時間が短縮されることを示
す。また、ローアドレス信号RADRとカラムアドレス信号
CADRが印加されるパッドP1、P3、P5、P7とデータが印加
されるパッドP0、P2、P4、P6を分離することによって、
マルチプレキシングを支援しないテスト装備であっても
直接アクセステストモードで前記メモリ211をテストす
ることができるようになった。
【００２９】本発明は前記実施の形態に限らず、多くの
変形が本発明の技術的思想内で当分野で通常の知識を持
った者によって可能なことは明白である。
【００３０】
【発明の効果】前述したように、本発明によれば、直接
アクセステストモードでテスト時間が短縮され、マルチ
プレキシングを支援しないテスト装備であっても高速半
導体メモリ装置のメモリをテストすることができる。
【００３１】
【図面の簡単な説明】
【図１】従来の高速半導体メモリ装置の入出力回路を説
明するための高速半導体メモリ装置のブロック図であ
る。
【図２】前記図１に示されたメモリへデータを書込むた
めの信号の波形図である。
【図３】本実施の形態にともなう高速半導体メモリ装置
の入出力回路の例を説明するための高速半導体メモリ装
置のブロック図である。
【図４】前記図３に示されたメモリにデータを書込むた
めの信号の波形図である。
【符号の説明】
201 高速半導体メモリ装置 211 メモリ 221〜228 第１乃至第８入出力装置 231〜234 第１乃至第４バッファ 241〜248 第１乃至第８マルチプレクサ B0〜B3 第１乃至第４データバス CADR カラムアドレス信号 PDA 直接アクセステスト信号 P0〜P7 第１乃至第８パッド RADR ローアドレス信号 TCASB カラムアドレスストローブ信号 TCLK クロック信号 TRASB ローアドレスストローブ信号 TWE 書込許容信号 TWL ラッチイネーブル信号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データを貯蔵するメモリと、 外部と信号をやりとりする多数個のパッドと、 前記パッドへ電気的に各々連結された多数個の入出力装
    置と、 前記パッドへ電気的に各々連結された多数個のデータバ
    スと、 各々前記入出力装置の中の１つ及び前記データバスへ電
    気的に連結され、前記メモリをテストする直接アクセス
    テストモード時には前記データバスから入力されるデー
    タを前記メモリへ書込み、ノーマルモード時には前記入
    出力装置から入力されるデータを前記メモリへ書込む多
    数個のマルチプレクサとを具備することを特徴とする高
    速半導体メモリ装置。
  2. 【請求項２】 前記入出力装置は、前記パッドから入力
    されるデータを一時貯蔵するパイプラインであることを
    特徴とする請求項１に記載の高速半導体メモリ装置。
  3. 【請求項３】 前記マルチプレクサは、直接アクセステ
    スト信号に応じて制御され、前記直接アクセステストモ
    ード時には前記直接アクセステスト信号がアクティブで
    あり、前記ノーマルモード時には前記直接アクセステス
    ト信号がインアクティブであることを特徴とする請求項
    １に記載の高速半導体メモリ装置。
  4. 【請求項４】 前記直接アクセステスト信号は論理ハイ
    ならばアクティブであり、論理ローならばインアクティ
    ブであることを特徴とする請求項３に記載の高速半導体
    メモリ装置。
  5. 【請求項５】 前記データバスと前記マルチプレクサは
    前記データバスの２倍に該当する数のバスへ連結される
    ことを特徴とする請求項１に記載の高速半導体メモリ装
    置。
  6. 【請求項６】 前記入出力装置の中で前記パッドへ連結
    されない入出力装置へ電気的に各々連結され、外部から
    アドレス信号が印加される多数個の異なるパッドと、 前記異なるパッドへ電気的に各々連結され、前記直接ア
    クセステスト信号がアクティブならば前記アドレス信号
    を前記メモリへ出力する多数個のバッファとをさらに具
    備することを特徴とする請求項１に記載の高速半導体メ
    モリ装置。
  7. 【請求項７】 データを貯蔵するメモリへのデータの入
    出力を制御する高速半導体メモリ装置の入出力回路であ
    って、 外部と信号をやりとりする多数個のパッドと、 前記パッドへ電気的に各々連結された多数個の入出力装
    置と、 前記パッドへ電気的に各々連結された多数個のデータバ
    スと、 各々前記入出力装置の中の１つ及び前記データバスへ電
    気的に連結され、前記メモリをテストする直接アクセス
    テストモード時には前記データバスから入力されるデー
    タを前記メモリへ書込み、ノーマルモード時には前記入
    出力装置から入力されるデータを前記メモリへ書込む多
    数個のマルチプレクサとを具備することを特徴とする高
    速半導体メモリ装置の入出力回路。
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