JPH1116400A - 半導体集積回路とそのテスト方法 - Google Patents
半導体集積回路とそのテスト方法Info
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- JPH1116400A JPH1116400A JP9167046A JP16704697A JPH1116400A JP H1116400 A JPH1116400 A JP H1116400A JP 9167046 A JP9167046 A JP 9167046A JP 16704697 A JP16704697 A JP 16704697A JP H1116400 A JPH1116400 A JP H1116400A
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- JP
- Japan
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- memory
- test
- circuit
- rom
- ram
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Abstract
(57)【要約】
【課題】複数メモリ回路とメモリ、及びその他の回路を
アクセスするバスを内蔵する半導体集積回路において、
複数のメモリ及びその他の回路のテストを同時に行う方
法を提供する。 【解決手段】テスト制御信号１を１状態にすると、ＲＯ
Ｍ４、ＲＡＭ５のアドレス、データ、制御信号はテスト
ベクタ発生回路２により発生され、ＣＰＵ３からのアド
レス、データ、制御信号は、ＲＯＭ、ＲＡＭのアクセス
から開放される。この時ランダムロジック６はＲＯＭ、
ＲＡＭのテストとはまったく無関係に、ＣＰＵからのア
クセスが可能である。またメモリからの出力を信号圧縮
する回路７にはＲＯＭ、ＲＡＭからのテスト結果が同時
に入力され、ＲＯＭ、ＲＡＭのテスト結果を一括して信
号圧縮する。このように、ＲＯＭ、ＲＡＭ等の複数のメ
モリを一括テストでき、かつその他の回路のテストを同
時に行うことが可能である。
アクセスするバスを内蔵する半導体集積回路において、
複数のメモリ及びその他の回路のテストを同時に行う方
法を提供する。 【解決手段】テスト制御信号１を１状態にすると、ＲＯ
Ｍ４、ＲＡＭ５のアドレス、データ、制御信号はテスト
ベクタ発生回路２により発生され、ＣＰＵ３からのアド
レス、データ、制御信号は、ＲＯＭ、ＲＡＭのアクセス
から開放される。この時ランダムロジック６はＲＯＭ、
ＲＡＭのテストとはまったく無関係に、ＣＰＵからのア
クセスが可能である。またメモリからの出力を信号圧縮
する回路７にはＲＯＭ、ＲＡＭからのテスト結果が同時
に入力され、ＲＯＭ、ＲＡＭのテスト結果を一括して信
号圧縮する。このように、ＲＯＭ、ＲＡＭ等の複数のメ
モリを一括テストでき、かつその他の回路のテストを同
時に行うことが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路とそ
のテスト方法に関し、特にＲＯＭ、ＲＡＭなどのメモリ
回路を有する半導体集積回路の技術に関するものであ
る。
のテスト方法に関し、特にＲＯＭ、ＲＡＭなどのメモリ
回路を有する半導体集積回路の技術に関するものであ
る。
【０００２】
【従来の技術】例えばチップ上にＣＰＵ、ＲＯＭ、ＲＡ
Ｍ等を備えたマイクロコンピュータのような半導体集積
回路は、その内部のＲＯＭ、ＲＡＭ等のメモリをテスト
する場合、なんらかの方法でメモリをアクセスし、デー
タの読み出し、書き込みを行い、メモリからの出力信号
を外部への出力端子に伝搬する必要がある。その方法と
して従来は、いくつかの方法がとられてきた。ひとつ
は、メモリのアクセス命令をＣＰＵに与えることにより
ＣＰＵからメモリをアクセスし、メモリからの出力を外
部出力端子に伝幡する方法、ひとつは、メモリをアクセ
スするための信号であるアドレス信号、データ信号、制
御信号を入出力端子から直接入力可能とするテスト用回
路を設け、メモリを入出力端子から直接アクセスし、メ
モリからの出力を外部出力端子に出力する方法、ひとつ
は、メモリをテストするためのアドレス信号、データ信
号、制御信号を自動的に発生するテスト用回路を設け、
その回路を動作させることによりメモリをアクセスし、
メモリからの出力をＬＦＳＲ等により信号圧縮し、テス
ト終了後の圧縮された信号を外部出力端子に伝幡するこ
とによりテストする方法などである。いずれの方法で
も、半導体集積回路内の複数のメモリを、順次テストす
る方法であった。
Ｍ等を備えたマイクロコンピュータのような半導体集積
回路は、その内部のＲＯＭ、ＲＡＭ等のメモリをテスト
する場合、なんらかの方法でメモリをアクセスし、デー
タの読み出し、書き込みを行い、メモリからの出力信号
を外部への出力端子に伝搬する必要がある。その方法と
して従来は、いくつかの方法がとられてきた。ひとつ
は、メモリのアクセス命令をＣＰＵに与えることにより
ＣＰＵからメモリをアクセスし、メモリからの出力を外
部出力端子に伝幡する方法、ひとつは、メモリをアクセ
スするための信号であるアドレス信号、データ信号、制
御信号を入出力端子から直接入力可能とするテスト用回
路を設け、メモリを入出力端子から直接アクセスし、メ
モリからの出力を外部出力端子に出力する方法、ひとつ
は、メモリをテストするためのアドレス信号、データ信
号、制御信号を自動的に発生するテスト用回路を設け、
その回路を動作させることによりメモリをアクセスし、
メモリからの出力をＬＦＳＲ等により信号圧縮し、テス
ト終了後の圧縮された信号を外部出力端子に伝幡するこ
とによりテストする方法などである。いずれの方法で
も、半導体集積回路内の複数のメモリを、順次テストす
る方法であった。
【０００３】
【発明が解決しようとする課題】しかしながら、近年、
システムオンチップ化が進み、半導体集積回路内のメモ
リサイズも飛躍的に大きくなっており、それに伴い、半
導体集積回路内のメモリをテストするためのテスト時間
も大きくなっている。このことにより、半導体集積回路
のテストコスト中に占めるメモリテストコストは増えつ
づけている。本発明は上記の問題点を解決するためにな
されたもので、複数のメモリを同時にテストし、なおか
つメモリのテスト中にメモリ以外の回路もテストできる
ような、半導体集積回路とそのテスト方法を提供するこ
とを目的とする。
システムオンチップ化が進み、半導体集積回路内のメモ
リサイズも飛躍的に大きくなっており、それに伴い、半
導体集積回路内のメモリをテストするためのテスト時間
も大きくなっている。このことにより、半導体集積回路
のテストコスト中に占めるメモリテストコストは増えつ
づけている。本発明は上記の問題点を解決するためにな
されたもので、複数のメモリを同時にテストし、なおか
つメモリのテスト中にメモリ以外の回路もテストできる
ような、半導体集積回路とそのテスト方法を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】この問題を解決するため
に本発明の半導体集積回路は、 ａ）回路内に複数のメモリ回路を有す半導体集積回路に
おいて、 ｂ）複数のメモリ回路を同時にテストするためのテスト
ベクタを発生する回路を有することと、 ｃ）バスにより回路内のデータのやり取りを行う機能を
有し、 ｄ）複数のメモリ回路を有し、 ｅ）メモリをテストするための信号圧縮を行う回路を有
す半導体集積回路において、テスト時には複数のメモリ
のデータのやり取りをテスト専用線を用いて行うことに
より、メモリ以外の回路のテストをメモリのテストと同
時に行う回路を有し、 ｆ）複数のメモリからの出力を信号圧縮を行う回路に同
時に入力することにより、複数のメモリ回路のテストを
同時に行う回路を有することを特徴とする。
に本発明の半導体集積回路は、 ａ）回路内に複数のメモリ回路を有す半導体集積回路に
おいて、 ｂ）複数のメモリ回路を同時にテストするためのテスト
ベクタを発生する回路を有することと、 ｃ）バスにより回路内のデータのやり取りを行う機能を
有し、 ｄ）複数のメモリ回路を有し、 ｅ）メモリをテストするための信号圧縮を行う回路を有
す半導体集積回路において、テスト時には複数のメモリ
のデータのやり取りをテスト専用線を用いて行うことに
より、メモリ以外の回路のテストをメモリのテストと同
時に行う回路を有し、 ｆ）複数のメモリからの出力を信号圧縮を行う回路に同
時に入力することにより、複数のメモリ回路のテストを
同時に行う回路を有することを特徴とする。
【０００５】またテスト方法は、 ｇ）請求項１、２記載の半導体集積回路をテストする際
に、 ｈ）請求項１のテストベクタ発生回路により複数のメモ
リの入力テストベクタを発生し、 ｉ）請求項２、３の複数のメモリ出力を信号圧縮する回
路の最終出力を検定することによって複数のメモリのテ
ストを同時に行え、 ｊ）請求項２のバスを使用しないことにより、メモリテ
スト中にメモリ以外のテストを、メモリのテストと平行
して行えることを特徴とする。
に、 ｈ）請求項１のテストベクタ発生回路により複数のメモ
リの入力テストベクタを発生し、 ｉ）請求項２、３の複数のメモリ出力を信号圧縮する回
路の最終出力を検定することによって複数のメモリのテ
ストを同時に行え、 ｊ）請求項２のバスを使用しないことにより、メモリテ
スト中にメモリ以外のテストを、メモリのテストと平行
して行えることを特徴とする。
【０００６】
【発明の実施の形態】以下、この発明の実施の形態を説
明する。図１はメモリマップドＩ／Ｏのアーキテクチャ
を持つシングルチップマイクロコンピュータに、この発
明を適用した全体図を示している。この図１において、
１はメモリテストを実施するか否かを選択するための信
号線であり、１状態でメモリテスト実施、０状態で通常
の動作となる。２はメモリテストを実施するための、メ
モリに入力するテストベクタ及び、メモリからの出力信
号を信号圧縮する制御信号を発生する回路ブロックであ
る。３はＣＰＵ、４はＲＯＭの回路ブロック、５はＲＡ
Ｍの回路ブロック、６はその他のランダムロジックであ
る。７はメモリテスト実施時に、メモリからの出力を信
号圧縮するための回路ブロックである。８は通常動作状
態時にメモリマップ上に配置された回路ブロックを選択
するためのアドレス線を示しており、アクセスできるア
ドレス空間に対応したビット幅を持つ。９は通常動作状
態時にデータのやり取りを行うデータバスを示してお
り、ＣＰＵの処理できるデータビット幅に対応したビッ
ト幅を持つ。１０は通常動作状態時にメモリマップ上に
配置された回路ブロックからのデータの読み出しを制御
する読み出し信号線である。１１は通常動作状態時にメ
モリマップ上に配置された回路ブロックへのデータの書
き込みを制御する書き込み信号線である。１２はメモリ
テスト実施時にＲＯＭの読み出しアドレスを選択するた
めのアドレス線を示しており、８のアドレス線と同じビ
ット幅を持つ。１３はメモリテスト実施時にＲＡＭの読
み出しアドレスを選択するためのアドレス線を示してお
り、８のアドレス線と同じビット幅を持つ。１４はメモ
リテスト実施時にＲＡＭとのデータのやり取りを行うた
めのデータバスを示しており、９のデータバスと同じビ
ット幅を持つ。１５はメモリテスト実施時にＲＯＭから
の読み出しを制御するＲＯＭ読み出し信号線である。１
６はメモリテスト実施時にＲＯＭからのデータを読み出
す線を示しており、９のデータバスと同じビット幅を持
つ。１７はメモリテスト実施時にＲＡＭへのデータの書
き込みを制御する書き込み信号線である。１８はメモリ
テスト実施時にＲＡＭからのデータの読み出しを制御す
る読み出し信号線である。１９はメモリテスト実施時に
メモリからのデータのラッチを制御するための信号線で
ある。２０は１９によってラッチされたメモリからのデ
ータの信号圧縮を実施するための信号線である。２１
は、回路を初期状態にするためのシステムリセット信号
線である。図２は２のメモリテストを実施するための、
メモリに入力するテストベクタ及び、メモリからの出力
信号を信号圧縮する制御信号を発生する回路ブロックの
詳細を示している。この図２において、２２はクロツク
であり、２３は２２のクロツクをもとにメモリテストの
シーケンスを制御するためのカウンタである。２３のカ
ウンタの段数は、メモリサイズ、実施するテストシーケ
ンスにより決定される。２４は、２３のカウンタ出力よ
りＲＯＭのテストベクタを発生する回路である。２５
は、２３のカウンタ出力よりＲＡＭのテストベクタを発
生する回路である。２６は、２３のカウンタ出力より信
号圧縮を制御する信号を発生する回路である。図３は４
のＲＯＭの回路ブロックの詳細を示している。２７は、
ＲＯＭをアクセスするアドレス線に、８を用いるか、１
２を用いるかを選択する回路であり、２８が選択された
アドレス線である。２９はＲＯＭからの出力であり、３
０はその出力を９にするか、１６にするかを選択する回
路である。３１はＲＯＭの読み出し信号に１０を用いる
か、１５を用いるかを選択する回路であり３２が選択さ
れた読み出し信号である。３３はＲＯＭの回路本体であ
る。図４は５のＲＡＭの回路ブロックの詳細を示してい
る。３４は、ＲＡＭをアクセスするアドレス線に、８を
用いるか、１３を用いるかを選択する回路であり、３５
が選択されたアドレス線である。３６はＲＡＭとのデー
タのやりとりを行うバスであり、３７はそのバスを９に
するか、１４にするかを選択する回路である。３８はＲ
ＡＭの読み出し信号に１０を用いるか、１７を用いるか
を選択する回路であり３９が選択された読み出し信号で
ある。４０はＲＡＭへの書き込み信号に１１を用いる
か、１８を用いるかを選択する回路であり４１が選択さ
れた書き込み信号である。４２はＲＡＭの回路本体であ
る。図５は７のメモリテスト実施時に、メモリからの出
力を信号圧縮するための回路ブロックの詳細を示してい
る。４３はＲＯＭ、ＲＡＭからのデータをラッチする回
路ブロックであり、４４は信号圧縮を行う回路ブロック
である。４３はデータバスのビット幅の２倍の段数を持
ち、４４はデータバスのビット幅の２倍以上の段数を持
つ。１のテスト制御信号を１状態にすると、ＲＯＭ、Ｒ
ＡＭのアドレス、データ、制御信号は２のテストベクタ
発生回路により発生され、ＣＰＵからのアドレス、デー
タ、制御信号はＲＯＭ、ＲＡＭのアクセスから開放され
る。この時、６のランダムロジックはＲＯＭ、ＲＡＭの
テストとはまったく無関係に、ＣＰＵからのアクセスが
可能である。また、７の信号圧縮する回路にはＲＯＭ、
ＲＡＭからのテスト結果が同時に入力され、ＲＯＭ、Ｒ
ＡＭのテスト結果を一括して信号圧縮を行う。なお本発
明の実施の形態はあくまでも１例であり、ＲＯＭ、ＲＡ
Ｍのが複数ある場合においても、それらに対応したテス
トベクタ発生回路、信号圧縮回路を用いることにより、
同様のテストが可能である。また、ＲＯＭ、ＲＡＭ以外
の回路においても、入力テストベクタ発生回路を作成す
ることにより、同様のテストが可能である。
明する。図１はメモリマップドＩ／Ｏのアーキテクチャ
を持つシングルチップマイクロコンピュータに、この発
明を適用した全体図を示している。この図１において、
１はメモリテストを実施するか否かを選択するための信
号線であり、１状態でメモリテスト実施、０状態で通常
の動作となる。２はメモリテストを実施するための、メ
モリに入力するテストベクタ及び、メモリからの出力信
号を信号圧縮する制御信号を発生する回路ブロックであ
る。３はＣＰＵ、４はＲＯＭの回路ブロック、５はＲＡ
Ｍの回路ブロック、６はその他のランダムロジックであ
る。７はメモリテスト実施時に、メモリからの出力を信
号圧縮するための回路ブロックである。８は通常動作状
態時にメモリマップ上に配置された回路ブロックを選択
するためのアドレス線を示しており、アクセスできるア
ドレス空間に対応したビット幅を持つ。９は通常動作状
態時にデータのやり取りを行うデータバスを示してお
り、ＣＰＵの処理できるデータビット幅に対応したビッ
ト幅を持つ。１０は通常動作状態時にメモリマップ上に
配置された回路ブロックからのデータの読み出しを制御
する読み出し信号線である。１１は通常動作状態時にメ
モリマップ上に配置された回路ブロックへのデータの書
き込みを制御する書き込み信号線である。１２はメモリ
テスト実施時にＲＯＭの読み出しアドレスを選択するた
めのアドレス線を示しており、８のアドレス線と同じビ
ット幅を持つ。１３はメモリテスト実施時にＲＡＭの読
み出しアドレスを選択するためのアドレス線を示してお
り、８のアドレス線と同じビット幅を持つ。１４はメモ
リテスト実施時にＲＡＭとのデータのやり取りを行うた
めのデータバスを示しており、９のデータバスと同じビ
ット幅を持つ。１５はメモリテスト実施時にＲＯＭから
の読み出しを制御するＲＯＭ読み出し信号線である。１
６はメモリテスト実施時にＲＯＭからのデータを読み出
す線を示しており、９のデータバスと同じビット幅を持
つ。１７はメモリテスト実施時にＲＡＭへのデータの書
き込みを制御する書き込み信号線である。１８はメモリ
テスト実施時にＲＡＭからのデータの読み出しを制御す
る読み出し信号線である。１９はメモリテスト実施時に
メモリからのデータのラッチを制御するための信号線で
ある。２０は１９によってラッチされたメモリからのデ
ータの信号圧縮を実施するための信号線である。２１
は、回路を初期状態にするためのシステムリセット信号
線である。図２は２のメモリテストを実施するための、
メモリに入力するテストベクタ及び、メモリからの出力
信号を信号圧縮する制御信号を発生する回路ブロックの
詳細を示している。この図２において、２２はクロツク
であり、２３は２２のクロツクをもとにメモリテストの
シーケンスを制御するためのカウンタである。２３のカ
ウンタの段数は、メモリサイズ、実施するテストシーケ
ンスにより決定される。２４は、２３のカウンタ出力よ
りＲＯＭのテストベクタを発生する回路である。２５
は、２３のカウンタ出力よりＲＡＭのテストベクタを発
生する回路である。２６は、２３のカウンタ出力より信
号圧縮を制御する信号を発生する回路である。図３は４
のＲＯＭの回路ブロックの詳細を示している。２７は、
ＲＯＭをアクセスするアドレス線に、８を用いるか、１
２を用いるかを選択する回路であり、２８が選択された
アドレス線である。２９はＲＯＭからの出力であり、３
０はその出力を９にするか、１６にするかを選択する回
路である。３１はＲＯＭの読み出し信号に１０を用いる
か、１５を用いるかを選択する回路であり３２が選択さ
れた読み出し信号である。３３はＲＯＭの回路本体であ
る。図４は５のＲＡＭの回路ブロックの詳細を示してい
る。３４は、ＲＡＭをアクセスするアドレス線に、８を
用いるか、１３を用いるかを選択する回路であり、３５
が選択されたアドレス線である。３６はＲＡＭとのデー
タのやりとりを行うバスであり、３７はそのバスを９に
するか、１４にするかを選択する回路である。３８はＲ
ＡＭの読み出し信号に１０を用いるか、１７を用いるか
を選択する回路であり３９が選択された読み出し信号で
ある。４０はＲＡＭへの書き込み信号に１１を用いる
か、１８を用いるかを選択する回路であり４１が選択さ
れた書き込み信号である。４２はＲＡＭの回路本体であ
る。図５は７のメモリテスト実施時に、メモリからの出
力を信号圧縮するための回路ブロックの詳細を示してい
る。４３はＲＯＭ、ＲＡＭからのデータをラッチする回
路ブロックであり、４４は信号圧縮を行う回路ブロック
である。４３はデータバスのビット幅の２倍の段数を持
ち、４４はデータバスのビット幅の２倍以上の段数を持
つ。１のテスト制御信号を１状態にすると、ＲＯＭ、Ｒ
ＡＭのアドレス、データ、制御信号は２のテストベクタ
発生回路により発生され、ＣＰＵからのアドレス、デー
タ、制御信号はＲＯＭ、ＲＡＭのアクセスから開放され
る。この時、６のランダムロジックはＲＯＭ、ＲＡＭの
テストとはまったく無関係に、ＣＰＵからのアクセスが
可能である。また、７の信号圧縮する回路にはＲＯＭ、
ＲＡＭからのテスト結果が同時に入力され、ＲＯＭ、Ｒ
ＡＭのテスト結果を一括して信号圧縮を行う。なお本発
明の実施の形態はあくまでも１例であり、ＲＯＭ、ＲＡ
Ｍのが複数ある場合においても、それらに対応したテス
トベクタ発生回路、信号圧縮回路を用いることにより、
同様のテストが可能である。また、ＲＯＭ、ＲＡＭ以外
の回路においても、入力テストベクタ発生回路を作成す
ることにより、同様のテストが可能である。
【０００７】
【発明の効果】以上説明したようにこの発明によれば、
ＲＯＭ、ＲＡＭ等の複数のメモリのテストを一括して行
え、なおかつその他の回路のテストを同時に行うことが
可能である。これらの複数回路ブロックの同時テストに
より、テスト時間の大幅短縮となり、テストコストの大
幅ダウンとなる。
ＲＯＭ、ＲＡＭ等の複数のメモリのテストを一括して行
え、なおかつその他の回路のテストを同時に行うことが
可能である。これらの複数回路ブロックの同時テストに
より、テスト時間の大幅短縮となり、テストコストの大
幅ダウンとなる。
【図１】本発明の半導体集積回路の構成図。
【図２】本発明の半導体集積回路のテストベクタ発生回
路説明図。
路説明図。
【図３】本発明の半導体集積回路のＲＯＭ回路ブロック
説明図。
説明図。
【図４】本発明の半導体集積回路のＲＡＭ回路ブロック
説明図。
説明図。
【図５】本発明の半導体集積回路の信号圧縮回路説明
図。
図。
１ メモリテストを実施するか否かを選択するための信
号線 ２ テストベクタ発生回路 ３ ＣＰＵ ４ ＲＯＭの回路ブロック ５ ＲＡＭの回路ブロック ６ ランダムロジック回路ブロック ７ メモリらの出力を信号圧縮する回路ブロック ８ 通常動作状態時のアドレス線 ９ 通常動作状態時のデータバス １０ 通常動作状態時の読み出し信号線 １１ 通常動作状態時の書き込み信号線 １２ メモリテスト実施時のＲＯＭ用アドレス線 １３ メモリテスト実施時のＲＡＭ用アドレス線 １４ メモリテスト実施時のＲＡＭ用データバス １５ メモリテスト実施時のＲＯＭ読み出し信号線 １６ メモリテスト実施時のＲＯＭからのデータ出力線 １７ メモリテスト実施時のＲＡＭの書き込み信号線 １８ メモリテスト実施時のＲＡＭの読み出し信号線 １９ メモリテスト実施時にメモリからのデータのラッ
チ制御信号線 ２０ 信号圧縮信号線 ２１ 回路を初期状態するシステムリセット信号線 ２２ クロツク ２３ メモリテストのシーケンス制御カウンタ ２４ ＲＯＭのテストベクタ発生回路 ２５ ＲＡＭのテストベクタ発生回路 ２６ 信号圧縮信号発生回路 ２７ ＲＯＭアクセスアドレス線選択回路 ２８ ＲＯＭアクセスアドレス線 ２９ ＲＯＭからの出力 ３０ ＲＯＭ出力先選択回路 ３１ ＲＯＭ読み出し信号選択回路 ３２ ＲＯＭ読み出し信号線 ３３ ＲＯＭ ３４ ＲＡＭアクセスアドレス線選択回路 ３５ ＲＡＭアクセスアドレス線 ３６ ＲＡＭ用データバス ３７ ＲＡＭ用データバス選択回路 ３８ ＲＡＭ読み出し信号選択回路 ３９ ＲＡＭ読み出し信号線 ４０ ＲＡＭ書き込み信号選択回路 ４１ ＲＡＭ書き込み信号線 ４２ ＲＡＭ ４３ メモリ出力ラッチ回路ブロック ４４ 信号圧縮回路ブロック
号線 ２ テストベクタ発生回路 ３ ＣＰＵ ４ ＲＯＭの回路ブロック ５ ＲＡＭの回路ブロック ６ ランダムロジック回路ブロック ７ メモリらの出力を信号圧縮する回路ブロック ８ 通常動作状態時のアドレス線 ９ 通常動作状態時のデータバス １０ 通常動作状態時の読み出し信号線 １１ 通常動作状態時の書き込み信号線 １２ メモリテスト実施時のＲＯＭ用アドレス線 １３ メモリテスト実施時のＲＡＭ用アドレス線 １４ メモリテスト実施時のＲＡＭ用データバス １５ メモリテスト実施時のＲＯＭ読み出し信号線 １６ メモリテスト実施時のＲＯＭからのデータ出力線 １７ メモリテスト実施時のＲＡＭの書き込み信号線 １８ メモリテスト実施時のＲＡＭの読み出し信号線 １９ メモリテスト実施時にメモリからのデータのラッ
チ制御信号線 ２０ 信号圧縮信号線 ２１ 回路を初期状態するシステムリセット信号線 ２２ クロツク ２３ メモリテストのシーケンス制御カウンタ ２４ ＲＯＭのテストベクタ発生回路 ２５ ＲＡＭのテストベクタ発生回路 ２６ 信号圧縮信号発生回路 ２７ ＲＯＭアクセスアドレス線選択回路 ２８ ＲＯＭアクセスアドレス線 ２９ ＲＯＭからの出力 ３０ ＲＯＭ出力先選択回路 ３１ ＲＯＭ読み出し信号選択回路 ３２ ＲＯＭ読み出し信号線 ３３ ＲＯＭ ３４ ＲＡＭアクセスアドレス線選択回路 ３５ ＲＡＭアクセスアドレス線 ３６ ＲＡＭ用データバス ３７ ＲＡＭ用データバス選択回路 ３８ ＲＡＭ読み出し信号選択回路 ３９ ＲＡＭ読み出し信号線 ４０ ＲＡＭ書き込み信号選択回路 ４１ ＲＡＭ書き込み信号線 ４２ ＲＡＭ ４３ メモリ出力ラッチ回路ブロック ４４ 信号圧縮回路ブロック
Claims (4)
- 【請求項１】ａ）回路内に複数のメモリ回路を有す半導
体集積回路において、 ｂ）複数のメモリ回路を同時にテストするためのテスト
ベクタを発生する回路を有すことを特徴とする半導体集
積回路。 - 【請求項２】ａ）バスにより回路内のデータのやり取り
を行う機能を有し、 ｂ）複数のメモリ回路を有し、 ｃ）メモリをテストするための信号圧縮を行う回路を有
す半導体集積回路において、テスト時には複数のメモリ
のデータのやり取りをテスト専用線を用いて行うことに
より、メモリ以外の回路のテストをメモリのテストと同
時に行う回路を有することを特徴とする半導体集積回
路。 - 【請求項３】ａ）請求項２記載の半導体集積回路におい
て、 ｂ）複数のメモリからの出力を信号圧縮を行う回路に同
時に入力することにより、複数のメモリ回路のテストを
同時に行う回路を有することを特徴とする半導体集積回
路。 - 【請求項４】ａ）請求項１、２記載の半導体集積回路を
テストする際に、 ｂ）請求項１のテストベクタ発生回路により複数のメモ
リの入力テストベクタを発生し、 ｃ）請求項２、３の複数のメモリ出力を信号圧縮する回
路の最終出力を検定することによって複数のメモリのテ
ストを同時に行え、 ｄ）請求項２のバスを使用しないことにより、メモリテ
スト中にメモリ以外のテストを、メモリのテストと平行
して行えることを特徴とするテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167046A JPH1116400A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路とそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167046A JPH1116400A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路とそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116400A true JPH1116400A (ja) | 1999-01-22 |
Family
ID=15842396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9167046A Withdrawn JPH1116400A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路とそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254762B2 (en) * | 2003-10-30 | 2007-08-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1997
- 1997-06-24 JP JP9167046A patent/JPH1116400A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254762B2 (en) * | 2003-10-30 | 2007-08-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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Legal Events
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050811 |