JPH05242273A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体集積回路装置に関し、簡単な回路構成で
短時間で各モジュールの試験を行う。 【構成】ＭＰＵインターフェイス回路17の所定入力用レ
ジスタ32を選択し入力バッファ33を介して内部バス12に
出力するセレクタ31とＭＰＵバス18との間に接続され試
験データを入力する入力バッファ34と、ＭＰＵインター
フェイス回路17の所定出力用レジスタ36を選択し出力バ
ッファ37を介してＭＰＵバス18に出力するセレクタ35と
内部バス12との間に接続され試験結果データを出力する
出力バッファ38と、セレクタ31,35 を入力及び出力バッ
ファ34,38 のデータのみを選択させる試験モード信号を
セレクタ31,35 に入力する試験モード制御線21と、外部
アドレス信号線19と内部アドレス信号線13との間に接続
され試験モード信号に応答して外部アドレス信号線19の
試験対象モジュールを選択するアドレス信号を内部アド
レス信号線13に出力するモジュール選択入力バッファ40
とを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は内部に中央処理装置（内
部ＣＰＵ）及び各モジュールを備え、その内部ＣＰＵと
各モジュールとがバスでつながっている半導体集積回路
装置に係り、詳しくはその各モジュールのデバック試験
を行うことがてきる半導体集積回路装置に関するもので
ある。

【０００２】内部ＣＰＵと各モジュールとがバスでつな
がっている１チップ半導体集積回路装置において、各モ
ジュールが正常に動作するか否かを出荷前に各モジュー
ルについて試験を行っている。この各モジュールの試験
については短時間でかつ効率のよい試験がのぞまれてい
る。

【０００３】

【従来の技術】従来、チップ上に形成された内部ＣＰＵ
と各モジュールとがバスでつなぎ、Ｕ内部ＣＰＵからの
命令に基づいて各モジュールに実行させる半導体集積回
路装置において、出荷前に各モジュールにハードウェア
上のデバックがなく正常に動作するか否かを出荷前に各
モジュールについて試験を行っている。この試験方法と
して、それぞれ異なった機能を有する各モジュールの全
体的な動作を考えて、各モジュール全体の動作を試験対
象として試験を行う方法が考えられる。しかし、この試
験方法は膨大なテストパターンを必要とし、試験が複雑
になるとともに多大な試験時間を要すことから経済的に
も作業能率からいっても困難である。

【０００４】そこで、機能が完結するモジュールであれ
ば各モジュール毎に試験を行うことが考えられる。この
場合、各モジュールはＣＰＵに対してつながっていない
ので、ＣＰＵとは別のテストのためのバスを形成しテス
ト用外部端子に接続して、そのテスト用外部端子から直
接モジュールにアクセスする。しかし、試験のためにし
か使用されないテスト用外部端子を設け、外部端子をさ
らに増やすことはハードウェア上好ましくない。

【０００５】そこで、従来では内部ＣＰＵにエミュレー
ト機能を持たせ、ＭＰＵバスからテストのための命令コ
ードを内部ＣＰＵに与え、内部ＣＰＵはこの命令を解読
し試験対象のモジュールにアクセスし試験を行うように
していた。

【０００６】

【発明が解決しようとする課題】ところで、上記内部Ｃ
ＰＵにエミュレート機能を持たせ半導体集積回路装置に
おいて、内部ＣＰＵへの内部プログラム１命令のビット
長さと、ＭＰＵバスのビット本数が同じであると、ＭＰ
Ｕバスを介して１つの命令コードを１回で内部ＣＰＵに
与えることことができる。そして、内部ＣＰＵはこの命
令を解読し対象となるモジュールに対して直ちにアクセ
スすることができる。

【０００７】しかしながら、内部ＣＰＵの内部プログラ
ム１命令の長さに対してＭＰＵバスのビット本数が少な
い、例えば、内部プログラム１命令の長さが２４ビット
であって、ＭＰＵバスが８ビット数の場合に問題とな
る。すなわち、内部プログラム１命令を３回に分けてＭ
ＰＵバスから内部ＣＰＵに与えなければならない。その
結果、試験が煩雑になるとともに、内部ＣＰＵがこの命
令を解読しモジュールに対してアクセスするのに非常に
時間がかかっていた。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は簡単な回路構成で短時間
で各モジュールの試験を行うことがてきる半導体集積回
路装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は上記問題点を解
決するため、内部に中央処理装置、各モジュール及びＭ
ＰＵインターフェイス回路を備え、その内部ＣＰＵと各
モジュールとが内部アドレス信号線及び内部バスで接続
されているとともに、ＭＰＵバス及び外部アドレス信号
線がそれぞれＭＰＵインターフェイス回路を介してそれ
ぞれ内部アドレス信号線及び内部バスに接続されている
半導体集積回路装置において、ＭＰＵインターフェイス
回路に設けらた入力用各種インターフェイスレジスタの
うち１つを選択し入力バッファを介して内部バスに出力
する入力用セレクタとＭＰＵバスとの間に接続され、各
モジュールの試験データが入力される試験用入力バッフ
ァと、ＭＰＵインターフェイス回路に設けらた出力用各
種インターフェイスレジスタのうち１つを選択し出力バ
ッファを介してＭＰＵバスに出力する出力側セレクタと
内部バスとの間に接続され、各モジュールの試験結果の
データが出力される試験用出力バッファと、入力用セレ
クタ及び出力用セレクタを試験用入力及び出力バッファ
のデータのみを選択させるようにした試験モード信号を
両セレクタに入力する試験モード制御線と、外部アドレ
ス信号線と内部アドレス信号線との間に接続され、試験
モード信号に応答して外部アドレス信号線からの試験対
象モジュールを選択するアドレス信号を内部アドレス信
号線に出力するモジュール選択入力バッファとを備えた
半導体集積回路装置をその要旨とする。

【００１０】

【作用】従って、本発明によれば、試験モード信号によ
り、入力用セレクタ及び出力用セレクタは試験用入力及
び出力バッファのデータのみを選択する。また、モジュ
ール選択入力バッファは試験対象モジュールを選択する
アドレス信号を内部アドレス信号線に出力する。その結
果、試験ためのデータを直接試験対象モジュールに入力
されるとともに、そのモジュールの処理結果をＭＰＵバ
スを介して直接外部に出力することができる。

【００１１】

【実施例】以下、本発明を具体化した一実施例を図１、
図２に従って説明する。図１は半導体チップ上に形成さ
れた電気回路ブロックを示し、内部ＣＰＵ１１は内部デ
ータバス１２及び内部アドレス信号線１３を介して各モ
ジュール１４，１５，１６に接続されている。そして、
各モジュール１４，１５，１６は内部ＣＰＵ１１からの
アドレスデータに基づいて選択され、同じく内部ＣＰＵ
１１からの所定の命令データに基づいて所定の処理動作
を実行する。

【００１２】ＭＰＵインターフェイス回路１７は８ビッ
トのＭＰＵバス１８及び外部端子を介して外部ＭＰＵ
（図示せず）に接続されるようになっている。そして、
そのＭＰＵバス１８はＭＰＵインターフェイス回路１７
を介して前記内部バス１２と接続する。また、本実施例
ではＭＰＵインターフェイス回路１７はアドレス信号を
外部アドレス端子及び外部アドレス信号線１９を介して
入力するようになっている。そして、アドレス信号線１
９は該ＭＰＵインターフェイス回路１７を介して内部ア
ドレス信号線１３に接続されるようになっている。

【００１３】また、ＭＰＵインターフェイス回路１７は
外部端子の一つとして形成されたモード入力外部端子２
０及び試験モード制御線２１を介して試験モード信号が
入力されるようになっている。この試験モード信号は内
部ＣＰＵ１１に通常の処理動作を実行させるための通常
モードと、各モジュールについて内部ＣＰＵ１１を介す
ことなく試験を行うエミュレートモードのいずれかを設
定する信号であって、外部ＭＰＵから出力される。

【００１４】そして、ハイレベルの試験モード信号が入
力されているとき、エミュレートモードとなり、ＭＰＵ
インターフェイス回路１７は外部ＭＰＵと内部ＣＰＵ１
１との間の接続を遮断する。つまり、直接に各モジュー
ル１４，１５，１６を指定し、試験データを該モジュー
ルに入力する。そして、該試験データに基づいてモジュ
ールを動作させ、その処理結果を直接に外部ＭＰＵに出
力させるようになっている。

【００１５】また、ローレベルのモード信号が入力され
ているとき、通常モードとなり、ＭＰＵインターフェイ
ス回路１７は外部ＭＰＵと内部ＣＰＵ１１との間を接続
するようになっている。そして、内部ＣＰＵ１１は通常
のプログラム動作を実行し各モジュール１４，１５，１
６を適宜動作させる。

【００１６】次に前記ＭＰＵインターフェイス回路１７
について図２に従って説明する。入力用セレクタ３１は
それぞれ公知の各種入力用インターフェイスレジスタ
（以下、単に入力用レジスタという）３２と接続され、
各種レジスタ３２はそれぞれ図示しない入力バッファを
介してＭＰＵバス１８等に接続されている。そして、入
力用セレクタ３１は内部ＣＰＵ１１からのアドレス信号
に基づいて所定のレジスタ３２を選択しそのレジスタ３
２に転送されてきている命令等をスイッチ入力バッファ
３３を介して内部バス１２に転送する。

【００１７】また、入力用セレクタ３１は試験用入力バ
ッファ３４と接続され、該試験用入力バッファ３４はＭ
ＰＵバス１８に接続されている。試験用入力バッファ３
４は各モジュールの試験データが入力され、該試験デー
タが入力用セレクタ３１に入力される。入力用セレクタ
３１は試験モード信号が入力される。そして、モード信
号がハイレベル（エミュレートモード）のとき、入力用
セレクタ３１は試験用入力バッファ３４から直接出力さ
れた８ビットの試験データを選択してスイッチ入力用バ
ッファ３３に出力する。また、モード信号がローレベル
（通常モード）のとき、入力用セレクタ３１は内部ＣＰ
Ｕ１１からのアドレス信号に基づいて所定の入力用レジ
スタ３２を選択しその入力用レジスタ３２に転送されて
きている命令等をスイッチ入力バッファ３３に出力す
る。

【００１８】出力用セレクタ３５はそれぞれ公知の各種
出力用インターフェイスレジスタ（以下、出力用レジス
タという）３６と接続され、各種レジスタ３６はそれぞ
れ図示しない経路を介して内部バス１２等に接続されて
いる。そして、出力用セレクタ３５は外部ＭＰＵからの
外部アドレス信号線１９のアドレス信号に基づいて所定
の出力用レジスタ３６を選択しそのレジスタ３６に記憶
されている命令等をスイッチ出力バッファ３７を介して
ＭＰＵバス１８に転送する。

【００１９】また、出力用セレクタ３５は試験用出力バ
ッファ３８と接続され、該試験用出力バッファ３８の入
力端子は内部バス１２に接続されている。試験用出力バ
ッファ３８は各モジュールの試験結果のデータが入力さ
れ、該試験結果のデータが出力用セレクタ３５に入力さ
れる。出力用セレクタ３５は試験モード信号が入力され
る。そして、モード信号がハイレベル（テストモード）
のとき、出力用セレクタ３５は試験用出力バッファ３８
から直接出力された８ビットの試験結果のデータを選択
してスイッチ出力バッファ３７に出力する。また、モー
ド信号がローレベル（通常モード）のとき、出力用セレ
クタ３５は外部ＭＰＵからの外部アドレス信号線１９の
アドレス信号に基づいて所定の出力用レジスタ３６を選
択しそのレジスタ３６に転送されてきいる命令等をスイ
ッチ出力バッファ３７に出力する。

【００２０】前記スイッチ入力用及び出力用バッファ３
３，３７にはコントロール信号が入力されるようになっ
ていて、出力用セレクタ３５からＭＰＵバス１８にデー
タ等を出力するときには、スイッチ出力用バッファ３７
が導通状態に、スイッチ入力用バッファ３３が非導通状
態となるコントロール信号を出力する。また、入力用セ
レクタ３１から内部バス１２にデータ等を出力するとき
には、スイッチ入力用バッファ３３が導通状態に、スイ
ッチ出力用バッファ３７が非導通状態となるコントロー
ル信号を出力する。

【００２１】そして、これらコントロール信号は通常モ
ードのときには、内部ＣＰＵ１１から出力される。ま
た、テストモードのときには外部ＭＰＵから出力される
リードライト信号がコントロール信号として出力される
ようになっている。

【００２２】一方、外部アドレス信号線１９はモジュー
ル選択用スイッチ入力バッファ４０を介して内部アドレ
ス信号線１３に接続されている。この内部アドレス信号
線１３は内部ＣＰＵ１１及び各モジュール１４，１５，
１６に接続されているとともに、スイッチ出力用バッフ
ァ４１を介して内部ＣＰＵ１１から出力されたアドレス
信号を前記入力用及び出力用ＭＰＵ側セレクタ３１，３
５に出力するようになっている。

【００２３】前記モジュール選択用スイッチ入力バッフ
ァ４０にはコントロール信号が入力されるようになって
いて、内部ＣＰＵ１１からアドレス信号をセレクタ３
１，３５に出力するときには、スイッチ入力バッファ４
０が非導通状態になる。また、ＭＰＵバス１８から内部
アドレス信号線１３にアドレス信号を出力するときに
は、モジュール選択用スイッチ入力バッファ４０が導通
状態に、スイッチ出力用バッファ４１が非導通状態とな
るコントロール信号を出力する。

【００２４】次に、上記のように構成した半導体集積回
路装置の作用について説明する。いま、外部ＭＰＵを使
用して半導体集積回路装置の各モジュール１４，１５，
１６の試験を行う場合、外部ＭＰＵからモード入力外部
端子２０にハイレベルの試験モード信号が入力される。
ハイレベルの試験モード信号（テストモード）に基づい
て前記ＭＰＵインターフェイス回路１７の入力用セレク
タ３１は試験用入力バッファ３４から出力されるデータ
（試験データ）を選択する状態となる。また、出力用セ
レクタ３５は試験用出力バッフア３８から出力されるデ
ータ（試験結果のデータ）を選択する状態となる。ま
た、モジュール選択用スイッチ入力バッファ４０はハイ
レベルの試験モード信号に基づいて導通状態となり、外
部アドレス信号線１９と内部アドレス信号線１３とが導
通状態となる。

【００２５】この状態から、例えば最初にモジュール１
４の試験を行う場合、外部ＭＰＵはモジュール１４を指
定するためのアドレス信号を外部アドレス端子及び外部
アドレス信号線１９を介してＭＰＵインターフェイス回
路１７に出力する。この時、外部アドレス信号線１９と
内部アドレス信号線１３とはモジュール選択用スイッチ
入力バッファ４０を介して導通状態にあるため、そのア
ドレス信号によってモジュール１４が選択される。

【００２６】同時に、外部ＭＰＵは該モジュール１４の
試験のための予め定めた試験データをＭＰＵバス１８を
介してＭＰＵインターフェイス回路１７に出力するとと
もに、リードライト信号（ライト信号）をＭＰＵインタ
ーフェイス回路１７に出力する。その結果、ＭＰＵイン
ターフェイス回路１７の入力用セレクタ３１は試験用入
力バッファ３４を介して入力される試験データをライト
信号にて導通状態となっているスイッチ入力用バッファ
３３を介して内部バス１２に転送する。内部バス１２に
転送された試験データは前記アドレス信号にて選択され
たモジュール１４に入力され、モジュール１４は同試験
データに基づく動作を行う。この試験データに基づく結
果（試験結果のデータ）は外部ＭＰＵからのリードライ
ト信号（リード信号）によって外部ＭＰＵに出力され
る。つまり、リードライト信号（リード信号）によって
試験用出力バッファ３８を介して出力用セレクタ３５に
入力される試験結果のデータはリード信号にて導通状態
となっているスイッチ出力用バッファ３７を介してＭＰ
Ｕバス１８に転送し、外部ＭＰＵに出力される。

【００２７】以後、予め定めた試験のための各種試験デ
ータを順次モジュー１４に直接入力し、その各種試験デ
ータに対する試験結果のデータを直接外部ＭＰＵが順次
読み出すことにより、このモジュール１４の目的とする
一連の試験が終了する。

【００２８】次に、モジュール１５又はモジュール１６
の試験を続行する場合、試験対象のモジュール１５又は
モジュール１６のアドレス信号にて選択し、その選択し
たモジュール１５又はモジュール１６に対して試験デー
タを前記と同様に入力することによって、試験対象のモ
ジュールの試験を行うことができる。

【００２９】そして、各モジュール１４，１５，１６の
試験が完了し、モード入力外部端子２０の状態をローレ
ベル（通常モード）に保持すれば、ＭＰＵインターフェ
イス回路１７の入力及び出力用セレクタ３１，３５は通
常の所定の入力用及び出力用レジスタ３２，３６を選択
動作を行うことができる。従って、内部ＣＰＵ１１は予
め定められたプログラムに従って各モジュール１４〜１
６を動作処理を実行することができる。

【００３０】このように本実施例では、各モジュール１
４〜１６の試験を行う場合、内部ＣＰＵ１１を動作させ
ないで直接各モジュールの試験を行うことができる。し
かも、従来の内部ＣＰＵにエミュレート機能を持たせた
試験に較べ、直接各モジュール１４〜１６に８ビットの
試験データを入力することができる。従って、従来のエ
ミュレート機能を持った内部ＣＰＵがＭＰＵバスを介し
て外部ＭＰＵからテストのための命令コードを３回に分
けて入力し、その命令を解読し試験対象のモジュールに
アクセスし試験を行うのに較べて、非常に短時間に試験
結果を得ることができる。

【００３１】また、各モジュールに直接アクセスする試
験用の外部端子を各モジュールに対応して設けるように
した半導体集積回路装置に較べ、１つのモード入力外部
端子２０及び試験モード制御線２１と、ＭＰＵインター
フェイス回路１７に試験用入力及び出力バッファ３４，
３８及びモジュール選択入力バッファ４０を加えるだけ
なので半導体集積回路装置の小型化を図れることができ
る。

【００３２】なお、本発明は前記実施例に限定されるも
のではなく、例えば入力用及び出力ＰＵ側セレクタ３
１，３５の構成は特に限定するものではなく、アンド回
路、オア回路等で構成されたセレクタでも、バスドライ
バで構成されセレクタでもよく要は本発明の趣旨を逸脱
しない範囲でセレクタ３１，３５の構成を適宜変更して
もよい。

【００３３】また、前記実施例では試験モード信号を外
部ＭＰＵから入力するようにしていたが、これを例えば
図３に示すようにフリップフロップ回路４４を用いても
よい。すなわち、外部ＭＰＵから特定のアドレスに対し
リードライト信号が入力されたとき、反転してハイレベ
ルの試験モード信号を生成させるようにしてもよい。こ
の場合、外部モード入力端子が不要となり、半導体集積
回路装置をより小型化することができる。

【００３４】

【発明の効果】以上詳述したように本発明によれば、簡
単な回路構成で短時間で半導体集積回路装置中の各モジ
ュールの試験を行うことがてきる優れた効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための半導体集積
回路装置のブロック回路図である。

【図２】一実施例の半導体集積回路装置中のＭＰＵイン
ターフェイス回路の要部ブロック回路図である。

【図３】本発明の別例を説明する試験モード信号生成回
路である。

【符号の説明】

１１ ＣＰＵ １４〜１６ モジュール １７ ＭＰＵインタフェイス １８ ＭＰＵバス １９ 外部アドレス信号線 ２０ モード入力外部端子 ２１ 試験モード制御線 ３１ 入力用セレクタ ３２ 入力用各種インターフェイス ３３ 入力バッファ ３４ 試験用入力バッファ ３５ 出力側セレクタ ３８ 試験用出力バッファ ４０ モジュール選択入力バッファ ４４ フリップフロック回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部にＣＰＵ（１１）、各モジュール
   （１４〜１６）及びＭＰＵインターフェイス回路（１
   ７）を備え、その内部ＣＰＵ（１１）と各モジュール
   （１４〜１６）とが内部アドレス信号線（１３）及び内
   部バス（１２）で接続されているとともに、ＭＰＵバス
   （１８）及び外部アドレス信号線（１９）がそれぞれＭ
   ＰＵインターフェイス回路（１７）を介してそれぞれ内
   部アドレス信号線（１３）及び内部バス（１２）に接続
   されている半導体集積回路装置において、 ＭＰＵインターフェイス回路（１７）に設けらた入力用
   各種インターフェイスレジスタ（３２）のうち１つを選
   択し入力バッファ（３３）を介して内部バス（１２）に
   出力する入力用セレクタ（３１）とＭＰＵバス（１８）
   との間に接続され、各モジュール（１４〜１６）の試験
   データが入力される試験用入力バッファ（３４）と、 ＭＰＵインターフェイス回路（１７）に設けらた出力用
   各種インターフェイスレジスタ（３６）のうち１つを選
   択し出力バッファ（３７）を介してＭＰＵバス（１８）
   に出力する出力側セレクタ（３５）と内部バス（１２）
   との間に接続され、各モジュール（１４〜１６）の試験
   結果のデータが出力される試験用出力バッファ（３８）
   と、 入力用セレクタ及び出力用セレクタ（３１，３５）を試
   験用入力及び出力バッファ（３４，３８）のデータのみ
   を選択させるようにした試験モード信号を両セレクタに
   入力する試験モード制御線（２１）と前記外部アドレス
   信号線（１９）と内部アドレス信号線（１３）との間に
   接続され、試験モード信号に応答して外部アドレス信号
   線（１９）からの試験対象モジュールを選択するアドレ
   ス信号を内部アドレス信号線（１３）に出力するモジュ
   ール選択入力バッファ（４０）と、を備えたことを特徴
   とする半導体集積回路装置。
2. 【請求項２】 試験モード信号はモード入力外部端子
   （２０）に入力され、試験モード制御線（２１）を介し
   て入力用セレクタ及び出力用セレクタ（３１，３５）に
   入力されることを特徴とする請求項１の半導体集積回路
   装置。
3. 【請求項３】 試験モード信号は試験対象モジュール
   （１４〜１６）を選択するアドレス信号と共に外部から
   出力されるリードライト信号に基づいて反転動作するフ
   リップフロップ回路（４４）にて生成したことを特徴と
   する請求項１の半導体集積回路装置。