JPS6167147A - 集積回路のスキヤンイン・スキヤンアウト方式 - Google Patents
集積回路のスキヤンイン・スキヤンアウト方式Info
- Publication number
- JPS6167147A JPS6167147A JP59187930A JP18793084A JPS6167147A JP S6167147 A JPS6167147 A JP S6167147A JP 59187930 A JP59187930 A JP 59187930A JP 18793084 A JP18793084 A JP 18793084A JP S6167147 A JPS6167147 A JP S6167147A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- register
- integrated circuit
- address
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル電子計算機において、カードまたは
ＬＳＩ（以下、これらを集積回路で総称する）内のスキ
ャンイン・スキャンアウト機能をサポートする方式に関
する。
ＬＳＩ（以下、これらを集積回路で総称する）内のスキ
ャンイン・スキャンアウト機能をサポートする方式に関
する。
ディジタル電子計算機においては、一般に該電子計算機
の調整時、故障時あるいはパワーオン時の初期設定時に
、内部のレジスタ、フリップフロップに通常の読出し／
書込み論理とは別な論理を用いて読出しくスキャンアウ
ト）および書込み（スキャンイン）を行う機能が具備さ
れている。
の調整時、故障時あるいはパワーオン時の初期設定時に
、内部のレジスタ、フリップフロップに通常の読出し／
書込み論理とは別な論理を用いて読出しくスキャンアウ
ト）および書込み（スキャンイン）を行う機能が具備さ
れている。
一方、電子計算機を構成する集積回路の発達は急激であ
り、該集積回路に内蔵されるゲート数は飛踊的に増して
来ている。しかし、集積回路のピン数は該集積回路の構
成ともからみ、ゲート数はど増大はせず、ピンゲート比
の差は増々大きくなり、ピンの価値は大きくなって来て
いる。このため、スキャンイン・スキャンアウトに必要
とするピン数をできるだけ削減することが要求される。
り、該集積回路に内蔵されるゲート数は飛踊的に増して
来ている。しかし、集積回路のピン数は該集積回路の構
成ともからみ、ゲート数はど増大はせず、ピンゲート比
の差は増々大きくなり、ピンの価値は大きくなって来て
いる。このため、スキャンイン・スキャンアウトに必要
とするピン数をできるだけ削減することが要求される。
従来、かかる要求に対して、ＬＳＩまたはカードごとに
シフトレジスタを設置し、該シフトレジスタを用いて、
スキャンアドレス、スキャンインデータ、スキャンアウ
トデータをそれぞれ数本の入出力ピンを介してビットシ
リアルに入出力する方式が提案されている（特開昭５３
−２４７４９号）。
シフトレジスタを設置し、該シフトレジスタを用いて、
スキャンアドレス、スキャンインデータ、スキャンアウ
トデータをそれぞれ数本の入出力ピンを介してビットシ
リアルに入出力する方式が提案されている（特開昭５３
−２４７４９号）。
しかし、この従来方式はＬＳＩまたはカード内でスキャ
ンアドレスを保持するシフトレジスタの診断性が悪く、
また、スキャンデータをシフトレジスタを介して出力す
るためスキャンアウトデータのＲ７ＡＩＪ性が悪いなど
の欠点を有している。
ンアドレスを保持するシフトレジスタの診断性が悪く、
また、スキャンデータをシフトレジスタを介して出力す
るためスキャンアウトデータのＲ７ＡＩＪ性が悪いなど
の欠点を有している。
本発明の目的は、スキャンイン・スキャンアウトに必要
な集積回路のピンを減少すると共に、集積回路内に保持
するスキャンアドレスレジスタの診断性の向上と、スキ
ャンアウトデータの観測性の向上を図ることにある。
な集積回路のピンを減少すると共に、集積回路内に保持
するスキャンアドレスレジスタの診断性の向上と、スキ
ャンアウトデータの観測性の向上を図ることにある。
本発明は、スキャンイン・スキャンアウトを行うための
集積回路のピン数を低減するため、スキャンアドレスお
よびコマンドをスキャンデータライン１本から送出し、
集積回路内にスキャンレジスタを設け、ここにスキャン
コマンド、アドレスを保持する。また、スキャンアドレ
ス、コマンドのスキャンレジスタへの送出とスキャンデ
ータの送出の区別を行なうためにビットカウンタを設け
。
集積回路のピン数を低減するため、スキャンアドレスお
よびコマンドをスキャンデータライン１本から送出し、
集積回路内にスキャンレジスタを設け、ここにスキャン
コマンド、アドレスを保持する。また、スキャンアドレ
ス、コマンドのスキャンレジスタへの送出とスキャンデ
ータの送出の区別を行なうためにビットカウンタを設け
。
このビットカウンタの値が１１０１＃からある一定値ま
ではスキャンアドレス、コマンドの送出、それ以上から
はスキャンインデータの送出とし、このビットカウンタ
によりスキャンレジスタのアドレス付も可能にして、ス
キャンレジスタの診断性も向上させるものである。
ではスキャンアドレス、コマンドの送出、それ以上から
はスキャンインデータの送出とし、このビットカウンタ
によりスキャンレジスタのアドレス付も可能にして、ス
キャンレジスタの診断性も向上させるものである。
第１図は本発明の一実施例で、特に集積回路内のスキャ
ン制御論理にかかわる構成を示す。第１図において、ス
キャンの入出力ピンは１〜５の５本からなり、１はスキ
ャンインデータ（Ｓ Ｉ Ｄ）、２はスキャンインタイ
ミング１ （ＳＩＴＩ）、３はスキャンイネーブル（
ＳＥ）、４はスキャンタイミング２ （ＳＩＴ２）、５
はスキャンアウトデータ（ＳＯＤ）である。スキャン動
作はスキャンビットカウンタ７によりスキャンコマンド
およびスキャンアドレスをスキャンレジスタ６にセット
することから開始される。第２図に該スキャン動作のタ
イミングチャートを示す。
ン制御論理にかかわる構成を示す。第１図において、ス
キャンの入出力ピンは１〜５の５本からなり、１はスキ
ャンインデータ（Ｓ Ｉ Ｄ）、２はスキャンインタイ
ミング１ （ＳＩＴＩ）、３はスキャンイネーブル（
ＳＥ）、４はスキャンタイミング２ （ＳＩＴ２）、５
はスキャンアウトデータ（ＳＯＤ）である。スキャン動
作はスキャンビットカウンタ７によりスキャンコマンド
およびスキャンアドレスをスキャンレジスタ６にセット
することから開始される。第２図に該スキャン動作のタ
イミングチャートを示す。
スキャンビットカウンタ（ＳＮＢ）７は、ＳＥ信号３が
゛′０°′状態になることによって初期化され、ＳＥ信
号３がｔｒ １７１状態になると５ＩＴ２信号４でカウ
ントアツプされる。５ＮＢ７のカウントは加算器（＋１
）８およびディレィラッチ９により行われる。５ＮＢ７
の値はデコーダ１０によりデコードされ、０から順にア
ンドゲート１１でＳＩＴＩ信号２とアンドがとられ、こ
れがタイミングとなってＳＩＤ信号線１により送られて
くるスキャンコマンド（ＣＭＤ）、アドレス（ＡＤＲ）
がスキャンレジスタ６にセットされる。
゛′０°′状態になることによって初期化され、ＳＥ信
号３がｔｒ １７１状態になると５ＩＴ２信号４でカウ
ントアツプされる。５ＮＢ７のカウントは加算器（＋１
）８およびディレィラッチ９により行われる。５ＮＢ７
の値はデコーダ１０によりデコードされ、０から順にア
ンドゲート１１でＳＩＴＩ信号２とアンドがとられ、こ
れがタイミングとなってＳＩＤ信号線１により送られて
くるスキャンコマンド（ＣＭＤ）、アドレス（ＡＤＲ）
がスキャンレジスタ６にセットされる。
５ＮＢ７の値によりスキャンレジスタ６にコマンド、ア
ドレスのせットが完了すると、続いて集積回路内部のフ
リップフロップのスキャンが開始される。スキャン動作
では、スキャンレジスタ６のコマンドによりスキャンイ
ンあるいはスキャンアウトを判別し、スキャンレジスタ
６のアドレスでスキャンバイトを選択し、５ＮＢ７によ
りスキャンバイトの１ビツトを選択する。デコーダ１２
がスキャンバイトを選択し、デコーダ１０がスキャンビ
ットを選択し、コマンドがスキャンインの場合、アンド
ゲート１８でＳ ＩＴＩ信号２とアンドがとられ、これ
がスキャンインタイミングとなり、ＳＩＤ信号線１によ
り送られてくるデータ（ＤＡＴＡ）に対し、アンドゲー
ト１３でＩＩ １ ｇｇのデータのスキャンイン、アン
ドゲート１４で０″のデータのスキャンインがフリップ
フロップ１５に対して実行され・る。スキャンアウトの
場合は。
ドレスのせットが完了すると、続いて集積回路内部のフ
リップフロップのスキャンが開始される。スキャン動作
では、スキャンレジスタ６のコマンドによりスキャンイ
ンあるいはスキャンアウトを判別し、スキャンレジスタ
６のアドレスでスキャンバイトを選択し、５ＮＢ７によ
りスキャンバイトの１ビツトを選択する。デコーダ１２
がスキャンバイトを選択し、デコーダ１０がスキャンビ
ットを選択し、コマンドがスキャンインの場合、アンド
ゲート１８でＳ ＩＴＩ信号２とアンドがとられ、これ
がスキャンインタイミングとなり、ＳＩＤ信号線１によ
り送られてくるデータ（ＤＡＴＡ）に対し、アンドゲー
ト１３でＩＩ １ ｇｇのデータのスキャンイン、アン
ドゲート１４で０″のデータのスキャンインがフリップ
フロップ１５に対して実行され・る。スキャンアウトの
場合は。
フリップフロップ１５の値が、バイトデコーダ１２とビ
ットデコーダ１０によりアンドゲート１６およびオアゲ
ート１７を介し、ＳＯＤ信号線５に出力される。
ットデコーダ１０によりアンドゲート１６およびオアゲ
ート１７を介し、ＳＯＤ信号線５に出力される。
アンドゲート１９は、スキャンレジスタ６の内容をＳＯ
Ｄ信号線５に出力するもので、これは５ＮＢ７がスキャ
ンレジスタ６にコマンド、アドレスをセラ１−シている
時に同時にＳＯＤ信号線５に出力する。このＳＯＤ信号
線５の値と、ＳＩＤ信号１に送出した値を比較すること
によりスキャンレジスタ６の正常性が同時にチェック可
能となる。
Ｄ信号線５に出力するもので、これは５ＮＢ７がスキャ
ンレジスタ６にコマンド、アドレスをセラ１−シている
時に同時にＳＯＤ信号線５に出力する。このＳＯＤ信号
線５の値と、ＳＩＤ信号１に送出した値を比較すること
によりスキャンレジスタ６の正常性が同時にチェック可
能となる。
また１図示していないが、スキャンレジスタ６のコマン
ドとアドレスの値により、５ＮＢ７およびそのディレー
ラッチ９もＳＯＤ信号線５に選択可能である。
ドとアドレスの値により、５ＮＢ７およびそのディレー
ラッチ９もＳＯＤ信号線５に選択可能である。
本発明によれば、以下のような効果が期待される。
（１）集積回路のスキャンインタフェース信号線の低減
が出来る。
が出来る。
（２）ビットカウンタを持つことにより、スキャンレジ
スタ等のスキャンアウトも可能となり、診断性の向上、
信頼性の向上が可能となる。
スタ等のスキャンアウトも可能となり、診断性の向上、
信頼性の向上が可能となる。
（３）ビットカウンタによりスキャンアウトデータの１
ビツトの選択が可能であり、内部フリップフロップの観
測性が向上する。
ビツトの選択が可能であり、内部フリップフロップの観
測性が向上する。
（４）スキャン動作は集積回路内部の論理スピードに依
存しないので自由度が大きい。
存しないので自由度が大きい。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するタイミング図である。 １〜５・・・スキャンインタフェース信号線。 ６・・・スキャンレジスタ、 ７・・・スキャンビッ
トカウンタ、 １０．１２・・・スキャンデコーダ。 １５・・・スキャン対象フリップフロップ。
動作を説明するタイミング図である。 １〜５・・・スキャンインタフェース信号線。 ６・・・スキャンレジスタ、 ７・・・スキャンビッ
トカウンタ、 １０．１２・・・スキャンデコーダ。 １５・・・スキャン対象フリップフロップ。
Claims (1)
- （１）集積回路内にスキャンレジスタとビットカウンタ
を設け、ビットシリアルに入力されるスキャンアドレス
およびスキャン制御情報を前記ビットカウンタにより前
記スキャンレジスタにセットし、該スキャンレジスタの
スキャンアドレスと前記ビットカウンタで示すフリップ
フロップに対し、前記スキャンレジスタのスキャン制御
情報によりスキャンインまたはスキャンアウトすること
を特徴とする集積回路のスキャンイン・スキャンアウト
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187930A JPS6167147A (ja) | 1984-09-10 | 1984-09-10 | 集積回路のスキヤンイン・スキヤンアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187930A JPS6167147A (ja) | 1984-09-10 | 1984-09-10 | 集積回路のスキヤンイン・スキヤンアウト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167147A true JPS6167147A (ja) | 1986-04-07 |
Family
ID=16214676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59187930A Pending JPS6167147A (ja) | 1984-09-10 | 1984-09-10 | 集積回路のスキヤンイン・スキヤンアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167147A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969087A (en) * | 1986-11-10 | 1990-11-06 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
| JP2006306566A (ja) * | 2005-04-27 | 2006-11-09 | Brother Ind Ltd | シート状媒体搬送装置 |
-
1984
- 1984-09-10 JP JP59187930A patent/JPS6167147A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969087A (en) * | 1986-11-10 | 1990-11-06 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
| US5088027A (en) * | 1986-11-10 | 1992-02-11 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
| JP2006306566A (ja) * | 2005-04-27 | 2006-11-09 | Brother Ind Ltd | シート状媒体搬送装置 |
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