JPH0766358B2

JPH0766358B2 - 情報処理装置、情報処理装置に接続される付属装置、及び、情報処理装置と付属装置とを含む情報処理システム

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Publication number: JPH0766358B2
Application number: JP3027712A
Authority: JP
Inventors: フランシス・ジェームス・カノーバ・ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-01-30
Filing date: 1991-01-30
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: EP0497504A3; JPH04248609A; BR9200242A; EP0497504A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置、情報処理
装置に接続される付属装置、及び、情報処理装置と付属
装置とを含む情報処理システムに係り、更に詳しくは、
どの付属装置が情報処理装置に接続されたのかを識別す
る技術に関する。

【０００２】

【従来の技術】パーソナル・コンピュータ等の情報処理
装置にディスプレイ装置等の入出力装置類や各種カード
装置類等の付属装置を接続する際に、どのような付属装
置が接続されたかをパーソナル・コンピュータが識別す
る必要のある場合がある。従来は、複数の識別信号端子
（ＩＤピン）を選択的にグランド・レベルに接続する一
方で、パーソナル・コンピュータ等内の識別機構はＩＤ
ピンの信号レベルの組合を検知して付属装置を識別して
いた。従って、ＩＤピンの数がＮ個のときは２のＮ乗が
識別し得る装置数の最大値であった。また、識別し得る
装置数を増やすために、マルチプレキシング技法のよう
なダイナミック識別技法が採用される場合がある。しか
し、このダイナミック識別技法は構造が非常に複雑であ
る。

【０００３】

【発明が解決しようとする課題】本発明の目的は、簡単
な構造により、識別し得る付属装置の数を増やすことの
できる情報処理システムを提供することである。また、
本発明の別の目的は、従来構造の付属装置をも識別し得
る情報処理システムを提供することである。

【０００４】

【課題を解決するための手段】本発明は、付属装置の識
別信号用の端子を電源レベル或は接地レベルにつなげる
組合せに代えて或は加えて、前記端子の少なくとも１つ
を前記端子の残りの少なくとも１つに直接あるいは論理
ゲートを介して接続することにより、その接続形態及び
論理ゲートの種類に応じて識別数を増加させることを可
能にした。また、前記付属装置を識別する情報処理装置
は、前記端子の信号レベルを一旦読み取った後に、読み
取り結果に応じた信号を前記端子に書き込み、前記端子
の信号レベルを再度読み取った後に、前記論理ゲートの
種類及び接続形態を判別できるようにした。

【０００５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１には本発明による情報処理システムの第１実
施例が示されている。図中、ディスプレイ装置等の入出
力装置類や各種カード装置類等の付属装置２０は被識別
機構１０３を含み、この被識別機構１０３は付属装置２
０の識別番号が３（ＩＤ３）であることを示すように機
能する。被識別機構１０３は２つの識別信号用の端子で
あるＩＤピン０及びＩＤピン１を有し、ＩＤピン１はＮ
ＯＴゲート１１０を介してＩＤピン０に接続されてい
る。ＮＯＴゲート１１０はオープン・コレクタ構成であ
る。

【０００６】情報処理装置１０は識別機構４００を有
し、識別装置４００はＩＤコネクタ４５０：０及びＩＤ
コネクタ４５０：１を有し、ＩＤコネクタ４５０：０は
ＩＤピン０に接続され、ＩＤコネクタ４５０：１はＩＤ
ピン１に接続されている。ＩＤコネクタ４５０：０はプ
ルアップ抵抗４０１：０を介して電源レベル＋Ｖｓｓに
接続されるるとともに、トライ・ステート・バッファ４
０２：０を介してＣＰＵ４１０のデータ入力端子に接続
されている。トライ・ステート・バッファ４０２：０の
制御端子はＣＰＵ４１０の制御信号端子の１つに接続さ
れ、ＣＰＵ４１０からリード命令が発せられると、ＩＤ
ピン０の信号レベル即ちＩＤピン０上に現れる識別用デ
ータ（ＩＤ信号）がＣＰＵ４１０及びプログラム４２０
により読み取られるようになっている。

【０００７】トライ・ステート・バッファ４０２：０の
出力はＤ（遅延）型のフリップ・フロップ４０３：０の
Ｄ（データ）入力端子にも入力されている。フリップ・
フロップ４０３：０のＣＫ（クロック）入力端子はＣＰ
Ｕ４１０の制御信号端子の１つに接続されている。ＣＰ
Ｕ４１０からのライト命令がＣＫ端子に入力すると、Ｄ
入力端子上の信号レベルが反転Ｑ端子から出力される。
反転Ｑ端子の出力はＮＯＴゲート４０４：０を介してＩ
Ｄコネクタ４５０：０に接続されている。ＮＯＴゲート
４０４：０はオープン・コレクタ構成である。以上、Ｉ
Ｄコネクタ４５０：０について説明したが、全く同様の
構成がＩＤコネクタ４５０：１についても繰り返されて
いる。

【０００８】次に、本実施例の識別動作について説明す
る。識別動作はＩＤ信号に対するリード／ライト／リー
ドという３つのサイクルで行なわれる。先ず、最初のリ
ード・サイクルでＩＤピン０及びＩＤピン１の識別デー
タ（信号レベル）を読み取る。図１の例では、ＩＤピン
０はプルアップ抵抗４０１：０を介して電源レベル＋Ｖ
ｓｓにプルアップされるのでＨレベルである。一方、Ｉ
Ｄピン１はＮＯＴゲート１１０を介して接地レベルに接
続されるのでＬレベルである。ＣＰＵ４１０は最初のリ
ード命令でこれらの信号レベルを読み取る。次のライト
・サイクルでは、最初のリード・サイクルでＨレベルが
読み取られていたＩＤピンに対してＬレベルの信号が書
き込まれる。ＣＰＵ４１０がライト命令を発すると、Ｉ
Ｄピン０にはＬレベルの信号が書き込まれ、ＩＤピン１
にはＨレベルの信号が書き込まれる。この結果、ＩＤピ
ン０はＬレベルになり、ＩＤピン１はＨレベルになる。
ＣＰＵ４１０は２度目のリード命令でこれらの信号レベ
ルを読み取る。ＣＰＵ４１０は最初のリード命令で読み
取ったＩＤピン０及び１の信号レベルと２度目のリード
命令で読み取ったＩＤピン０及び１の信号レベルとの組
合せから被識別機構１０３が識別番号３（ＩＤ３）ので
あることを識別する。

【０００９】図２には識別番号１の被識別機構１０１が
示されている。被識別機構１０１のＩＤピン０及び１は
ともに接地レベルに接続されている。従って、最初のリ
ード命令で読み取ったＩＤピン０及び１の信号レベルは
ともにＬレベルであり、２度目のリード命令で読み取っ
たＩＤピン０及び１の信号レベルもともにＬレベルであ
る。ＣＰＵ４１０は最初のリード命令及び２度目のリー
ド命令で読み取ったＩＤピン０及び１の信号レベルとの
組合せから被識別機構１０１が識別番号１の構造である
ことを識別する。

【００１０】図３には識別番号２の被識別機構１０２が
示されている。被識別機構１０２のＩＤピン０はオープ
ンであり、ＩＤピン１は接地レベルに接続されている。
従って、最初のリード命令で読み取ったＩＤピン０及び
１の信号レベルは夫々Ｈレベル及びＬレベルであり、２
度目のリード命令で読み取ったＩＤピン０及び１の信号
レベルはともにＬレベルである。ＣＰＵ４１０は最初の
リード命令及び２度目のリード命令で読み取ったＩＤピ
ン０及び１の信号レベルとの組合せから被識別機構１０
２が識別番号２の構造であることを識別する。

【００１１】図４には識別番号４の被識別機構１０４が
示されている。被識別機構１０４のＩＤピン０は接地レ
ベルに接続され、ＩＤピン１はオープンである。従っ
て、最初のリード命令で読み取ったＩＤピン０及び１の
信号レベルは夫々Ｌレベル及びＨレベルであり、２度目
のリード命令で読み取ったＩＤピン０及び１の信号レベ
ルはともにＬレベルである。ＣＰＵ４１０は最初のリー
ド命令及び２度目のリード命令で読み取ったＩＤピン０
及び１の信号レベルとの組合せから被識別機構１０４が
識別番号４の構造であることを識別する。

【００１２】図５には識別番号５の被識別機構１０５が
示されている。被識別機構１０５では図１の被識別機構
１０３の場合とは逆の向きにＮＯＴゲート１１０がＩＤ
ピン０とＩＤピン１との間に設けられている。ＮＯＴゲ
ート１１０はオープン・コレクタ構成である。最初のリ
ード命令で読み取ったＩＤピン０及び１の信号レベルは
夫々Ｌレベル及びＨレベルであり、２度目のリード命令
で読み取ったＩＤピン０及び１の信号レベルは夫々Ｈレ
ベル及びＬレベルである。ＣＰＵ４１０は最初のリード
命令及び２度目のリード命令で読み取ったＩＤピン０及
び１の信号レベルとの組合せから被識別機構１０５が識
別番号５の構造であることを識別する。

【００１３】図６には識別番号６の被識別機構１０６が
示されている。被識別機構１０６のＩＤピン０及びＩＤ
ピン１は共にオープンである。従って、最初のリード命
令で読み取ったＩＤピン０及び１の信号レベルはともに
Ｈレベルであり、２度目のリード命令で読み取ったＩＤ
ピン０及び１の信号レベルはともにＬレベルである。Ｃ
ＰＵ４１０は最初のリード命令及び２度目のリード命令
で読み取ったＩＤピン０及び１の信号レベルとの組合せ
から被識別機構１０６が識別番号６の構造であることを
識別する。

【００１４】図７には識別番号７の被識別機構１０７が
示されている。被識別機構１０７のＩＤピン０及びＩＤ
ピン１は互いに接続されている。従って、最初のリード
命令で読み取ったＩＤピン０及び１の信号レベルはとも
にＨレベルであり、２度目のリード命令で読み取ったＩ
Ｄピン０及び１の信号レベルは夫々Ｈレベル及びＬレベ
ルである。ＣＰＵ４１０は最初のリード命令及び２度目
のリード命令で読み取ったＩＤピン０及び１の信号レベ
ルとの組合せから被識別機構１０７が識別番号７の装置
であることを識別する。

【００１５】第１実施例における識別結果をまとめると
以下のようになる。ＩＤピン１ＩＤピン０識別番号（ＩＤ）Ｌ→ＬＬ→Ｌ１Ｌ→ＬＬ→Ｈ２Ｌ→ＨＨ→Ｌ３Ｈ→ＬＬ→Ｌ４Ｈ→ＬＬ→Ｈ５Ｈ→ＬＨ→Ｌ６Ｈ→ＬＨ→Ｈ７尚、上記の識別結果のまとめにおいて、→の左側のＨ／
Ｌは最初のリード命令で読み取ったＩＤピン０及び１の
信号レベルがＨレベルであるかＬレベルであるかを示
し、→の右側のＨ／Ｌは２回目のリード命令で読み取っ
たＩＤピン０及び１の信号レベルがＨレベルであるかＬ
レベルであるかを示している。ＣＰＵ４１０及びプログ
ラム４２０はこのようなＩＤピン０及び１に現れる信号
レベルの組合せからどの識別番号に該当するか決定す
る。即ち、付属装置２０を識別する。

【００１６】このような実施例によれば、２本のＩＤピ
ンから７種類の装置を識別できる。また、ＩＤピンを単
に電源レベルに接続するか接地レベルに接続するかによ
って識別していた従来の４つの被識別機構の全てをも識
別できる。

【００１７】図８には第２実施例が示されている。第１
実施例では、得られた識別信号の組合せから付属装置を
特定していたのはＣＰＵ及び関連するプログラム（ソフ
トウェア）であったのに対して、第２実施例ではＣＰＵ
を用いずに、デコード回路により被識別機構を特定して
いる。図８において、情報処理装置１１０は識別機構５
００を有し、識別機構５００は２つのＤ型のフリップ・
フロップ５０３：０及び５０３：１を有している。フリ
ップ・フロップ５０３：０及び５０３：１のＲ（リセッ
ト）入力端子には−ステート０信号が共通に入力され、
ＣＫ入力端子には−ステート１信号が共通に入力され
る。−ステート０信号及び−ステート１信号はタイミン
グ発生器としてのステート信号発生器５１０により発生
され、−ステート０信号の後に−ステート１信号が発生
する。

【００１８】フリップ・フロップ５０３：０及び５０
３：１のＤ（データ）入力端子は夫々ＩＤコネクタ５５
０：０及び５５０：１に接続されている。また、ＩＤコ
ネクタ５５０：０及び５５０：１は夫々プルアップ抵抗
５０１：０及び５０１：１を介して電源レベル＋Ｖｓｓ
に接続されている。フリップ・フロップ５０３：０のＱ
出力はＮＡＮＤゲート５１２の一方の入力に接続され、
ＮＡＮＤゲート５１２の他方の入力にはフリップ・フロ
ップ５０３：１の反転Ｑ出力が接続されている。ＮＡＮ
Ｄゲート５１２の出力はＩＤコネクタ５５０：０に接続
されている。また、フリップ・フロップ５０３：１のＱ
出力はＮＯＴゲート５１４を介してＩＤコネクタ５５
０：１に接続されている。ＮＡＮＤゲート５１２及びＮ
ＯＴゲート５１４は共にオープン・コレクタ構成であ
る。

【００１９】識別機構５００はデコード回路５６０を有
し、デコード回路５６０が前出の識別番号１乃至７から
１つの識別番号を特定する。デコード回路５６０はＮＡ
ＮＤゲート５２１乃至５２７を有する。ＮＡＮＤゲート
５２１は２つの入力端子を有し、その一方はフリップ・
フロップ５０３：０の反転Ｑ出力に接続され、他方はフ
リップ・フロップ５０３：１の反転Ｑ出力に接続されて
いる。−ステート０信号が発生し、次に−ステート１信
号が発生した後にＮＡＮＤゲート５２１の出力信号がＬ
レベルになると、情報処理装置１１０に識別番号１の付
属装置２０が接続されていることを示している。

【００２０】ＮＡＮＤゲート５２２は３つの入力端子を
有し、その１つはフリップ・フロップ５０３：０のＱ出
力に接続され、他の１つはフリップ・フロップ５０３：
１の反転Ｑ出力に接続され、残りの１つはＮＯＴゲート
５３１を介してＩＤコネクタ５０１：１に接続されてい
る。−ステート０信号が発生し、次に−ステート１信号
が発生した後にＮＡＮＤゲート５２２の出力信号がＬレ
ベルになったときは、識別機構５００に識別番号２の被
識別機構１０２が接続されているときである。

【００２１】ＮＡＮＤゲート５２３は３つの入力端子を
有し、その１つはフリップ・フロップ５０３：０のＱ出
力に接続され、他の１つはフリップ・フロップ５０３：
１の反転Ｑ出力に接続され、残りの１つはＩＤコネクタ
５０１：１に接続されている。−ステート０信号が発生
し、次に−ステート１信号が発生した後にＮＡＮＤゲー
ト５２３の出力信号がＬレベルになったときは、識別機
構５００に識別番号３の被識別機構１０３が接続されて
いるときである。

【００２２】ＮＡＮＤゲート５２４は３つの入力端子を
有し、その１つはフリップ・フロップ５０３：０の反転
Ｑ出力に接続され、他の１つはフリップ・フロップ５０
３：１のＱ出力に接続され、残りの１つはＮＯＴゲート
５３２を介してＩＤコネクタ５０１：０に接続されてい
る。−ステート０信号が発生し、次に−ステート１信号
が発生した後にＮＡＮＤゲート５２４の出力信号がＬレ
ベルになったときは、識別機構５００に識別番号４の被
識別機構１０４が接続されているときである。

【００２３】ＮＡＮＤゲート５２５は３つの入力端子を
有し、その１つはフリップ・フロップ５０３：０の反転
Ｑ出力に接続され、他の１つはフリップ・フロップ５０
３：１のＱ出力に接続され、残りの１つはＩＤコネクタ
５０１：０に接続されている。−ステート０信号が発生
し、次に−ステート１信号が発生した後にＮＡＮＤゲー
ト５２４の出力信号がＬレベルになったときは、識別機
構５００に識別番号５の被識別機構１０５が接続されて
いるときである。

【００２４】ＮＡＮＤゲート５２６は３つの入力端子を
有し、その１つはフリップ・フロップ５０３：０のＱ出
力に接続され、他の１つはフリップ・フロップ５０３：
１のＱ出力に接続され、残りの１つはＩＤコネクタ５０
１：０に接続されている。−ステート０信号が発生し、
次に−ステート１信号が発生した後にＮＡＮＤゲート５
２６の出力信号がＬレベルになったときは、識別機構５
００に識別番号６の被識別機構１０６が接続されている
ときである。

【００２５】ＮＡＮＤゲート５２７は３つの入力端子を
有し、その１つはフリップ・フロップ５０３：０のＱ出
力に接続され、他の１つはフリップ・フロップ５０３：
１のＱ出力に接続され、残りの１つはＮＯＴゲートの出
力に接続されている。−ステート０信号が発生し、次に
−ステート１信号が発生した後にＮＡＮＤゲート５２６
の出力信号がＬレベルになったときは、識別機構５００
に識別番号７の被識別機構１０７が接続されているとき
である。図８の識別機構５００のデコード回路５６０の
構成を以下のように示すことができる。但し、Ｌ０及び
Ｌ１は夫々フリップフロップ５０３：０及び５０３：１
の出力を示している。 −識別番号１＝ＮＡＮＤ（−Ｌ１，−Ｌ０） −識別番号２＝ＮＡＮＤ（−ＩＤピン１，−Ｌ１，＋Ｌ０） −識別番号３＝ＮＡＮＤ（＋ＩＤピン１，−Ｌ１，＋Ｌ０） −識別番号４＝ＮＡＮＤ（−ＩＤピン０，＋Ｌ１，−Ｌ０） −識別番号５＝ＮＡＮＤ（＋ＩＤピン０，＋Ｌ１，−Ｌ０） −識別番号６＝ＮＡＮＤ（＋ＩＤピン０，＋Ｌ１，＋Ｌ０） −識別番号７＝ＮＡＮＤ（−ＩＤピン０，＋Ｌ１，＋Ｌ０）

【００２６】図９には本発明による情報処理システムの
第３実施例が示されている。図中、付属装置３１０の被
識別機構２１５の識別番号１５であり、被識別機構２１
５は３つの識別信号用の端子としてＩＤピン０、ＩＤピ
ン１、及びＩＤピン２を有している。ＩＤピン１とＩＤ
ピン２とはＮＡＮＤゲート３１５の２つの入力に接続さ
れ、ＮＡＮＤゲート３１５の出力はＩＤピン０に接続さ
れている。

【００２７】識別機構６００はＩＤコネクタ６５０：
０、６５０：１、及び６５０：２を有し、これらのＩＤ
コネクタはＩＤピン０、ＩＤピン１、及びＩＤピン２の
夫々に接続されている。ＩＤコネクタ６５０：０、６５
０：１、及び６５０：２はプルアップ抵抗６０１：０、
６０１：１、及び６０１：２の夫々を介して電源レベル
＋Ｖｓｓに接続されている。また、ＩＤコネクタ６５
０：０、６５０：１、及び６５０：２即ちＩＤピン０、
ＩＤピン１、及びＩＤピン２はトライ・ステート・バッ
ファ６０２：０、６０２：１、及び６０２：２を介して
ＣＰＵ６１０のデータ信号線に接続されている。トライ
・ステート・バッファ６０２：０、６０２：１、及び６
０２：２の制御線にはＣＰＵ６１０のリード命令が与え
られる。ＣＰＵ６１０のデータ信号線はＤ型フリップ・
フロップ６０４：０、６０４：１、及び６０４：２のＤ
入力の夫々にも接続されている。Ｄ型フリップ・フロッ
プ６０４：０、６０４：１、及び６０４：２のＣＫ入力
にはＣＰＵ６１０のライト命令が入力される。Ｄ型フリ
ップ・フロップ６０４：０、６０４：１、及び６０４：
２の反転Ｑ出力はＮＯＴゲート６０３：０、６０３：
１、及び６０３：２を介してのＩＤコネクタ６５０：
０、６５０：１、及び６５０：２の夫々に接続されてい
る。尚、ＣＰＵ６１０はプログラム６２０に従って所定
の処理を実行するようになっている。

【００２８】識別機構６００は、図９の被識別機構２１
５の他に、図１０乃至図４３に示される被識別機構を含
む全体として３５個の被識別機構を識別し、これらのな
かにはＩＤピン０、１、及び２を単に選択的に接地レベ
ルに接続しただけの従来構造の８つの被識別装置の全て
も含まれている。

【００２９】次に、本実施例の識別動作について説明す
る。先ず、３つのＩＤピン０、１、及び２の全てに１
（Ｈレベル）を一旦書き込む。１１１を書き込むことに
より、全てのピンはプルアップ抵抗６０１：０、６０
１：１、及び６０１：２を介してＨレベルにプルアップ
される。次に３つのＩＤピン０、１、及び２の全ての信
号レベルを読み取る。ＩＤピン０、１、及び２の信号レ
ベルの全てがＬレベルであるときは識別機構６００に接
続されているのは識別番号７の被識別機構２０７（図１
６）である。また、ＩＤピン０、１、及び２の信号レベ
ルのうちの２つがＬレベルであるときは、どのＩＤピン
がＬレベルかにより、識別番号３の被識別機構２０３
（図１２）、識別番号５の被識別機構２０５（図１
４）、及び識別番号６の被識別機構２０６（図１５）の
うちの１つが特定される。ＩＤピン０、１、及び２の信
号レベルの全てがＨレベルであるとき、及びＩＤピン
０、１、及び２の信号レベルのうちの２つがＨレベルで
あるときは、ＣＰＵ６１０がＩＤピン０、１、及び２の
２つに対してＨＨ、ＨＬ、ＬＨ、及びＬＬ（１１、１
０、０１、及び００）という４種の信号レベルを順次書
き込んだときの残りの１つのＩＤピンの信号レベルを読
み取ることにより被識別機構を識別する。

【００３０】以上をまとめると次のようになる。ＩＤピン２ＩＤピン１ＩＤピン０識別番号或は更なるテストＨＨＨ（→ レベル２Ａのテストへ）ＨＨＬ（→ レベル２Ｂのテストへ）ＨＬＨ（→ レベル２Ｃのテストへ）ＨＬＬ識別番号３ＬＨＨ（→ レベル２Ｄのテストへ）ＬＨＬ識別番号５ＬＬＨ識別番号６ＬＬＬ識別番号７

【００３１】次に、レベル２Ａのテストについて説明す
る。最初に読み出した３つのＩＤピン０、１、及び２の
信号レベルが全てＨレベルであったときは、ＩＤピン０
及び１にＨＨ、ＨＬ、ＬＨ、及びＬＬの信号を順次書き
込む。これらの信号を書き込んだときのＩＤピン２の信
号レベルの値の態様により、識別番号８乃至１４（図１
７乃至２３）の被識別機構２０８乃至２１４が識別され
る。以上をまとめると以下のようである。ＩＤピン２の出力の信号レベルＩＤピン１／０：Ｈ／ＨＨ／ＬＬ／ＨＬ／Ｌ識別結果ＨＨＨＨ → 付属装置なしＨＨＨＬ → 識別番号８ＨＨＬＨ → 識別番号９ＨＨＬＬ → 識別番号１０ＨＬＨＨ → 識別番号１１ＨＬＨＬ → 識別番号１２ＨＬＬＨ → 識別番号１３ＨＬＬＬ → 識別番号１４

【００３２】次に、レベル２Ｂのテストについて説明す
る。最初の読み出しでＩＤピン１及び２の信号レベルが
Ｈレベルであったときは、ＩＤピン１及び２にＨＨ、Ｈ
Ｌ、ＬＨ、及びＬＬの信号を順次書き込む。これらの信
号を書き込んだときのＩＤピン０の信号レベルの値の態
様により、識別番号１５乃至２１（図９、及び、図２４
乃至２９）の被識別機構２１５乃至２２１及び識別番号
１の被識別機構２０１（図１０）が識別される。以上を
まとめると以下のようである。ＩＤピン０の出力の信号レベルＩＤピン２／１：Ｈ／ＨＨ／ＬＬ／ＨＬ／Ｌ識別結果ＬＨＨＨ → 識別装置１５ＬＨＨＬ → 識別番号１６ＬＨＬＨ → 識別番号１７ＬＨＬＬ → 識別番号１８ＬＬＨＨ → 識別番号１９ＬＬＨＬ → 識別番号２０ＬＬＬＨ → 識別番号２１ＬＬＬＬ → 識別番号１

【００３３】次に、レベル２Ｃのテストについて説明す
る。最初の読み出しでＩＤピン２及び０の信号レベルが
Ｈレベルであったときは、ＩＤピン２及び０にＨＨ、Ｈ
Ｌ、ＬＨ、及びＬＬの信号を順次書き込む。これらの信
号を書き込んだときのＩＤピン１の信号レベルの値の態
様により、識別番号２２乃至２８（図３０乃至３６）の
被識別機構２２２乃至２２８及び識別番号２の被識別機
構２０２（図１１）が識別される。以上をまとめると以
下のようである。ＩＤピン１の出力の信号レベルＩＤピン２／０：Ｈ／ＨＨ／ＬＬ／ＨＬ／Ｌ識別結果ＬＨＨＨ → 識別装置２２ＬＨＨＬ → 識別番号２３ＬＨＬＨ → 識別番号２４ＬＨＬＬ → 識別番号２５ＬＬＨＨ → 識別番号２６ＬＬＨＬ → 識別番号２７ＬＬＬＨ → 識別番号２８ＬＬＬＬ → 識別番号２

【００３４】次に、レベル２Ｄのテストについて説明す
る。最初の読み出しでＩＤピン１及び０の信号レベルが
Ｈレベルであったときは、ＩＤピン１及び０にＨＨ、Ｈ
Ｌ、ＬＨ、及びＬＬの信号を順次書き込む。これらの信
号を書き込んだときのＩＤピン２の信号レベルの値の態
様により、識別番号２９乃至３５（図３７乃至４３）の
被識別機構２２９乃至２３５及び識別番号４の被識別機
構２０４（図１３）が識別される。以上をまとめると以
下のようである。ＩＤピン２の出力の信号レベルＩＤピン１／０：Ｈ／ＨＨ／ＬＬ／ＨＬ／Ｌ識別結果ＬＨＨＨ → 識別装置２９ＬＨＨＬ → 識別番号３０ＬＨＬＨ → 識別番号３１ＬＨＬＬ → 識別番号３２ＬＬＨＨ → 識別番号３３ＬＬＨＬ → 識別番号３４ＬＬＬＨ → 識別番号３５ＬＬＬＬ → 識別番号４

【００３５】尚、前記実施例では被識別機構のＩＤピン
の数は２或は３であったが、４以上であってもよい。ま
た、何れも従来装置と同じ構成の前記識別番号３、５、
及び６の被識別機構２０３、２０５、及び２０６（図１
２、１４、及び１５）について変形を施すことにより全
体として４４種の装置を識別することもできる。

【００３６】

【発明の効果】上述のように本発明によれば、簡単な構
造により、識別し得る装置数を増やすことができ、ま
た、従来構造の被識別機構をも識別できる情報処理シス
テムを提供できる。

【図面の簡単な説明】

【図１】本発明による情報処理システムの第１実施例の
全体構成を示す回路図である。

【図２】第１実施例の識別番号１の被識別機構の構成を
示す回路図である。

【図３】第１実施例の識別番号２の被識別機構の構成を
示す回路図である。

【図４】第１実施例の識別番号４の被識別機構の構成を
示す回路図である。

【図５】第１実施例の識別番号５の被識別機構の構成を
示す回路図である。

【図６】第１実施例の識別番号６の被識別機構の構成を
示す回路図である。

【図７】第１実施例の識別番号７の被識別機構の構成を
示す回路図である。

【図８】本発明による情報処理システムの第２実施例の
全体構成を示す回路図である。

【図９】本発明による情報処理システムの第３実施例の
全体構成を示す回路図である。

【図１０】第３実施例の識別番号１の被識別機構の構成
を示す回路図である。

【図１１】第３実施例の識別番号２の被識別機構の構成
を示す回路図である。

【図１２】第３実施例の識別番号３の被識別機構の構成
を示す回路図である。

【図１３】第３実施例の識別番号４の被識別機構の構成
を示す回路図である。

【図１４】第３実施例の識別番号５の被識別機構の構成
を示す回路図である。

【図１５】第３実施例の識別番号６の被識別機構の構成
を示す回路図である。

【図１６】第３実施例の識別番号７の被識別機構の構成
を示す回路図である。

【図１７】第３実施例の識別番号８の被識別機構の構成
を示す回路図である。

【図１８】第３実施例の識別番号９の被識別機構の構成
を示す回路図である。

【図１９】第３実施例の識別番号１０の被識別機構の構
成を示す回路図である。

【図２０】第３実施例の識別番号１１の被識別機構の構
成を示す回路図である。

【図２１】第３実施例の識別番号１２の被識別機構の構
成を示す回路図である。

【図２２】第３実施例の識別番号１３の被識別機構の構
成を示す回路図である。

【図２３】第３実施例の識別番号１４の被識別機構の構
成を示す回路図である。

【図２４】第３実施例の識別番号１６の被識別機構の構
成を示す回路図である。

【図２５】第３実施例の識別番号１７の被識別機構の構
成を示す回路図である。

【図２６】第３実施例の識別番号１８の被識別機構の構
成を示す回路図である。

【図２７】第３実施例の識別番号１９の被識別機構の構
成を示す回路図である。

【図２８】第３実施例の識別番号２０の被識別機構の構
成を示す回路図である。

【図２９】第３実施例の識別番号２１の被識別機構の構
成を示す回路図である。

【図３０】第３実施例の識別番号２２の被識別機構の構
成を示す回路図である。

【図３１】第３実施例の識別番号２３の被識別機構の構
成を示す回路図である。

【図３２】第３実施例の識別番号２４の被識別機構の構
成を示す回路図である。

【図３３】第３実施例の識別番号２５の被識別機構の構
成を示す回路図である。

【図３４】第３実施例の識別番号２６の被識別機構の構
成を示す回路図である。

【図３５】第３実施例の識別番号２７の被識別機構の構
成を示す回路図である。

【図３６】第３実施例の識別番号２８の被識別機構の構
成を示す回路図である。

【図３７】第３実施例の識別番号２９の被識別機構の構
成を示す回路図である。

【図３８】第３実施例の識別番号３０の被識別機構の構
成を示す回路図である。

【図３９】第３実施例の識別番号３１の被識別機構の構
成を示す回路図である。

【図４０】第３実施例の識別番号３２の被識別機構の構
成を示す回路図である。

【図４１】第３実施例の識別番号３３の被識別機構の構
成を示す回路図である。

【図４２】第３実施例の識別番号３４の被識別機構の構
成を示す回路図である。

【図４３】第３実施例の識別番号３５の被識別機構の構
成を示す回路図である。

【符号の説明】

１０・・・情報処理装置２０・・・付属装置１０１・・・識別番号１の被識別機構１０２・・・識別番号２の被識別機構１０３・・・識別番号３の被識別機構１０４・・・識別番号４の被識別機構１０５・・・識別番号５の被識別機構１０６・・・識別番号６の被識別機構１０７・・・識別番号７の被識別機構１１０・・・情報処理装置２０１・・・識別番号１の被識別機構２０２・・・識別番号２の被識別機構２０３・・・識別番号３の被識別機構２０４・・・識別番号４の被識別機構２０５・・・識別番号５の被識別機構２０６・・・識別番号６の被識別機構２０７・・・識別番号７の被識別機構２０８・・・識別番号８の被識別機構２０９・・・識別番号９の被識別機構２１０・・・識別番号１０の被識別機構２１１・・・識別番号１１の被識別機構２１２・・・識別番号１２の被識別機構２１３・・・識別番号１３の被識別機構２１４・・・識別番号１４の被識別機構２１５・・・識別番号１５の被識別機構２１６・・・識別番号１６の被識別機構２１７・・・識別番号１７の被識別機構２１８・・・識別番号１８の被識別機構２１９・・・識別番号１９の被識別機構２２０・・・識別番号２０の被識別機構２２１・・・識別番号２１の被識別機構２２２・・・識別番号２２の被識別機構２２３・・・識別番号２３の被識別機構２２４・・・識別番号２４の被識別機構２２５・・・識別番号２５の被識別機構２２６・・・識別番号２６の被識別機構２２７・・・識別番号２７の被識別機構２２８・・・識別番号２８の被識別機構２２９・・・識別番号２９の被識別機構２３０・・・識別番号３０の被識別機構２３１・・・識別番号３１の被識別機構２３２・・・識別番号３２の被識別機構２３３・・・識別番号３３の被識別機構２３４・・・識別番号３４の被識別機構２３５・・・識別番号３５の被識別機構３００・・・情報処理装置３１０・・・付属装置４００・・・識別機構４１０・・・ＣＰＵ４２０・・・プログラム５００・・・識別機構５１０・・・ステート信号発生回路６００・・・識別機構６１０・・・ＣＰＵ６２０・・・プログラム

Claims

【特許請求の範囲】

【請求項１】情報処理装置と、識別信号用の端子を介し
て前記情報処理装置に接続される付属装置と、を含む情
報処理システムにおいて、前記端子の少なくとも１つは
前記端子の残りの少なくとも１つに直接あるいは論理ゲ
ートを介して接続されており、前記情報処理装置は、前
記端子の信号レベルを一旦読み取った後に、読み取り結
果に応じた信号を前記端子に書き込み、前記端子の信号
レベルを再度読み取った後に前記付属装置を識別する機
能を有する、装置識別システム。
【請求項２】識別信号端子を有する付属装置と、前記識
別端子の夫々に接続される接続子を有し前記接続子に現
れる信号レベルの組合せから前記付属装置を識別する情
報処理装置と、を含む情報処理システムにおいて、前記
識別信号端子の少なくとも１つは残りの少なくとも１つ
に直接あるいは論理ゲートを介して接続されており、前
記情報処理装置は、第１のサイクルで前記接続子の信号
レベルがＨレベルであるかＬレベルであるかを読み取
り、第２のサイクルでは前記読み取り結果がＨレベルで
あった前記接続子あるいはＬレベルであった前記接続子
のいずれか一方について所定の信号を前記識別信号端子
に書き込み、第３のサイクルで再び前記接続子の信号レ
ベルを読み取り、第１及び第３のサイクルの読み取り結
果から前記付属装置の特定する、情報処理システム。
【請求項３】付属装置の識別端子の夫々に接続される接
続子を有し、これらの接続子に現れる信号レベルの組合
せから前記付属装置を識別する情報処理装置において、
前記接続子の信号レベルを読み取るレベル読み取り手段
と、信号レベルを読み取った結果に応じて前記接続子の
信号レベルを変更するレベル変更手段と、レベル変更の
前及び後の前記接続子の信号レベルの組合せから前記付
属装置の特定を行う決定手段と、を具備することを特徴
とする情報処理装置。
【請求項４】前記レベル変更手段及び決定手段はＣＰＵ
及び前記ＣＰＵのためのプログラムである、請求項３に
記載の情報処理装置。
【請求項５】前記レベル変更手段はタイミング発生器及
びフリップ・フロップから構成され、前記決定手段はデ
コード回路から構成されている、請求項３に記載の情報
処理装。
【請求項６】２以上の識別端子を介して情報処理装置に
接続される付属装置であって、前記識別端子のうち少な
くとも１つは直接あるいは論理回路を介して残りの少な
くとも１つの識別端子に接続されており前記情報処理装
置からの書き込みに応じて信号レベルを変更し得ること
を特徴とする、情報処理装置に接続される付属装置。
【請求項７】前記情報処理装置の出力データを表示する
表示装置である、請求項６に記載の付属装置。