JP2970834B2

JP2970834B2 - テスト基礎データ生成装置

Info

Publication number: JP2970834B2
Application number: JP7132862A
Authority: JP
Inventors: 耕一多田
Original assignee: INOTETSUKU KK
Current assignee: INOTETSUKU KK
Priority date: 1995-05-02
Filing date: 1995-05-02
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH08305599A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テスト基礎データ生
成装置に関し、詳しくは、ＰＣカード等のカードあるい
はＬＡＮ、ＨＤＤ等が接続されるＰＣＩバスインタフェ
ース基板などのインタフェース基板のテストデータを生
成するテストデータ生成装置において、カードあるいは
インタフェース基板とホストコンピュータとが動作して
いるときの実データに基づいてテストデータを生成する
ことが容易で、かつ、そのデータ量を低減でき、テスタ
側でのテスト波形の発生が簡単なテスト基礎データ生成
装置に関する。

【０００２】

【従来の技術】ＰＣカード等のカードあるいはＬＡＮ、
ＨＤＤ等の装置が接続されたＰＣＩバスインタフェース
基板等のテスト対象となるターゲット装置は、ホストコ
ンピュータ等にコネクタで接続され、これとの間で、例
えば、バスサイクルに応じてビットパラレルでデータの
授受を行う。このとき送信される各ビット信号には、デ
ータ信号、アドレス信号、そして制御信号等がある。一
度にパラレルに授受する信号数に応じてＰＣカードで
は、そのピン数が６８本程度のバスにもなるが、メモリ
カードやＰＣＩバスやＶＥＭバス等では、通常、３２本
程度である。中には、信号線数が１６本のカードバスも
ある。なお、通常、実際のコネクタのピン数は、前記の
各本数にさらに多数のピンが加算されたものになる。

【０００３】このようなカード，基板等のテストデータ
としては、手作業による場合とホストコンピュータによ
り内部回路をシミュレーションして所定の入出力データ
を与えてテストデータを作成する場合とがある。通常、
カード，基板等に搭載される回路としては、ＲＯＭ、Ｒ
ＡＭ等のメモリとＡＳＩＣ、ゲートアレイ、ＭＰＵ、Ｍ
ＣＵ等のコントローラなどがあるが、シミュレーション
によるテストデータの作成では、各単体回路のシミュレ
ーションが行われ、これらを合成して全体のシミュレー
ションが行われてテストデータが作成される。

【０００４】

【発明が解決しようとする課題】テスト対象となるカー
ド，インタフェース基板あるいはその先に装置が接続さ
れたインタフェース基板等のターゲット装置は、各種Ｏ
Ｓの相違を越えて使用できるように、機能拡大されてき
ていて、その内部にはゲートアレイ、ＭＰＵ、ＭＣＵ等
のコントローラ、メモリが設けられている。そこで、こ
れらは、単なる情報の記憶装置を越えて、端末装置に匹
敵するほどの多種多様なデータ処理を内部で行う。しか
し、ターゲット装置が装着されるデータ処理装置側の実
際のアプリケーションプログラムの動作は、予測不可能
である。しかも、テスト対象は、ターゲット装置の応答
信号自体等もテスト対象となる。このようなことから応
答信号を基準としてテスト信号を送信したり、受信した
りするテストデータでは十分なテストを行うことはでき
ない。

【０００５】また、カード，インタフェース基板あるい
はその先に装置が接続されたインタフェース基板等のタ
ーゲット装置に対してシミュレーション回路モデルによ
り作成されるテストデータは、設計仕様の基本動作の確
認が主な目的であり、カード，基板等が装着されるデー
タ処理装置側の実際のアプリケーションプログラムの動
作に対応したテストデータを作成することは困難であ
る。たとえ、あるシミュレーション回路モデルによりあ
るアプリケーションプログラムの動作に対応してテスト
データが作成されてもそれは定型的なものでしかなく、
多種多様なアプリケーションプログラムのテストデータ
については、実データの再現ができないので、精度の高
いテストができないのが現状である。そこで、この種の
テストデータにあってどうしても手作業でテストデータ
を作成しなければならない部分が残る。また、カード，
基板等のターゲット装置に搭載される回路の中には、シ
ミュレーションができない論理回路やコントローラの動
作が含まれていることがあり、このような場合には、こ
の種の回路がテスト対象となることからテストデータが
どうしても手作業にならざるを得ない。

【０００６】一方、この種のテストデータは、アドレス
信号やデータ信号の立上がり，立ち下がりと制御信号の
立上がりあるいは立下がりとのタイミング関係が重要な
要素であり、そのタイミング条件設定がテスト波形生成
に欠かすことができない。従来、このタイミングデータ
の一例を挙げれば、図９に示すように、ある波形（図９
(b)参照）の転送の開始から終了までの各変化点（Ｔ
Ｒ₁，ＴＲ₂，ＴＲ₃，…）についてのタイミングを前の
変化点を基準としてタイミングクロック（図９(a)参
照）をカウントし、そのカウント値に対応させたデータ
（図９(c)参照）を発生させている。このようなもので
は、最大変化点の距離（期間）に対応するビット数、図
では１６ビットのデータが次の変化点までの１データと
して必要になる。多くの動作状態に対応してテストを行
う場合に、このようなタイミングデータは、テストデー
タ量の増加をまねき、各種のテストデータに応じてテス
タでテスト波形を発生させるテストプログラムを生成す
るまでの作業量が増加する傾向にある。この発明の目的
は、このような従来技術の問題点を解決するものであっ
て、ターゲット装置とホストコンピュータとがデータの
授受を行った実データに基づいてテストデータを生成す
ることが容易で、かつ、そのタイミングデータ量を低減
でき、テスタ側でのテスト波形の発生が簡単なテスト基
礎データ生成装置を提供することにある。

【０００７】

【課題を解決するための手段】このような目的を達成す
るためのこの発明のテストデータ生成装置の特徴は、タ
ーゲット装置とデータ処理装置との間のデータ転送バス
に接続され、データ転送バス上のデータ転送の基準期間
を示すバスサイクルパルスを受けてこれに同期してこれ
より高い周波数のタイミングクロックを発生するサンプ
ルクロック発生回路と、バスサイクルパルスを基準とし
てデータ転送バス上の信号についてその立上がりおよび
その立下がりのいずれか一方までのタイミングクロック
をカウントする第１のカウンタと、データ転送バス上の
信号の立上がりおよびその立下がりのいずれか一方から
立下がりおよびその立上がりのいずれか他方までのタイ
ミングクロックをカウントする第２のカウンタと、第１
および第２のカウンタの値を１つのデータ値に合成して
テスト基礎データとして発生するデータ発生回路と、テ
スト基礎データを記憶するメモリとを備えていて、デー
タ処理装置とターゲット装置との間でデータの授受を行
いメモリにバスサイクルパルスに応じて順次テスト基礎
データを記憶するものである。なお、ここで、採取され
たテストデータのうち、特に、カードあるいはインタフ
ェース基板等のターゲット装置からの応答データは、テ
ストデータにおけるターゲット装置に対する期待値デー
タになる。

【０００８】

【作用】このように、ターゲット装置とホストコンピュ
ータとの実際の授受データをテスト基礎データとして収
集し、収集するデータについては、例えば、アドレス信
号やデータ信号と制御信号とのタイミング関係も含めて
各バスサイクルの信号を基準として立上がりあるいは立
下がりタイミングをカウントし、さらに、次の立下がり
あるいは立上がりタイミングを、この立上がりあるいは
立下がりタイミングを基準にカウントするようにしてい
るので、それぞれのカウント値の数値をバスサイクル期
間内のものとして扱うことができる。そこで、タイミン
グデータ値を小さくでき、しかも、これらカウント値を
合成して各サイクルごとにタイミングデータを生成する
ようにしているので、テストデータのタイミングデータ
量を低減することができる。その結果、多くの動作状態
に対して実データとしての基礎テストデータをより少な
い情報量でメモリに採取することが容易にできる。ま
た、この基礎データに方向性データを含むようにすれ
ば、これと実データとによりデータ処理装置側の送信デ
ータを出力とし、カードやインタフェース基板等のター
ゲット装置側からの受信データを期待値とすることでタ
ーゲット装置に対するテストデータを容易に生成するこ
とできる。

【０００９】

【実施例】図１は、この発明のテスト基礎データ生成装
置のブロック図、図２は、テスト基礎データ生成装置に
おける方向性フラグデータについての説明図、図３は、
テスト基礎データ生成装置におけるサイクルフラグデー
タについての説明図、図４は、テスト基礎データ生成装
置におけるタイミングカウンタ回路のブロック図、図５
は、テストデータ生成回路のタイミングデータ生成につ
いての説明図、図６は、そのテスト基礎データからテス
トデータを生成する場合の生成方法の説明図、図７は、
テストデータ生成処理のフローチャート、そして、図８
は、テストデータ生成回路において１バスサイクルに４
エッジのタイミングデータを生成するタイミングカウン
タ回路のブロック図である。図１において、テスト基礎
データ生成装置１０は、ＰＣカード等のカードあるいは
ＬＡＮ、ＨＤＤが接続されたＰＣＩバスインタフェース
基板等のテスト対象となるターゲット装置１２を受ける
コネクタ１１ａと、ホストコンピュータ２０に接続され
るコネクタ１１ｂとを有していて、さらに外部記憶装置
１３としてメモリカードあるいはＦＤＤ等が装着されて
いる。

【００１０】ここで、コネクタ１１ａとコネクタ１１ｂ
とは、例えば、ＰＣカード用のものでは、内部でそれぞ
れの７０ピンのうち各６８ピンがそれぞれ対応接続され
て各ピンに送受信信号がコネクタ１１ａからコネクタ１
１ｂにスルーするようにバス１１を介して接続されてい
る。したがって、ホストコンピュータ２０からの送信信
号が各ピン対応にターゲット装置１２の対応するピンに
送出され、ターゲット装置１２からの応答信号（返信信
号）が各ピン対応にホストコンピュータ２０の対応する
ピンに送出される。なお、他のカードあるいは、バスな
どでは、通常、コネクタ１１ａとコネクタ１１ｂのピン
数が３２本＋２本＝３４本程度のものとなるが、これに
ついては説明を割愛する。

【００１１】バス１１に接続された方向性フラグ生成回
路１は、このバス１１の制御信号線のうち、カードイネ
ーブル（ＣＥ）、アウトプットイネーブル（ＯＥ）、ラ
イトイネーブル（ＷＥ）、Ｉ／Ｏリード（ＩＯＲ）、Ｉ
／Ｏライト（ＩＯＷ）の各信号線からの出力を受ける。
また、サイクルフラグ生成回路２は、バス１１の制御信
号のうちウエイト（ＷＡＩＴ）信号とタイミングクロッ
クＴＣＬＫとをアンドゲート２ａを介して受ける。タイ
ミングクロックＴＣＬＫ（図５(a)参照）は、タイミン
グクロック発生回路３ｅにおいて、クロック発生回路１
４のクロックＣＬＫとバス１１上のシステムクロックＳ
ＣＬＫ（第５図(b)参照）あるいはバス１１上のサイク
ルパルＣＹＣ（図５(c)参照）に同期する信号として発
生する。なお、ここでは、１バスサイクルに１６パルス
のＴＣＬＫが発生する（第５図(a)参照）。前記の制御
信号は、ここでは、ＰＣカードと結合した場合の制御信
号であって、メモリカードやＰＣＩバスやＶＥＭバス等
では、リードやライトの方向性を示す制御信号としてＩ
ＯＣＨＣＫ，ＩＯＣＨＲＤＹ，ＩＯＷ，ＩＯＲ，ＷＲＩ
ＴＥ，ＩＡＣＫ，ＩＡＣＫＩＮ，ＩＡＣＫＯＵＴなど各
種の制御信号が用いられる。しかし、以下では、制御信
号がマイクロプロセッサのバスにおける信号に近い前記
のＰＣカードの制御信号を例として説明する。

【００１２】テスト基礎データ生成装置１０は、方向性
フラグ生成回路１、サイクルフラグ生成回路２のほか
に、開始条件検出回路３と、電源電圧検出回路４、終了
検出回路５、テストデータ生成回路６、アドレス発生回
路７、メモリ８ａ，８ｂ、そしてコントローラ９とを備
えている。コントローラ９は、メモリカードインタフェ
ースあるいはＦＤＤインタフェースを内部に有してい
て、メモリ８ａ，８ｂに記憶されたデータを交互に外部
記憶装置１３にデータ転送して順次記憶していく。ま
た、後述する開始条件検出回路３のデコーダ３ｃから停
止検出信号を受けたときには、データ生成動作を停止さ
せて、テスト基礎データを記憶するメモリ８ａ，８ｂに
特定の停止コードを送出する。そして、デコーダ３ｃか
らの検出信号が停止した時点で動作を再開する。

【００１３】方向性フラグ生成回路１は、図示すような
各制御信号を受ける４個のＮＡＮＤ１ａ，１ｂ，１ｃ，
１ｄとそれぞれの２個のＮＡＮＤ１ａ，１ｂとＮＡＮＤ
１ｃ，１ｄのそれぞれの出力を受ける２個のＮＯＲ１
ｅ，１ｆとからなる論理回路で構成されていて、受けた
制御信号に応じて２個のＮＯＲ１ｅ，１ｆにそれぞれＦ
0 ,Ｆ1 の２ビットの方向性フラグビット信号を発生す
る。このフラグビット信号は、図２(a) に示す入出力の
論理関係で発生する。その結果、図２(b) に示すよう
に、ホストコンピュータ２０がターゲット装置１２から
データを受けるリード（ＲＥＡＤ）のときにはフラグビ
ットＦ0 ,Ｆ1 が”１０”になり、ホストコンピュータ
２０がターゲット装置１２にデータを送出するライト
（ＷＲＩＴＥ）のときにはフラグビットＦ0 ,Ｆ1 が”
０１”になる。また、フラグビットＦ0 ,Ｆ1 が”１
１”、”００”のときには、それぞれ不定（ＤＯＮＴ
ＣＡＲＥ）、不能（ＵＮＫＯＷＮ）になる。

【００１４】サイクルフラグ生成回路２は、１６のパル
スカウンタ２ｂと１２８パルスカウンタ（図示せず）と
２段のフリップフロップ２ｃとで構成されていて、受け
た制御信号、ＷＡＩＴ信号とタイミングパルスＴＣＬＫ
とに応じてＦ2 ,Ｆ3 の２ビットのデータの読出しや書
込みの際のサイクルフラグビット信号を発生する。この
フラグビット信号は、図３(a) に示す関係で行われる。
すなわち、ウエイト（ＷＡＩＴ）信号が”Ｈ”の間とき
には、カウンタ２ｂがタイミングクロックＴＣＬＫをカ
ウントし、そのカウント値が「１」でその出力が”１”
のときに２つのフリップフロップ２ｃに”１０”がセッ
トされてこれからフラグビットＦ2 ,Ｆ3 が”１０”が
出力されてサイクルスタートになる。そして、タイミン
グクロックＴＣＬＫのパルスをカウンタ２ｂがカウント
する。このカウンタ２ｂのカウント値が「１６」になっ
たときに２つのフリップフロップ２ｃに”０１”がセッ
トされてこれらからフラグビットＦ2 ,Ｆ3 が”０１”
が出力されてデータ転送サイクルが停止したものとして
カウンタ２ｂが前記出力に応じてリセット（クリア）さ
れ初期値「０」に戻る。その結果、次のタイミングクロ
ックＴＣＬＫを受けて次ぎのサイクル開始状態になる
（第３図(b)参照）。なお、カウンタ２ｂのリセット
は、サイクルフラグ生成回路２がタイミングデータ生成
回路６に送出するサイクルパルスＣＰの立上がり（第５
図(d)参照）の後のタイミングで行ってもよい。サイク
ルパルスＣＰは、バス上のデータ転送の基準期間を示す
１バスサイクルのパルス（バスサイクルパルスＣＹＣ）
に対応する信号である。

【００１５】サイクルフラグ生成回路２は、これを直接
あるいは前記のタイミングクロックＴＣＬＫに同期させ
てサイクルパルスＣＰとして発生する。このサイクルパ
ルスＣＰは、タイミングクロックＴＣＬＫを１６パルス
ごとに発生させるか、図１において点線で示す配線ライ
ン２ｄとして示すように、バス１１上に送出されるバス
サイクルパルスあるいはシステムクロックＳＣＬＫ（第
５図(b)参照）を受けて発生させる。例えば、バス上の
システムクロックが４個で１バスサイクルが構成される
ときには、システムクロックを４個カウントするごとに
タイミングクロックＴＣＬＫに同期させてサイクルパル
スＣＰを発生させればよい。あるいはバスサイクルパル
スＣＹＣをそのままサイクルパルスＣＰとして発生させ
てもよい。

【００１６】ところで、ウエイト（ＷＡＩＴ）信号が”
Ｌ”の間はアンドゲート２ａが閉じているので、タイミ
ングクロックＴＣＬＫは、サイクルフラグ生成回路２に
は入力されない。したがって、カウンタ２ｂはカウント
を行わない。また、ウエイト（ＷＡＩＴ）信号が”Ｈ”
から”Ｌ”に落ちたときにはタイミングクロックＴＣＬ
Ｋの入力が停止する。このときにはフリップフロップ２
ｃに”１１”がセットされてカウンタ２ｂがリセットさ
れ、サイクル終了となる（第３図(b)参照）。さらに、
一定期間、例えば、８バスサイクル以上の間、ＷＡＩＴ
信号もタイミングパルスＴＣＬＫも変化しないときに
は、１２８パルスカウンタからの出力がフリップフロッ
プ２ｃに送出されてフラグビットＦ2 ,Ｆ3 が”１１”
の信号を発生する。なお、２段のフリップフロップ２ｃ
は、前記のサイクルパルスＣＰの立ち上がりでリセット
され、また、カウンタ２ｂの値が前記以外のときには、
リセットされてデータが転送されているものとして、フ
ラグビットＦ2 ,Ｆ3 が”００”の信号をそれぞれテス
トデータ生成回路６に送出する。その結果として、図３
図(b) に示すようにデータ転送に応じてそれぞれのフラ
グビットがテストデータ生成回路６に送出されることに
なる。なお、データの送出タイミングと各フラグのリセ
ットタイミングについては、遅延回路等を挿入すること
で、フラグデータが確立してテストデータ生成回路６側
のフラグレジスタ６０にフラグＦ0〜Ｆ3がセットされた
後のタイミングでリセットされるようにタイミング調整
をする。

【００１７】開始条件検出回路３は、Ｄフリップフロッ
プ３ａと３入力ナアンドゲート３ｂとから構成されてい
て、電源電圧検出回路４から電源ＯＮの検出信号ＰＷＯ
Ｎがナンドゲート３ｂに入力されて、これが”Ｈ”にな
ったときにカードの電源がＯＮされた信号としてそのゲ
ートを開く。なお、３入力ナアンドゲート３ｂの他の入
力の１つは、フリップフロップ３ａのＱ出力であり、残
りの１つは、デコーダ３ｃの出力をインバータ３ｄを介
して受けている。そこで、これら他の入力は、通常、Ｈ
ＩＧＨレベル（以下“Ｈ”）になっている。なお、ナア
ンドゲート３ｂの出力は、通常、“Ｈ”であって、
“Ｌ”で有意になる。フリップフロップ３ａは、バス１
１上のアトリビュートの空間をセレクトする”ＲＥＧ”
の信号を受けてこれの立ち下がりをラッチしてゲート３
ｂに出力を送出する。これによりナンドゲート３ｂが出
力信号ＧＴＯＮを発生してこれがタイミングクロック発
生回路３ｅとテストデータ生成回路６に入力される。そ
の結果、”ＲＥＧ”の信号に対応してデータの採取が可
能になる。なお、この”ＲＥＧ”の信号の立ち下がりに
応じてホストコンピュータ２０に搭載されたアプリケー
ションプログラムが動作を開始する。

【００１８】開始条件検出回路３のデコーダ３ｃは、Ｆ
ＰＬＡ（フィールド・プログラマブル・ロジックアレ
イ）等のゲートアレイで構成され、バス１１上のデータ
線と割り込み信号線とに接続されている。そして、デー
タ線上に特殊なコードデータが乗せられたとき、あるい
は、所定の割り込み信号が発生したときに、それをデコ
ードして“Ｈ”の出力を発生して発生してナアンドゲー
ト３ｂを閉じて出力信号ＧＴＯＮを停止し、かつ、コン
トローラ９にこのデコード信号を送出する。また、これ
により一時的にテストデータ生成動作と記録動作と停止
させる。さらに、前記の停止条件を解除する特定のコー
ドあるいは割り込みが解除されたときには、前記のデコ
ード出力を“Ｌ”にしてＧＴＯＮを立下げてテスト基礎
データの生成動作を開始する。タイミングクロック発生
回路３ｅは、ナンドゲート３ｂの出力信号ＧＴＯＮに応
じてバス１１上のサイクルパルスＣＹＣに同期したタイ
ミングクロックＴＣＬＫをテストデータ生成回路６等に
送出する。

【００１９】電源電圧検出回路４は、コンパレータ（Ｃ
ＯＭ）で構成され、バス１１上の動作電源信号Ｖccのピ
ンに接続された線から入力信号を受けて、これと所定の
基準電圧ＶREFと比較して電源ＯＮの検出信号ＰＷＯＮ
を発生する。この検出信号を開始条件検出回路３と、終
了検出回路５、テストデータ生成回路６とに送出する。
終了検出回路５は、ＮＡＮＤ回路で構成され、バス１
１のリセット信号と先の検出信号ＰＷＯＮとを受けてこ
れらのアンド条件により終了信号ＣＥＮＤをテストデー
タ生成回路６に送出する。テストデータ生成回路６は、
バス１１から６８ビットのデータを受けてこれらについ
ては、タイミングデータ（後述）として１ビットについ
て９ビットのデータを生成し、最大で総計６８×９＝６
１２ビットのデータと、これに先の４ビットのフラグデ
ータＦ0 〜Ｆ3 の４ビットを加えて、総計で６１６ビッ
トのビットデータを各バスサイクルに対応して生成して
これをアドレス発生回路７が示すアドレスに従ってメモ
リ８ａ，メモリ８ｂのうち選択されたメモリに出力す
る。

【００２０】テストデータ生成回路６のデータの生成
は、タイミングクロック発生回路３ｅからタイミングク
ロックＴＣＬＫを受けて出力信号ＧＴＯＮの反転信号と
検出信号ＰＷＯＮとＣＥＮＤの反転信号とのアンド条件
の信号をイネーブル信号としてゲート回路６ｃが発生し
てこれにより動作が開始される。そして、入力された７
２ビットの信号のうち前記のフラグデータＦ0 〜Ｆ3 に
ついては、フラグレジスタ６０が受けてこれを記憶し、
バス１１上の信号については、それぞれをビットパラレ
ルに６８個のパラレルに配置されたタイミングカウンタ
回路６１，６１，…がそれぞれ受ける。各タイミングカ
ウンタ回路６１の出力は、６１２ビットのバッファメモ
リ６２にシリアルに転送されてセットされ、その最後に
続いてシリアルに前記フラグレジスタ６０の値が転送さ
れてバッファメモリ６２にセットされる。

【００２１】そこで、バッファメモリ６２の６１２ビッ
トのうちの各９ビットの単位がバス１１からの６８ビッ
トのそれぞれの線からの信号のタイミングデータに対応
し、バッファメモリ６２の６１３ビット目から６１６ビ
ット桁までの各桁が１バスサイクルに対応するフラグビ
ットのそれぞれに対応している。なお、サイクルパルス
ＣＰの立上がりで記憶されるフラグビットＦ2 ,Ｆ3
は、通常、”１０”か、あるいは”１１”の信号であ
る。バッファメモリ６２の６１６ビットの出力は、３２
ビットパラレルにメモリ８ａ，８ｂにサイクルパルスＣ
Ｐのタイミングに応じてタイミングクロックＴＣＬＫの
倍のクロックのタイミングでそれぞれ送出される。

【００２２】さて、タイミングカウンタ回路６１，６
１，…は、バス１１上の各信号線に対応してそれぞれ設
けられていて、タイミングクロックＴＣＬＫをカウント
することで各信号の立上がり、立下がりタイミングのデ
ータをカウント値として発生する。その動作と内部回路
について図４を参照して説明する。図４は、バス１１上
のある信号についてそれを受けるタイミングカウンタ回
路６１とバッファメモリ６２との関係を示すブロック図
である。タイミングカウンタ回路６１は、立上がりある
いは立下がりの最初の変化点のエッジを検出する第１エ
ッジ検出回路６３と次の変化点のエッジを検出する第２
エッジ検出回路６４、そして入力波形の最初のタイミン
グでこれが“Ｈ”のときに“１”がセットされるＤ−ラ
ッチのフリッププロップ６５、サイクルパルスＣＰの発
生時点から第１エッジまでのタイミングクロックＴＣＬ
Ｋの数をタイミング値としてカウントする４ビットの第
１エッジカウンタ６６、第１エッジ検出から第２エッジ
までのタイミングクロックＴＣＬＫの数をタイミング値
としてカウントする第２エッジカウンタ６７、９ビット
のシフトレジスタ６８、そして遅延回路６９とで構成さ
れている。

【００２３】ここで、フリッププロップ６５の出力値が
ＭＳＢ（最上位ビット）とされ、第１エッジカウンタ６
６の出力値が下位桁４ビットに割り当てられ、第２エッ
ジカウンタ６７の出力値がこれより上位の４ビットに割
り当てられて、合計９ビットのデータが前記の桁位置対
応にシフトレジスタ６８の各桁にパラレルにタイミング
クロックＴＣＬＫの１６パルス目の立下がりセットされ
る（第５図(f)参照）。そして、各タイミングカウン
タ回路６１のシフトレジスタ６８がサイクルパルスＰＣ
を受けた後にこのデータがシリアルにバッファメモリ６
２へと転送される。こうして転送されたタイミングデー
タは、次のサイクルパルスＰＣのタイミングでメモリ８
ａあるいはメモリ８ｂに転送されて記憶される。

【００２４】第１エッジ検出回路６３と、第２エッジ検
出回路６４、フリッププロップ６５、第１エッジカウン
タ６６、そして第２エッジカウンタ６７は、図５(d)に
示すサイクルパルスＰＣを遅延回路６９を介して受けて
その立上がりタイミングより少し遅れてリセットされ
る。第１エッジ検出回路６３と第２エッジ検出回路６４
は、それぞれバス１１の所定の配線ラインの信号を端子
７０に受けてその変化点を検出する。第１エッジ検出回
路６３は、電源投入に応じて動作状態になるが、第２エ
ッジ検出回路６４と第２エッジカウンタ６７とは、第１
エッジ検出回路６３の検出信号ＤAによりイネーブルに
なり、前記の遅延回路６９からのリセット信号を受けて
その後動作を停止する。したがって、これら回路は、こ
の検出信号が発生したときから検出動作を開始して、リ
セット信号を受ける手前まで動作する。

【００２５】第１エッジ検出回路６３の検出信号ＤA
は、第１エッジカウンタ６６と第２エッジ検出回路６４
および第２エッジカウンタ６７に送出される。第１エッ
ジカウンタ６６は、タイミングクロックＴＣＬＫを受け
てこれをカウントし、第１エッジ検出回路６３の検出信
号ＤAを受けた時点でそのカウントを停止し、そのカウ
ント値をシフトレジスタ６８に送出する。このとき前記
の検出信号ＤAにより第２エッジ検出回路６４と第２エ
ッジカウンタ６７とが動作して、第２エッジカウンタ６
７は、タイミングクロックＴＣＬＫのカウントを開始
し、第２エッジ検出回路６４からの検出信号ＤAにでそ
のカウントを停止してそのカウント値をシフトレジスタ
６８に送出する。

【００２６】フリップフロップ６５は、これのリセット
から少し後のタイミングになるサイクルパルスＰＣの立
下がりタイミングでバス上の信号をラッチする。これに
よりバスサイクル開始時点でバス１１上の信号が“Ｈ”
となっているときに“１”がこれにセットされ、“Ｌ”
となっているときにこれに“０”がセットされる。した
がって、この値により、第１のエッジ検出時点で信号が
立上がったのか、立下がったのか、判定できる。同様に
次の第２のエッジ検出時点ＤBで信号が立上がったの
か、立下がったのか、判定できる。このフリッププロッ
プ６５の出力、第２エッジカウンタ６７の出力、第１エ
ッジカウンタ６６の出力は、それぞれサイクルパルスＰ
Ｃの立上がりタイミングでシフトレジスタ６８にセット
されてバッファメモリ６２へと転送される。そして、最
後にフラグレジスタ６０のデータも最後の配線ラインの
タイミングカウント回路６１のシフトレジスタ６８に送
られてバッファメモリ６２へと転送される。その結果、
図５(e)の波形に対しては、同図(g) に示すようなタイ
ミングデータが得られる。

【００２７】アドレス発生回路７は、内部にプログラム
カウンタ７ａが設けられていてタイミングクロック発生
回路３ｅからタイミングクロックＴＣＬＫとサイクルフ
ラグ生成回路２からのサイクルパルスＣＰとを受けてタ
イミングクロックＴＣＬＫの倍速のクロックに同期して
最初はメモリ８ａの選択信号と書込み制御信号ＣＮＴを
発生し、サイクルパルスＣＰに応じてプログラムカウン
タ７ａをインクリメントしてメモリ８ａのアドレスＡＤ
Ｄを発生して、メモリ８ａをアクセスする。このメモリ
８ａの最終アドレスまでデータが書き込まれたときに、
メモリ８ｂを選択する選択信号と書込み制御信号ＣＮＴ
を発生して、プログラムカウンタの値をメモリ８ｂの先
頭アドレスに戻す。そして、前記と同様にして、メモリ
８ｂの最終アドレスまでデータを書き込み、再び、メモ
リ８ａを選択する選択信号と書込み制御信号ＣＮＴを発
生して、プログラムカウンタの値をメモリ８ａの先頭ア
ドレスに戻す。このようにして、交互にメモリ８ａ，８
ｂに７２ビットの合成したテスト基礎データを記憶して
いく。

【００２８】このようにして記憶されたデータは、電源
電圧検出回路４からＰＷＯＮ信号と選択信号と書込み制
御信号ＣＮＴとを受けたコントローラ９がメモリ８ａ，
８ｂのうち書込が行われていないメモリ側からデータを
読出してそれを外部記憶装置１３に順次転送して記憶し
ていく。このようにして採取されたテスト基礎データ
は、外部記憶装置１３がホストコンピュータ２０等に装
着されてそのデータが読出されるか、あるいは所定のス
イッチがＯＮされることでコントローラ９の制御の下に
バス１１を介してホストコンピュータ２０等のこれが装
着されたデータ処理装置に外部記憶装置１３から読出さ
れたデータが送出される。

【００２９】図６に示すように、バスサイクル対応に外
部記憶装置１３に記憶された６１６ビット単位のテスト
基礎データは、６１２ビットのタイミングデータと４ビ
ットのフラグデータからなる。なお、このとき記録され
ているフラグビットＦ2 ,Ｆ3は、通常は、”１０”か、
あるいは”１１”の信号である。このテスト基礎データ
を受けたデータ処理装置あるいはホストコンピュータ２
０は、図７に示すように、ステップ１００でフラグデー
タＦ0 ,Ｆ1 の判別を行い、これがライト状態のときに
は”０１”であり、このときには、ステップ１０１でテ
ストデータとして送信するドライバを駆動する制御デー
タを生成する。そして、次にステップ１０２でフラグビ
ットＦ2 ,Ｆ3 の判別を行い、これが”１０”のときに
は、ステップ１０３で書込み制御のデータを発生させ
て、これをテストデータとしてテストプログラムに配置
する。そして、その６１６ビットのうち６１２ビットの
データを９ビット単位に分割してそれぞれのタイミング
で立上がりあるいは立下がる波形の出力データをテスト
データとして生成してこれをテストプログラムの所定の
位置に配置する。そして、ステップ１００へと戻り、前
記のステップを繰り返す。

【００３０】一方、ステップ１０２でＮＯ条件になる
と、ステップ１０４へと移り、このステップ１０４で次
の６１６ビットの基礎データを参照してそのフラグビッ
トＦ2,Ｆ3 が”１１”か否かの判定を行い、ＮＯ条件の
ときには、ステップ１１１へと移行する。ここで、ＹＥ
Ｓ条件のときには、ステップ１００へと戻り、前記のス
テップを繰り返す。その結果、フラグデータＦ0 ,Ｆ1
が”０１”でフラグビットＦ2 ,Ｆ3 が”１０”と“１
１”のときには、それの６１６ビットのうちの６１２ビ
ットのデータに従ってテストデータが生成されてテスト
プログラムに配置される。これをフラグビットＦ2 ,Ｆ3
が”１１”でなくなるか、フラグビットＦ0 ,Ｆ1 が”
０１”でなくなるまで続ける。そして、ステップ１００
の判定でフラグビットＦ0 ,Ｆ1が”１０”のときには、
次の処理になる。

【００３１】すなわち、ステップ１００で次のテスト基
礎データを参照して、そのフラグデータＦ0 ,Ｆ1 の判
別を行い、これがリード状態のときには”１０”であ
り、このときには、ステップ１０６で読出し制御信号を
発生させるテストデータを発生してテストプログラムの
データとする。そして、ステップ１０７でターゲット装
置１２からの転送データ待ち状態に入るデータをテスト
データとして次に配置する。次にステップ１０８でフラ
グビットＦ2 ,Ｆ3 の判別を行い、これが”１０”のと
きには、ステップ１０９でテスト基礎データの６１６ビ
ットのうちの６１２ビットのデータを９ビット単位に分
割してそれぞれのタイミングで立上がりあるいは立下が
る波形の出力データを期待値データとして生成してこれ
をテストプログラムの所定の位置に配置する。そして、
ステップ１００へと戻り、前記のステップを繰り返す。

【００３２】一方、ステップ１０８でＮＯ条件になる
と、ステップ１１０へと移り、このステップ１０４で次
の６１６ビットの基礎データを参照してそのフラグビッ
トＦ2,Ｆ3 が”１１”か否かの判定を行い、ＮＯ条件の
ときには、ステップ１１１へと移行する。ここで、ＹＥ
Ｓ条件のときには、ステップ１００へと戻り、前記のス
テップを繰り返す。その結果、フラグデータＦ0 ,Ｆ1
が”１０”でフラグビットＦ2 ,Ｆ3 が”１０”と“１
１”のときには、それの６１６ビットのうちの６１２ビ
ットのデータに従ってテストデータが生成されてテスト
プログラムに配置される。これをフラグビットＦ2 ,Ｆ3
が”１１”でなくなるか、フラグビットＦ0 ,Ｆ1 が”
１０”でなくなるまで続ける。もちろん、ステップ１０
０の判定でフラグビットＦ0 ,Ｆ1 が”０１”のときに
は、先のステップ１０１から１０４までの処理になる。

【００３３】なお、ステップ１１０のＦ2 ,Ｆ3 が”１
１”か否かの判定で、ＹＥＳ条件のときには、必要に応
じて転送データと比較して結果を所定の記憶位置に記憶
する制御データも配置される。また、ステップ１１１で
は、個別にテストデータを発生する処理をするか、ある
いはその他の処理を行う。また、ステップ１１１では、
個別にテストデータを発生する処理をするか、あるいは
その他の処理を行う。この他の処理として必要に応じて
再びステップ１００へと戻り、処理を続行する。

【００３４】このようにしてテストデータを実データか
ら生成していく。以上の処理は、原則としてプログラム
により自動変換するものであるが、手作業で生成しても
よい。したがって、外部記憶装置１３に換えてテスト装
置を設け、テスト装置に設けられたＦＤ記憶装置等の外
部記憶装置に生成したテストデータを記憶し、このテス
ト装置により、ターゲット装置１２あるいはホストコン
ピュータ２０を接続してこれらのテストを行うようにす
ることができる。なお、以上の場合、ターゲット装置１
２は、これに搭載されているプログラム等が正しいプロ
グラムとしてチェック済みのものである。また、ターゲ
ット装置１２の各回路の動作が誤りがないこともチェッ
ク済みである。このようなターゲット装置１２は、従来
と同様な方向で検査されればよい。個別に各回路が検査
されたものを使用してもよい。また、各回路がシミュレ
ーションによりテストされたものであってもよい。この
ような正しいターゲット装置を用いることで実データに
近い形でテストデータを簡単に生成することができる。
このようにしてテストされた正しいターゲット装置を基
にしてより実情にあった、従来のシミュレーションを越
えた精度の高いテストデータを各アプリケーションプロ
グラム対応に簡単に生成することができる。

【００３５】図８は、４つのエッジを検出する場合のタ
イミングカウンタ回路６１ａの具体例である。タイミン
グカウンタ回路６１ａは、タイミングカウンタ回路６１
の回路に加えて、さらに、立上がりあるいは立下がりの
第３番目の変化点のエッジを検出する第３エッジ検出回
路６３ａと第４番目の変化点のエッジを検出する第４エ
ッジ検出回路６４ａと、これらエッジ検出回路に対応し
て第３エッジカウンタ６６ａ、第４エッジカウンタ６７
ａとが設けられている。第３エッジ検出回路６３ａと第
３エッジカウンタ６６ａとは、第２エッジ検出回路６４
の検出信号によりイネーブルとなり、第３エッジカウン
タ６６ａがタイミングクロックＴＣＬＫのカウントを開
始して第３エッジ検出回路６３ａの検出信号に応じてそ
のカウントを停止し、カウント値をシフトレジスタ６８
ａに送出する。

【００３６】第４エッジ検出回路６４ａと第４エッジカ
ウンタ６７ａとは、第３エッジ検出回路６３ａの検出信
号によりイネーブルとなり、第４エッジカウンタ６７ａ
がタイミングクロックＴＣＬＫのカウントを開始して第
４エッジ検出回路６４ａの検出信号に応じてそのカウン
トを停止し、カウント値をシフトレジスタ６８ａに送出
する。また、サイクルパルスＰＣを遅延回路６９を介し
て受けてその立上がりタイミングより少し遅れてリセッ
トされてその後、その動作を停止する。シフトレジスタ
６８ａは、１７ビットのレジスタであって、フリッププ
ロップ６５の出力をそのＭＳＢに受け、９ビット目から
１２ビット目に第３エッジカウンタ６６ａの値が、そし
て１３ビット目から１６ビット目に第４エッジカウンタ
６７ａの値がパラレルにセットされる。

【００３７】ところで、コントローラ９と開始条件検出
回路３のデコーダ３ｃ、そしてテスト基礎データとの関
係について述べると、ホストコンピュータ２０に対して
ターゲット装置１２からバス１１上に、例えば、割り込
み信号が送出されたときには、デコーダ３ｃがこれを検
出してタイミングクロックＴＣＬＫの発生を停止すると
ともに、コントローラ９がこの検出信号を受けてテスト
データ生成回路９の動作を停止させ、メモリ８ａあるい
は８ｂに停止コードを転送して記憶する。ホストコンピ
ュータ２０からターゲット装置１２に割り込み受付信号
が出されたときには、デコーダ３ｃは、これを検出して
デコード信号を停止してコントローラ９に動作の再開を
させ、タイミングクロックＴＣＬＫを発生して再び次ぎ
のデータの採取を開始する。このようなデータの一時的
な停止と再開は、バス１１上にデータがしばらく転送さ
れないようなコードが発生したときにも行われる。これ
により有効なバスサイクルにおいてのみテストデータを
生成することが可能になり、収集されるテストデータ量
を低減することができる。なお、停止コードについて
は、テストデータ生成時にこれが発生したときに待ちル
ープ等の特定のテストデータに変換される。

【００３８】以上説明してきたが、実施例では、タイミ
ングデータとして最初の信号が立上がり状態か、立下が
り状態かを示すために、９ビットのデータとしている
が、これは、第１エッジのタイミングと第２のエッジの
タイミングの８ビットの状態変化のデータのみとして、
プログラム処理等でデータの流れから最初のエッジが立
上がりあるいは立下がりかを判定するようにしもよい。
したがって、８ビットに１ビットを付加して９ビットに
する必要はない。また、実施例では、ターゲット装置に
は、基本プログラムの他にアプリケーションプログラム
も搭載されてテストされる場合がある。しかし、この発
明は、ターゲット装置が動作するだけの条件があればよ
いので、単に基本動作のプログラム等が搭載されている
ターゲット装置であってもよい。もちろん、これにアプ
リケーションプログラムが搭載されていてもよい。

【００３９】また、ターゲット装置が転送するビット数
は、そのシステムに応じて決定されるので６８ビットの
データに限定されない。したがって、テスト基礎データ
のビット数も６１６ビットに限定されるものではない。
特に、３２本の配線ラインのバスでは、より少ないビッ
ト数でテストデータの生成が可能である。そして、方向
性フラグやサイクルフラグの発生回路によるフラグを４
ビット割り当てているが、さらに、予備としてこれより
多くのフラグを割り当ててもよい。特に、転送ビット数
が少ないときには、これに割り当てるビット数を多くす
ることができる。また、方向性フラグやサイクルフラグ
の発生回路は、種々の論理回路で構成できる。

【００４０】また、実施例の方向性フラグは、カードイ
ネーブル（ＣＥ）、アウトプットイネーブル（ＯＥ）、
ライトイネーブル（ＷＥ）、Ｉ／Ｏリード（ＩＯＲ）、
Ｉ／Ｏライト（ＩＯＷ）の各信号線からの出力を受けて
生成しているが、これは、メモリカードやＰＣＩバスや
ＶＥＭバス等では、リードやライトの方向性を示す制御
信号としてＩＯＣＨＣＫ，ＩＯＣＨＲＤＹ，ＩＯＷ，Ｉ
ＯＲ，ＷＲＩＴＥ，ＩＡＣＫ，ＩＡＣＫＩＮ，ＩＡＣＫ
ＯＵＴなど各種の制御信号に応じて生成することにな
る。

【００４１】

【発明の効果】この発明にあっては、ターゲット装置と
ホストコンピュータとの実際の授受データをテスト基礎
データとして収集し、収集するデータについては、例え
ば、アドレス信号やデータ信号と制御信号とのタイミン
グ関係も含めて各バスサイクルの信号を基準として立上
がりあるいは立下がりタイミングをカウントし、さら
に、次の立下がりあるいは立上がりタイミングを、この
立上がりあるいは立下がりタイミングを基準にカウント
するようにしているので、それぞれのカウント値の数値
をバスサイクル期間内のものとして扱うことができる。
そこで、タイミングデータ値を小さくでき、しかも、こ
れらカウント値を合成して各サイクルごとにタイミング
データを生成するようにしているので、テストデータの
タイミングデータ量を低減することができる。その結
果、多くの動作状態に対して実データとしての基礎テス
トデータをより少ない情報量でメモリに採取することが
容易にできる。

【図面の簡単な説明】

【図１】図１は、この発明のテスト基礎データ生成装置
のブロック図である。

【図２】図２は、テスト基礎データ生成装置における方
向性フラグデータについての説明図であり、(a) は、そ
の入力信号と出力信号との関係を示す説明図であり、
(b) そのフラグビットの機能の説明図である。

【図３】図３は、テスト基礎データ生成装置におけるサ
イクルフラグデータについての説明図であり、(a) は、
そのフラグビットの機能の説明図であり、(b) そのデー
タ転送との関係の説明図である。

【図４】図４は、テスト基礎データ生成装置におけるタ
イミングカウンタ回路のブロック図である。

【図５】図５は、テストデータ生成回路のタイミングデ
ータ生成についての説明図である。

【図６】図６は、テスト基礎データからテストデータを
生成する場合の生成方法の説明図である。

【図７】図７は、テストデータ生成処理のフローチャー
トである。

【図８】図８は、テストデータ生成回路において１バス
サイクルに４エッジのタイミングデータを生成するタイ
ミングカウンタ回路のブロック図である。

【図９】図９は、従来のテスト基礎データ生成装置のタ
イミングデータ生成についての説明図である。

【符号の説明】

１…方向性フラグ生成回路、２…サイクルフラグ生成回
路、３…開始条件検出回路、４…電源電圧検出回路、５
…終了検出回路、６…テストデータ生成回路、７…アド
レス発生回路、８ａ，８ｂ…メモリ、９…コントロー
ラ、１０…テスト基礎データ生成装置、１１ａ，１１ｂ
…コネクタ、１２…ターゲット装置、１３…外部記憶装
置、２０…ホストコンピュータ、６１…タイミングカウ
ンタ回路、６２…バッファメモリ、６３…第１エッジ検
出回路、６４…第２エッジ検出回路、６５…フリッププ
ロップ、６６…第１エッジカウンタ、６７…第２エッジ
カウンタ、６８…シフトレジスタ、６９…遅延回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/26 G06F 13/00 G06F 13/20 - 13/378

Claims

(57)【特許請求の範囲】

【請求項１】ターゲット装置とデータ処理装置との間の
データ転送バスに接続され、データ転送バス上のデータ
転送の基準期間を示すバスサイクルパルスを受けてこれ
に同期してこれより高い周波数のタイミングクロックを
発生するサンプルクロック発生回路と、前記バスサイク
ルパルスを基準として前記データ転送バス上の信号につ
いてその立上がりおよびその立下がりのいずれか一方ま
での前記タイミングクロックをカウントする第１のカウ
ンタと、前記データ転送バス上の信号の前記立上がりお
よびその立下がりのいずれか一方から立下がりおよびそ
の立上がりのいずれか他方までの前記タイミングクロッ
クをカウントする第２のカウンタと、第１および第２の
カウンタの値を１つのデータ値に合成してテスト基礎デ
ータとして発生するデータ発生回路と、前記テスト基礎
データを記憶するメモリとを備え、前記データ処理装置
と前記ターゲット装置との間でデータの授受を行い前記
メモリに前記バスサイクルパルスに応じて順次テスト基
礎データを記憶するテスト基礎データ生成装置。
【請求項２】さらに、前記データ転送バスに接続され、
このバス上のデータ転送信号のうちの制御データに対応
する信号に応じて前記データの転送の方向を示す信号あ
るいは転送方向を示すデータを生成する方向性信号生成
回路と有し、前記ターゲット装置は、カードおよびイン
タフェース基板のいずれかであり、前記データ発生回路
は、前記方向性信号生成回路の出力のデータを前記テス
ト基礎データに加えて前記テスト基礎データとする請求
項１記載のテスト基礎データ生成装置。
【請求項３】さらに、前記データ転送バスに接続され、
このバス上のデータ転送信号に対応する信号に応じて前
記有効バスサイクルを検出して、前記データ発生回路を
前記有効バスサイクル時のみ動作させる請求項１記載の
テスト基礎データ生成装置。