JPH0810724B2 - ゲ−トアレイ及びメモリを有する半導体集積回路装置 - Google Patents
ゲ−トアレイ及びメモリを有する半導体集積回路装置Info
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- JPH0810724B2 JPH0810724B2 JP62196086A JP19608687A JPH0810724B2 JP H0810724 B2 JPH0810724 B2 JP H0810724B2 JP 62196086 A JP62196086 A JP 62196086A JP 19608687 A JP19608687 A JP 19608687A JP H0810724 B2 JPH0810724 B2 JP H0810724B2
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔概要〕 メモリを試験する機能を設けられた、ゲートアレイ及
びメモリを有する半導体集積回路装置に関し、 メモリ試験を行なう場合、比較的幅狭のパルスをもつ
ライトイネーブル信号を波形なまり等を生じない正規の
波形のままで書込み回路に供給して短周期のタイミング
でメモリ試験を可能とすることを目的とし、 メモリ内に、外部からのモード切換制御信号で、メモ
リセルアレイに書き込むためのライトイネーブル信号の
パルス幅を通常モード時と試験モード時とで切換えて出
力するパルス発生回路を設けた構成とする。
びメモリを有する半導体集積回路装置に関し、 メモリ試験を行なう場合、比較的幅狭のパルスをもつ
ライトイネーブル信号を波形なまり等を生じない正規の
波形のままで書込み回路に供給して短周期のタイミング
でメモリ試験を可能とすることを目的とし、 メモリ内に、外部からのモード切換制御信号で、メモ
リセルアレイに書き込むためのライトイネーブル信号の
パルス幅を通常モード時と試験モード時とで切換えて出
力するパルス発生回路を設けた構成とする。
本発明は、ゲートアレイ及びメモリを１つのチップ内
に有する半導体集積回路装置、特に、メモリ試験を行な
う機能を設けられた半導体集積回路装置に関する。
に有する半導体集積回路装置、特に、メモリ試験を行な
う機能を設けられた半導体集積回路装置に関する。
このような半導体集積回路装置ではその信頼性向上た
め、メーカ側においてメモリ出荷受入れ試験を行なう。
これは、外部から所定の試験入力データをライトイネー
ブル信号によってメモリに書込み、ここから読出して試
験出力データを得、これを調べることによってメモリの
状態を確認するものである。
め、メーカ側においてメモリ出荷受入れ試験を行なう。
これは、外部から所定の試験入力データをライトイネー
ブル信号によってメモリに書込み、ここから読出して試
験出力データを得、これを調べることによってメモリの
状態を確認するものである。
ここで、近年のメモリ（RAM）の性能は著しく向上し
ており、特に、比較的幅狭のパルスをもつライトイネー
ブル信号を用いて短周期のタイミングで書込みを行な
う。そこで、このような幅狭のパルスをもつライトイネ
ーブル信号を正規の波形のままでRAMの書込み回路に供
給し、メモリを確実に試験できるようにすることが必要
である。
ており、特に、比較的幅狭のパルスをもつライトイネー
ブル信号を用いて短周期のタイミングで書込みを行な
う。そこで、このような幅狭のパルスをもつライトイネ
ーブル信号を正規の波形のままでRAMの書込み回路に供
給し、メモリを確実に試験できるようにすることが必要
である。
第５図は従来装置のブロック図を示す。同図中、１は
メモリ（RAM部）、２はゲートアレイ（ロジック部）
で、１つのチップ内に設けられている。メモリ１は大
略、メモリセルアレイ３、Ｘデコーダ4x,Yデコーダ4y、
SA/WA（センスアンプ／ライトアンプ）回路（書込み，
読出し回路）５にて構成されている。
メモリ（RAM部）、２はゲートアレイ（ロジック部）
で、１つのチップ内に設けられている。メモリ１は大
略、メモリセルアレイ３、Ｘデコーダ4x,Yデコーダ4y、
SA/WA（センスアンプ／ライトアンプ）回路（書込み，
読出し回路）５にて構成されている。
ここで、メモリ試験を行なうに際し、端子６にライト
イネーブル信号▲▼を入力してSA/WA回路５に供給
する一方、SA/WA回路５に試験入力データを供給し、Ｘ
デコーダ4x、Ｙデコーダ4yにアドレス信号を供給する。
試験入力データはSA/WA回路５からライトイネーブル信
号▲▼により、Ｘデコーダ4x及びＹデコーダ4yにて
駆動されたメモリセルアレイ３の所定セルに書込まれ
る。
イネーブル信号▲▼を入力してSA/WA回路５に供給
する一方、SA/WA回路５に試験入力データを供給し、Ｘ
デコーダ4x、Ｙデコーダ4yにアドレス信号を供給する。
試験入力データはSA/WA回路５からライトイネーブル信
号▲▼により、Ｘデコーダ4x及びＹデコーダ4yにて
駆動されたメモリセルアレイ３の所定セルに書込まれ
る。
このように、従来、メモリ試験を行なう場合、外部か
ら直接ライトイネーブル信号▲▼をメモリ１のSA/W
A回路５に供給し、このライトイネーブル信号▲▼
によって試験入力データをメモリセルアレイ３に書込ん
でいた。
ら直接ライトイネーブル信号▲▼をメモリ１のSA/W
A回路５に供給し、このライトイネーブル信号▲▼
によって試験入力データをメモリセルアレイ３に書込ん
でいた。
一般に、ゲートアレイ及びメモリを１つのチップ内に
有する半導体回路装置では、メモリ単体のチップよりも
チップサイズが大きくなり、その分だけ配線による信号
波形のなまり等は無視できない。従来装置は、メモリ試
験を行なう場合、ライトイネーブル信号▲▼の波形
なまり、メモリセルアレイ３に正しく試験入力データを
書込み得ず、メモリ１を確実に試験できない問題点があ
った。
有する半導体回路装置では、メモリ単体のチップよりも
チップサイズが大きくなり、その分だけ配線による信号
波形のなまり等は無視できない。従来装置は、メモリ試
験を行なう場合、ライトイネーブル信号▲▼の波形
なまり、メモリセルアレイ３に正しく試験入力データを
書込み得ず、メモリ１を確実に試験できない問題点があ
った。
又、従来の試験用テスタでは幅狭のパルスをもつライ
トイネーブルを作り出すことができず、この場合も、メ
モリを確実に試験できない問題点があった。
トイネーブルを作り出すことができず、この場合も、メ
モリを確実に試験できない問題点があった。
本発明は、幅狭のパルスをもつライトイネーブル信号
を波形なまり等を生じない正規の波形のままで書込み回
路に供給し、短周期のタイミングでメモリ試験を可能に
する半導体集積回路装置を提供することを目的とする。
を波形なまり等を生じない正規の波形のままで書込み回
路に供給し、短周期のタイミングでメモリ試験を可能に
する半導体集積回路装置を提供することを目的とする。
第１図（Ａ），（Ｂ）中、11はパルス発生回路で、外
部からのモード切換制御信号CONTで、ライトイネーブル
信号▲▼1,▲▼２のパルス幅を通常モード時と
試験モード時とで切換えて出力するもので、メモリ10内
に設けられている。
部からのモード切換制御信号CONTで、ライトイネーブル
信号▲▼1,▲▼２のパルス幅を通常モード時と
試験モード時とで切換えて出力するもので、メモリ10内
に設けられている。
通常モード時、モード切換制御信号CONTをＨレベルに
する。これにより、ライトイネーブル信号▲▼は比
較的幅広のパルスをもつライトイネーブル信号▲▼
１とされ、通常入力データがこのライトイネーブル▲
▼１にてメモリセルアレイ３に書込まれる。一方、試
験モード時、モード切換制御信号CONTをＬレベルにす
る。これにより、ライトイネーブル信号▲▼は比較
的幅狭のパルスをもつライトイネーブル号▲▼２と
され、試験入力データがこのライトイネーブル信号▲
▼２にてメモリセルアレイ３に書込まれる。
する。これにより、ライトイネーブル信号▲▼は比
較的幅広のパルスをもつライトイネーブル信号▲▼
１とされ、通常入力データがこのライトイネーブル▲
▼１にてメモリセルアレイ３に書込まれる。一方、試
験モード時、モード切換制御信号CONTをＬレベルにす
る。これにより、ライトイネーブル信号▲▼は比較
的幅狭のパルスをもつライトイネーブル号▲▼２と
され、試験入力データがこのライトイネーブル信号▲
▼２にてメモリセルアレイ３に書込まれる。
従って、メモリ10内に設けられたパルス発生回路11に
て試験モード時のライトイネーブル信号▲▼２を作
っているので、外部からのライトイネーブル信号▲
▼を直接SA/WA回路５に供給していた従来装置に比して
波形なまり等のないライトイネーブル信号▲▼２を
得ることができる。
て試験モード時のライトイネーブル信号▲▼２を作
っているので、外部からのライトイネーブル信号▲
▼を直接SA/WA回路５に供給していた従来装置に比して
波形なまり等のないライトイネーブル信号▲▼２を
得ることができる。
第１図は本発明装置のブロック図を示し、同図中、第
５図と同一構成部分には同一符号を付す。同図（Ａ）は
ゲートアレイにラッチ回路を設けない場合、同図（Ｂ）
はゲートアレイにラッチ回路を設けた場合である。同図
中、10はメモリ（RAM部）で、11はメモリ10内に設けら
れたパルス発生回路である。12はモード切換制御信号入
力端子である。パルス発生回路11は第２図に示す如く、
奇数のノアゲートよりなるノアゲート群13及び例えば３
個のオアゲートよりなるオアゲート群14にて構成されて
おり、最終段のノアゲート13aの一方の入力にはモード
切換制御信号CONTが供給され、最終段のオアゲート14b
はオアゲート14aの出力及びライトイネーブル信号▲
▼が供給される。
５図と同一構成部分には同一符号を付す。同図（Ａ）は
ゲートアレイにラッチ回路を設けない場合、同図（Ｂ）
はゲートアレイにラッチ回路を設けた場合である。同図
中、10はメモリ（RAM部）で、11はメモリ10内に設けら
れたパルス発生回路である。12はモード切換制御信号入
力端子である。パルス発生回路11は第２図に示す如く、
奇数のノアゲートよりなるノアゲート群13及び例えば３
個のオアゲートよりなるオアゲート群14にて構成されて
おり、最終段のノアゲート13aの一方の入力にはモード
切換制御信号CONTが供給され、最終段のオアゲート14b
はオアゲート14aの出力及びライトイネーブル信号▲
▼が供給される。
先ず、第１図（Ａ）に示す装置の動作について説明す
る。通常モード時、端子12にＨレベルのモード切換制御
信号CONTを供給する一方、端子６にライトイネーブル信
号▲▼（第３図（Ａ））を供給する。Ｈレベルのモ
ード切換制御信号CONTによってノアゲート13aの出力は
Ｌレベルに固定され、このＬレベル信号とラインの有す
る遅延時間によって遅延されたライトイネーブル信号
（第３図（Ｂ））とがオアゲート14bでオアをとられ、
オアゲート14bから幅広のパルスをもつライトイネーブ
ル信号▲▼１（第３図（Ｂ）に同じ）が取出され、
SA/WA回路５に供給される。ここで、通常入力データは
ライトイネーブル信号▲▼１にてメモリセルアレイ
３に書込まれる。
る。通常モード時、端子12にＨレベルのモード切換制御
信号CONTを供給する一方、端子６にライトイネーブル信
号▲▼（第３図（Ａ））を供給する。Ｈレベルのモ
ード切換制御信号CONTによってノアゲート13aの出力は
Ｌレベルに固定され、このＬレベル信号とラインの有す
る遅延時間によって遅延されたライトイネーブル信号
（第３図（Ｂ））とがオアゲート14bでオアをとられ、
オアゲート14bから幅広のパルスをもつライトイネーブ
ル信号▲▼１（第３図（Ｂ）に同じ）が取出され、
SA/WA回路５に供給される。ここで、通常入力データは
ライトイネーブル信号▲▼１にてメモリセルアレイ
３に書込まれる。
次に、試験モード時、端子12にＬレベルのモード切換
制御信号CONTを供給する一方、端子６にライトイネーブ
ル信号▲▼（第４図（Ａ））を供給する。このライ
トイネーブル信号▲▼（第４図（Ａ））はノアゲー
ト群13で極性反転され、かつ、所定時間遅延され、オア
ゲート14aから信号ｃ（第４図（Ｃ））として取出され
る。信号ｃとラインの遅延によって遅延されたライトイ
ネーブル信号ｂ（第４図（Ｂ））とがオアゲート14bで
オアをとられ、幅狭のパルスをもつライトイネーブル信
号▲▼２（第４図（Ｄ））として取出され、SA/WA
回路５に供給される。ここで、試験入力データはライト
イネーブル信号▲▼２にてメモリセルアレイ３に書
込まれる。
制御信号CONTを供給する一方、端子６にライトイネーブ
ル信号▲▼（第４図（Ａ））を供給する。このライ
トイネーブル信号▲▼（第４図（Ａ））はノアゲー
ト群13で極性反転され、かつ、所定時間遅延され、オア
ゲート14aから信号ｃ（第４図（Ｃ））として取出され
る。信号ｃとラインの遅延によって遅延されたライトイ
ネーブル信号ｂ（第４図（Ｂ））とがオアゲート14bで
オアをとられ、幅狭のパルスをもつライトイネーブル信
号▲▼２（第４図（Ｄ））として取出され、SA/WA
回路５に供給される。ここで、試験入力データはライト
イネーブル信号▲▼２にてメモリセルアレイ３に書
込まれる。
この場合、ライトイネーブル信号▲▼２（第４図
（Ｄ））のパルス幅はノアゲート群13及びオアゲート14
a,14cにおける遅延時間に相当し、ノアゲートあるい
は、オアゲートの数を適宜設定することによりパルス幅
を自由に設定し得る。このように、通常モード時及び試
験モード時ともに同じライトイネーブル信号▲▼
（第３図（Ａ），第４図（Ａ））を用い、メモリ10内に
設けられているパルス発生回路11にて試験モード時は幅
狭のパルスをもつライトイネーブル信号▲▼２（第
４図（Ｄ））を得ているので、ライトイネーブル信号▲
▼を直接SA/WA回路５に供給していた第５図に示す
従来装置に比してライトイネーブル信号▲▼２に波
形なまり等を生じることはなく、正規の波形の幅狭のパ
ルスをもつライトイネーブル信号▲▼２を得ること
ができる。
（Ｄ））のパルス幅はノアゲート群13及びオアゲート14
a,14cにおける遅延時間に相当し、ノアゲートあるい
は、オアゲートの数を適宜設定することによりパルス幅
を自由に設定し得る。このように、通常モード時及び試
験モード時ともに同じライトイネーブル信号▲▼
（第３図（Ａ），第４図（Ａ））を用い、メモリ10内に
設けられているパルス発生回路11にて試験モード時は幅
狭のパルスをもつライトイネーブル信号▲▼２（第
４図（Ｄ））を得ているので、ライトイネーブル信号▲
▼を直接SA/WA回路５に供給していた第５図に示す
従来装置に比してライトイネーブル信号▲▼２に波
形なまり等を生じることはなく、正規の波形の幅狭のパ
ルスをもつライトイネーブル信号▲▼２を得ること
ができる。
次に、第１図（Ｂ）に示す装置の動作について説明す
る。同図中、第１図（Ａ），第５図と同一構成部分には
同一番号を付し、その説明を省略する。同図中、15はゲ
ートアレイ（ロジック部）で、ラッチ回路16が設けられ
ている。
る。同図中、第１図（Ａ），第５図と同一構成部分には
同一番号を付し、その説明を省略する。同図中、15はゲ
ートアレイ（ロジック部）で、ラッチ回路16が設けられ
ている。
端子６に入力されたライトイネーブル信号▲▼、
端子17に入力されたアドレス信号ADDはラッチ回路16に
供給され、端子18に入力されたラッチコントロール信号
にてタイミングを合わされてメモリ10のパルス発生回路
11に供給され、通常入力データ或いは試験入力データが
メモリセルアレイ３に書込まれる。このものは、より正
確なタイミングで動作させる場合に用いられる。その他
の動作は第１図（Ａ）に示すものと同様である。
端子17に入力されたアドレス信号ADDはラッチ回路16に
供給され、端子18に入力されたラッチコントロール信号
にてタイミングを合わされてメモリ10のパルス発生回路
11に供給され、通常入力データ或いは試験入力データが
メモリセルアレイ３に書込まれる。このものは、より正
確なタイミングで動作させる場合に用いられる。その他
の動作は第１図（Ａ）に示すものと同様である。
以上説明した如く、本発明によれば、メモリ試験を行
なう場合、比較的幅狭のパルスをもつライトイネーブル
信号を波形なまり等を生じない正規の波形のままで書込
み回路に供給し得、短周期のタイミングでメモリ試験を
確実に行ない得、メモリ特性の均一化を図り得る。
なう場合、比較的幅狭のパルスをもつライトイネーブル
信号を波形なまり等を生じない正規の波形のままで書込
み回路に供給し得、短周期のタイミングでメモリ試験を
確実に行ない得、メモリ特性の均一化を図り得る。
第１図は本発明装置のブロック図、 第２図は第１図に示すパルス発生回路の回路図、 第３図は本発明の通常モード時の動作タイミングチャー
ト、 第４図は本発明の試験モード時の動作タイミングチャー
ト、 第５図は従来装置のブロック図である。 図において、 2,15はゲートアレイ（ロジック部）、 ３はメモリセルアレイ、 ５はSA/WA回路（書込み，読出し回路）、 ６はライトイネーブル信号入力端子、 10はメモリ（RAM部）、 11はパルス発生回路、 12はモード切換制御信号入力端子、 13はノアゲート群、 14はオアゲート群、 16はラッチ回路、 17はアドレス入力端子、 18はラッチコントロール信号入力端子 を示す。
ト、 第４図は本発明の試験モード時の動作タイミングチャー
ト、 第５図は従来装置のブロック図である。 図において、 2,15はゲートアレイ（ロジック部）、 ３はメモリセルアレイ、 ５はSA/WA回路（書込み，読出し回路）、 ６はライトイネーブル信号入力端子、 10はメモリ（RAM部）、 11はパルス発生回路、 12はモード切換制御信号入力端子、 13はノアゲート群、 14はオアゲート群、 16はラッチ回路、 17はアドレス入力端子、 18はラッチコントロール信号入力端子 を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (1)
- 【請求項１】ゲートアレイ（２又は15）及びメモリ（1
0）を１つのチップ内に有する半導体集積路装置におい
て、 上記メモリ（10）内に、外部からのモード切換制御信号
（CONT）で、メモリセルアレイ（３）に書き込むための
ライトイネーブル信号（▲▼1,▲▼２）のパル
ス幅を通常モード時と試験モード時とで切換えて出力す
るパルス発生回路（11）を設けてなることを特徴とする
ゲートアレイ及びメモリを有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196086A JPH0810724B2 (ja) | 1987-08-05 | 1987-08-05 | ゲ−トアレイ及びメモリを有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196086A JPH0810724B2 (ja) | 1987-08-05 | 1987-08-05 | ゲ−トアレイ及びメモリを有する半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439039A JPS6439039A (en) | 1989-02-09 |
| JPH0810724B2 true JPH0810724B2 (ja) | 1996-01-31 |
Family
ID=16351974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196086A Expired - Fee Related JPH0810724B2 (ja) | 1987-08-05 | 1987-08-05 | ゲ−トアレイ及びメモリを有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810724B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102353A (ja) * | 1990-08-22 | 1992-04-03 | Nec Corp | 大規模半導体集積回路 |
| US6587978B1 (en) * | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58201151A (ja) * | 1982-05-20 | 1983-11-22 | Toshiba Corp | 集積回路 |
| JPS58222534A (ja) * | 1982-06-18 | 1983-12-24 | Toshiba Corp | 集積回路 |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
-
1987
- 1987-08-05 JP JP62196086A patent/JPH0810724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6439039A (en) | 1989-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |