KR100229260B1 - 디램 제어회로 - Google Patents

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KR100229260B1
KR100229260B1 KR1019940021926A KR19940021926A KR100229260B1 KR 100229260 B1 KR100229260 B1 KR 100229260B1 KR 1019940021926 A KR1019940021926 A KR 1019940021926A KR 19940021926 A KR19940021926 A KR 19940021926A KR 100229260 B1 KR100229260 B1 KR 100229260B1
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도시까즈 이또
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사와무라 시코
오끼덴끼고오교 가부시끼가이샤
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Abstract

데이터를 고쳐 쓰는 경우에, 버스 사이클 수를 적게하여, 데이터를 고쳐 쓰기위하여 필요한 시간을 짧게한다.
상위 컨트롤러(11)와, 디램(12)과, 디램 컨트롤러(12)와, 이 디램 컨트롤러(12)와 상기 디램(13)의 사이에 배설되어, 디램 컨트롤러(12)가 출력한 칼럼 어드레스 스트로브 신호(DCAS-N), 판독 신호(RD-N) 및 기입 신호(WR-N)에 의거하여 의사 칼럼 어드레스 스트로브 신호(DCASq-N) 및 의사 기입 신호(WRq-N)를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호(DCASq-N)를 디램(13)의 칼럼 스트로브 단자(CAS)에 입력시켜, 의사 기입 신호(WRq-N)를 디램(13)의 판독/기입 단자(WE)에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로(16) 를 갖는다.

Description

디램(DRAM) 제어회로
제 1 도는 본 발명의 실시예를 나타내는 디램 제어회로의 블럭도.
제 2 도는 종래의 디램 제어회로의 블럭도.
제 3 도는 종래의 디램 제어회로의 타임 차트.
제 4 도는 본 발명의 실시예를 나타내는 디램 제어회로의 타임 차트.
* 도면의 주요부분에 대한 부호의 설명
11 : 상위 컨트롤러 12 : 디램 컨트롤러
13 : 디램
16 : 컬럼 어드레스 스트로브 신호 제어회로
ADR1 : 어드레스
DADR : 로우 어드레스, 칼럼 어드레스
DRAS-N : 로우 어드레스 스트로브 신호
DCAS-N : 칼럼 어드레스 스트로브 신호
RD-N : 판독 신호 WR-N : 기입 신호
DD-P : 데이터
CAS : 칼럼 어드레스 스트로브 단자
I/O : 입출력단자 WE : 판독/기입 단자
본 발명은, 디램(DRAM) 제어회로에 관한 것이다.
종래, 다이나믹 램(이하 "디램"이라 한다.)에 격납된 데이터를 읽어내 기도하고, 디램에 데이터를 기록하는 경우, 로우 어드레스 및 칼럼 어드레스를 지정함으로써 소정의 어드레스를 선택하도록 되어 있다. 그 때문에, 디램에 디램 컨트롤러가 접속되어, 상위 컨트롤러는 상기 디램 컨트롤러를 구동하여 로우 어드레스 및 칼럼 어드레스를 지정할 수 있게되어 있다.
제 2 도는 종래의 디램 제어회로의 블럭도이다.
도면에 있어서, 11은 상위 컨트롤러, 12는 디램 컨트롤러, 13은 디램이다. 그리고, a 는 상기 상위 컨트롤러(11) 및 상기 디램 컨트롤러(12)에 클럭신호(CLK)를 입력하기 위한 클럭 신호선이다. 그리고, 상기 상위 컨트롤러(11)와 디램 컨트롤러(12)는 어드레스 버스(b), 기입 데이터 버스(d) 및 신호선(e), (f) 에 의하여 접속된다.
상기 어드레스 버스(b)는 상위 컨트롤러(11)에서 디램 컨트롤러(12)로 어드레스(ADR1)를 보내기 위한 것이며, 상기 기입 데이터 버스(c)는 상위 컨트롤러(11)에서 디램 컨트롤러(12)로 기입 데이터(WTD-P)를 보내기위한 것이며, 상기 판독 데이터 버스(d)는 디램 컨트롤러(12)에서 상위 컨트롤러(11)로 판독 데이터(RDD-P)를 보내기 위한 것이다.
그리고, 상기 신호선(e)은 디램 컨트롤러(12)가 상위 컨트롤러(11)에 대하여 판독 데이터 RDD-P의 샘플 타이밍을 나타내는 레디 신호(RDY-N)를 출력하기 위한 것이며, 상기 신호선(f)은 상위 컨트롤러(11)가 디램 컨트롤러(12)에 대하여 버스 사이클의 시동을 나타내는 스타트 신호(SST-N)를 출력하기 위한 것이다.
한편, 상기 디램 컨트롤러(12)와 디램(13)은 어드레스 버스(g), 데이터 버스(h) 및 신호선(i), (j), (k), (m)에 의하여 접속된다.
상기 어드레스 버스(g)는 디램 컨트롤러(12)의 단자(DADR)와 디램(13)의 단자(A)의 사이에 접속되어, 디램 컨트롤러(12)에서 디램(13)으로 로우 어드레스(DADR) 및 칼럼 어드레스(DADR)를 보내기 위한 것이며, 상기 데이터 버스(h)는 디램 컨트롤러(12)의 단자(DD)와 디램(13)의 입출력 단자(I/Q)의 사이에 접속되어, 디램 컨트롤러(12)에서 디램(13)에 데이터(DD-P)를 보내어, 디램(13)에서 디램 컨트롤러(12)로 데이터(DD-P)를 보내기 위한 것이다.
그리고, 신호(i)는 디램 컨트롤러(12)의 단자(DRAS)와 디램(13)의 로우 어드레스 스트로브 단자(RAS)의 사이에 접속되어, 디램 컨트롤러(12)가 디램(13)에 대해서 로우 어드레스 스트로브 신호(DRAS-N)를 출력하기 위한 것이며, 신호선(j)은 디램 컨트롤러(12)의 단자(DCAS)와 디램(13)의 칼럼 어드레스 스트로브 단자(CAS)의 사이에 접속되어, 디램 컨트롤러(12)가 디램(13)에 대해서 칼럼 어드레스 스트로브 신호(DCAS-N)를 출력하기 위한 것이다.
또한, 신호선(k)은 디램 컨트롤러(12)의 단자(RD)와 디램(13)의 출력 이네이블 단자(OE)의 사이에 접속되어, 디램 컨트롤러(12)가 디램(13)에 대해서 판독 신호(RD-N)를 출력하기 위한 것이며, 신호선(m)은 디램 컨트롤러(12)의 단자(WR)와 디램(13)의 판독/기입 단자(WE)의 사이에 접속되어, 디램 컨트롤러(12)가 디램(13)에 대해서 기입 신호(WR-N)를 출력하기 위한 것이다.
다음에, 제 3 도를 병용하여 상기 디램 제어회로에 있어서 어드레스(ADR1)에 격납된 데이터(DD-P)를 고쳐 쓰는 경우에 동작에 대하여 설명한다.
제 3 도는 종래의 디램 제어회로의 타임 차트이다.
상기 상위 컨트롤러(11)는 클럭 신호(CLK)의 상승 타이밍(t1)에 동기 시켜서 어드레스(ADR1) 및 기입 데이터(TWD-P)의 전송을 개시함과 동시에 스타트 신호(STT-N)를 클럭 신호(CLK)의 1 주기분 로우 레벨로하여, 디램 컨트롤러(12)에 데이터(DD-P)의 고쳐 쓰기를 지령하여, 디램(13)에의 접근을 개시한다.
이에 대하여, 디램 컨트롤러(12)는, 상기 스타트 신호(STT-N)의 로우 레벨을 검출하면, 어드레스 버스(b) 중에서 소정의 어드레스선을 로우 어드레스(DARA)의 전송용으로 선택하여, 클럭 신호(CLK)의 상승 타이밍(t2)에 동기시켜서 로우 어드레스(DADR)를 어드레스 버스(g)에 출력하기 시작한다.
다음에, 디램 컨트롤러(12)는 클럭 신호(CLK)의 상승 타이밍(t3)에 동기시켜서 로우 어드레스 스트로브 신호(DRAS-N)을 로우 레벨로 하여, 어드레스 버스(g)에 출력한 상기 로우 어드레스(ADAR)를 디램(13)에 래치시키고, 또, 동시에 판독 신호(RD-N)를 로우 레벨로 하여 디램(13)에 격납된 데이터(DD-P)를 디램 컨트롤러(12)에 대해서 출력할 수 있는 상태로 한다.
그리고, 상기 디램 컨트롤러(12)는 어드레스 버스(b) 중에서 소정의 어드레스선을 칼럼 어드레스(DADR)의 전송으로서 선택하여, 클럭 신호(CLK)의 상승 타이밍(t4)에 동기시켜서 칼럼 어드레스(DADR)를 어드레스 버스(g)에 출력하기 시작한다.
다음에, 디램 컨틀로러(12)는 클럭 신호(CLK)의 상승 타이밍(t5)에 동기시켜서 칼럼 어드레스 스트로브 신호(DCAS-N)를 로우 레벨로하여, 어드레스 버스(g)에 출력한 상기 칼럼 어드레스(DADR)를 디램(13)에 래치시킨다.
한편, 디램(13)은 칼럼 어드레스 스트로브 단자(CAS) 및 출력 이네이블단자(OE)가 로우 레벨로, 판독/기입단자(WE)가 하이 레벨로 설정되면, 래치된 로우 어드레스(DADR) 및 칼럼 어드레스(DADR)에 의해서 선택된 어드레스(ADR1)의 데이터(DD-P)를 소정의 타이밍에 데이터 버스(h)에 출력하기 시작한다.
이에 대해서, 디램 컨트롤러(12)는, 데이터 버스(h)를 통해서 받은 데이터(DD-P)를 그대로 판독 데이터 버스(d)로 출력한다. 그리고, 디램 컨트롤러(12)는 클럭 신호(CLK)의 상승 타이밍(t6)에 동기시켜서 레디 신호(RDY-N)를 클럭 신호(CLK)의 1 주기분 로우 레벨로하여, 디램(13)이 출력한 데이터(DD-P)를 둘러싸는 샘플 타이밍을 상위 컨트롤러(11)에 지시한다. 이 상위 컨트롤러(11)는 레디 신호(RDY-N)의 로우 레벨을 검출하여 판독 데이터 버스(d)에 출력된 데이터(DD-P)를 판독 데이터(RDD-P)로서 둘러싼다.
그리고, 디램 컨트롤러(12)는 클럭 신호(CLK)의 상승 타이밍(t7)에 동기시켜서 상기 판독 신호(RD-N)를 하이 레벨로 한다. 이에 대해서, 디램(13)은 출력 이네이블 단자(OE)가 하이 레벨로 설정되면, 데이터 버스(h)에 접속된 입출력 단자(I/O)가 소정의 타이밍에 하이 임피던스로 되며, 디램(13)이 불활성 상태로 되어서 데이터(DD-P)의 출력이 정지된다.
이와 같이 하여, 로우 어드레스(DADR) 및 컬럼 어드레스(DADR)에 의해서 선택된 어드레스의 데이터(DD-P)를 판독 데이터(RDD-P)로서 읽어내기가 종료되면 상기 입출력 단자(I/O)가 하이 임피던스로 되기 때문에, 기입 데이터(WTD-P)의 기입을 개시하는 것이 가능하게 된다.
다음에, 디램 컨트롤러(12)는, 클럭 신호(CLK)의 상승 타이밍(t8)에 동기시켜서 기입 데이터 버스(c)의 기입 데이터(WTD-P)를 데이터(DD-P)로서 데이터 버스(h)에 출력하기 시작한다.
그리고, 디램 컨트롤러(12)는, 클럭 신호(CLK)의 상승 타이밍(t9)에 동기시켜서 기입 신호(WR-N)를 로우 레벨로 하여, 데이터 버스(h)가 출력한 데이터(DD-P)를 둘러싸는 샘플 타이밍을 디램(13)에 지시한다. 이 디램(13)은 클럭 신호(CLK)의 상승 타이밍(t3) 및 상승 타이밍(t5)에 있어서 래치되어 지정된 로우 어드레스(DADR) 및 컬럼 어드레스(DADR)에 의해서 선택된 어드레스(ADR1)에 격납된 데이터(DD-P)를, 데이터 버스(h)를 통하여 입력된 데이터(DD-P)로 고쳐 쓴다.
또한, 디램 컨트롤러(12)는, 클럭 신호(CLK)의 상승 타이밍(t11)에 동기시키서 로우 어드레스 스트로브 신호(DRAS-N), 칼럼 어드레스 스트로브신호(DCAS_N) 및 기입 신호(WR-N)를 하이 레벨로하여, 상승 타이밍(t2~t11)의 판독-수정-기입(Read-Modify-Write)의 처리를 완료시킨다.
그리고, 본 실시예에 있어서 설명은 생략되어 있지만, 제 3 도의 타임차트는 디램(13)에 요구되는 세트 업 마진 등의 모든 타이밍 조건을 만족시키고 있는 것으로 한다.
그러나, 상기 종래의 디램 제어회로에 있어서는, 용량을 크게하기 위하여 복수의 디램(13)을 접속하여 디램 모듈로한 경우, 상기 디램(13)의 출력 이네이블 단자(OE)가 GND에 접속되어서 평상시 로우 레벨로 설정되어 있기 때문에, 데이터(DD-P)의 고쳐 쓰기가 번잡하게 된다.
즉, 상기 디램(13)의 출력 이네이블 단자(OE)가 로우 레벨로 설정되어 있으면, 디램(13)의 입출력 단자(I/O)를 하이 임피던스로 할 수 없으며, 디램(13)은 활성 상태가 유지되어, 데이터(DD-P)가 출력된 채로 된다. 따라서, 이 데이터(DD-P)를 새롭게 입력된 데이터(DD-P)로 고쳐 쓸 수가 없고, 기입 데이터(WTD-P)를 기록할 수가 없다.
그래서, 디램(13)에 대해서 판독 사이클을 발생시켜서 로우 어드레스(DADR) 및 칼럼 어드레스(DADR)를 지정하여 데이터(DD-P)의 읽어내기를 행하고, 이 판독 사이클을 완료시켜서 디램(13)의 입출력 단자(I/O)를 하이 임피던스로 하고, 그 후, 기입 사이클을 발생시켜서 디램(13)에 대해서 거듭 같은 로우 어드레스(DADR) 및 칼럼 어드레스를 지정하고, 새롭게 데이터(DD-P)의 기록을 행하는 방법을 생각할 수 있다.
그런데, 이 방법에 의한 경우, 상기 판독 사이클에서 설정한 로우 어드레스(DADR)를 기입 사이클에서 거듭 설정하지 않으면 않된다. 따라서, 버스 사이클 수가 많아질 뿐만 아니라, 데이터(DD-P)를 고쳐 쓰기 위하여 필요한 시간이 길어져 버린다.
본 발명은, 상기 종래의 디램 제어회로의 문제점을 해결하여, 로우 어드레스 및 칼럼 어드레스를 지정함으로써 선택된 어드레스의 데이터를 고쳐쓰는 경우에, 버스 사이클 수를 적게할 수 있으며, 데이터를 고쳐쓰기 위하여 필요한 시간을 짧게할 수 있는 디램 제어회로를 제공하는 것을 목적으로 한다.
그 때문에, 본 발명의 디램 제어회로에 있어서는, 상위 컨트로러와, 디램과, 상기 상위 컨트롤러로 부터의 지령에 의해서 디램의 로우 어드레스 및 칼럼 어드레스를 지정하여 어드레스를 선택하고, 이 어드레스의 데이터를 읽어내어, 상기 어드레스에 데이터를 기록하는 디램 컨트롤러와, 이 디램 컨트롤러와 상기 디램의 사이에 배설(配設)되고, 디램 컨트롤러가 출력한 칼럼 어드레스 스트로브 신호, 판독 신호 및 기입 신호에 의거하여 의사(擬似) 칼럼 어드레스 스트로브 신호 및 의사 기입 신호를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호를 디램의 칼럼 어드레스 스트로브 단자에 입력시켜, 의사 기입 신호를 디램의 판독/기입 단자에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로를 갖는다.
상기 디램 컨트롤러는, 로우 어드레스 스트로브 신호를 로우 레벨로 하고, 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 읽어 낸 후에 판독 신호를 하이 레벨로하는 수단을 갖는다.
그리고, 상기 칼럼 어드레스 스트로브 신호 제어회로는, 판독 신호가 하이 레벨로 되면, 의사 칼럼 어드레스 스트로브 신호를 하이 레벨로하여 디램의 입출력 단자를 하이 임피던스로 함과 동시에, 판독 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 기록하는 수단을 구비한다.
본 발명에 의하면, 상기와 같은 디램 제어회로에 있어서는, 상위 컨트롤러와, 디램과, 상기 상위 컨트롤러로 부터의 지령에 의해서 디램의 로우 어드레스 및 칼럼 어드레스를 지정하여 어드레스를 선택하고, 이 어드레스의 데이터를 읽어내어, 상기 어드레스에 데이터를 기록하는 디램 컨트롤러와, 이 디램 컨트롤러와 상기 디램의 사이에 배설되고, 디램 컨트롤러가 출력한 칼럼 어드레스 스트로브 신호, 판독 신호 및 기입 신호에 의거하여 의사 칼럼 스트로브 신호 및 의사 기입 신호를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호를 디램의 칼럼 어드레스 스트로브 단자에 입력시켜, 의사 기입 신호를 디램의 판독/기입 단자에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로를 갖는다.
상기 디램 컨트롤러는, 로우 어드레스 스트로브 신호를 로우 레벨로 하고, 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 읽어 낸 후에 판독 신호를 하이 레벨로 하는 수단을 구비한다.
따라서, 로우 어드레스 스트로브 신호가 로우 레벨로 되면, 어드레스 버스에 출력된 로우 어드레스 스트로브가 래치되어 칼럼 어드레스 스트로브 신호가 로우 레벨로 되면, 어드레스 버스에 출력된 칼럼 어드레스가 래치된다. 이 때, 로우 어드레스 스트로브 단자, 칼럼 어드레스 스트로브 단자 및 출력 이네이블 단자가 로우 레벨로 설정되어서 데이터가 읽어내지고, 그후, 판독 신호가 하이 레벨로 된다.
또, 상기 칼럼 어드레스 스트로브 신호 제어회로는, 판독 신호가 하이레벨로 되면, 의사 칼럼 어드레스 스트로브 신호를 하이 레벨로하여 디램의 입출력 단자를 하이 임피던스로 함과 동시에, 기입 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 기록하는 수단을 구비한다.
따라서, 판독 신호가 하이 레벨로 되면, 의사 칼럼 어드레스 스트로브 산호가 하이 레벨로 되어 디램의 입출력 단자가 하이 임피던스로 되고, 이어서, 기입 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호가 로우 레벨로 된다.
이 때, 로우 어드레스 스트로브 단자, 칼럼 어드레스 스트로브 단자 및 출력 이네이블 단자가 로우 레벨로 설정되어서 데이터가 기록된다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다.
제 1 도는 본 발명의 실시예를 나타내는 디램 제어회로의 블록도이다.
제 1 도에 있어서, 11은 상위 컨트롤러, 12는 디램 컨트롤러, 13은 디램, 16은 칼럼 어드레스 스트로브 신호 제어회로이다. 그리고, a 는 상기 상위 컨트롤러(11), 상기 디램 컨트롤러(12) 및 플립플롭(26)에 클럭신호(CLK)를 입력하기 위한 클럭 신호선이다. 그리고, 상기 상위 컨트롤러(11)와 디램 컨트롤러(12)는, 어드레스 버스(b) 기입 데이터 버스(c), 판독 데이터 버스(d) 및 신호선(e), (f)에 의하여 접속된다.
상기 어드레스 버스(b)는 상위 컨트롤러(11)에서 디램 컨트롤러(12)로 어드레스(ADR1)을 보내기 위한 것이며, 상기 기입 데이터 버스(c)는 상위 컨트롤러(11)에서 디램 컨트롤러(12)로 기입 데이터(WTD-P)를 보내기 위한 것이며, 상기 판독 데이터 버스(d)는 디램 컨트롤러(12)에서 상위 컨트롤러(11)로 판독 데이터(RDD-P)를 보내기 위한 것이다.
그리고, 상기 신호선(e)은 디램 컨트롤러(12)가 상위 컨트롤러(11)에 대해서 판독 데이터(RDD-P)의 샘플 타이밍을 나타내는 레디 신호(RDY-N)를 출력하기 위한 것이며, 상기 신호선(f)는 상위 컨트롤러(11)가 디램 컨트롤러(12)에 대해서 버스 사이클의 시동을 나타내는 스타트 신호(STT-N)를 출력하기 위한 것이다.
한편, 상기 디램 컨트롤러(12)와 디램(13)은 어드레스 버스(g)데이터 버스(h) 및 신호선(i), (n), (p), (q), (r), (s)에 의해서 접속된다.
상기 어드레스 버스(g)는 디램 컨트롤러(12)의 단자(DADR)와 디램(13)의 단자(A)의 사이에 접속되어, 디램 컨트롤러(12)에서 디램(13)으로 로우 어드레스(DADR) 및 칼럼 어드레스(DADR)를 보내기 위한 것이며, 상기 데이터 버스(h)와 디램 컨트롤러(12)의 단자(DD)와 디램(13)의 입출력 단자(I/O)의 사이에 접속되어, 디램 컨트롤러(12)에서 디램(13)으로 데이터(DD-P)를 보내기 위한 것이다.
또, 신호선(i)은 디램 컨트롤러(12)의 단자(DRAS)와 디램(13)의 로우 어드레스 스트로브 단자(RAS)의 사이에 접속되어, 디램 컨트롤러(12)가 디램(13)에 대해서 로우 어드레스 스트로브 신호(DRAS-N)을 출력하기 위한 것이다.
또한, 신호선(n)은 디램 컨트롤러(12)의 단자(DRAS)와 칼럼 어드레스 스트로브 신호 제어회로(16)의 사이에 접속되어, 디램 컨트롤러(12)가 칼럼 어드레스 스트로브 신호 제어회로(16)에 대해서 칼럼 어드레스 스트로브 신호(DCAS-N)를 출력하기 위한 것이며, 신호선(p)은 디램 컨트롤러(12)의 단자(RD)와 칼럼 어드레스 스트로브 신호 제어회로(16)에 접속되어, 디램 컨트롤러(12)가 칼럼 어드레스 스트로브 신호 제어회로(16)에 대해서 판독 신호(RD-N)를 출력하기 위한 것이며, 신호선(q)은 디램 컨트롤러(12)의 단자(WR)와 칼럼 어드레스 스트로브 신호 제어회로(16)의 사이에 접속되어, 디램 컨트롤러(12)가 칼럼 어드레스 스트로브 신호 제어회로(16)에 대해서 기입 신호(WR-N)를 출력하기 위한 것이다.
그리고, 신호선(r)은 칼럼 어드레스 스트로브 신호 제어회로(16)와 디램(13)의 칼럼 어드레스 스트로브 단자(CAS)의 사이에 접속되어, 칼럼 어드레스 스트로브 신호 제어회로(16)가 디램(13)에 대해서 의사 칼럼 어드레스 스트로브 신호(DCASq-N)를 출력하기 위한 것이며, 신호선(s)은 칼럼 어드레스 스트로브 신호 제어회로(16)와 디램(13)의 판독/기입 단자(WE)의 사이에 접속되어, 칼럼 어드레스 스트로브 신호 제어회로(16)가 디램(13)에 대해서 의사 기입신호(WRq-N)를 출력하기 위한 것이다.
그리고, 디램(13)의 출력 이네이블 단자(OE)와 GND에 접지되어서 평상시 로우 레벨로 설정된다.
상기 칼럼 어드레스 스트로브 신호 제어회로(16)는, 앤드 게이트(22), (22), 오어 게이트(23), 인버터(24), 난드 게이트(25) 및 플립플롭(26)으로 이루어진다. 그리고, 앤드 게이트(21)는 상기 판독 신호(RD-N) 및 기입 신호(WR-N)를 입력하고, 오어 게이트(23)는 상기 앤드 게이트(21)의 출력 및 칼럼 어드레스 스트로브 신호(DCAS-N)를 입력하여, 상기 의사 칼럼 어드레스 스트로브 신호(DCASq-N)를 출력한다. 그리고, 인버터(24)는 상기 칼럼 어드레스 스트로브 신호(DCAS-N)를 입력하고, 난드 게이트(24)는 상기 의사 칼럼 어드레스 스트로브 신호(DCASq-N) 및 인버터(24)의 출력을 입력한다.
그리고, 상기 난드 게이트(25)의 출력은 플립플롭(26)에 입력되어, 앤드 게이트(22)는 상기 플립플롭(26)의 출력 및 상기 기입 신호(WR-N)를 입력하고, 의사 기입 신호(WRq-N)를 출력한다.
따라서, 디램 컨트롤러(12)가 출력하는 판독 신호(RD-N) 및 기입 신호(WR-N)가 앤드(WR-N)가 앤드 게이트(21)에 입력되고, 이 앤드 게이트(21)는 논리곱(S1)을 출력한다. 그리고, 이 논리곱(S1) 및 칼럼 어드레스 스트로브 신호(DCAS-N)가 오어 게이트(23)에 입력되고, 이 오어 게이트(23)는 논리합을 의사 칼럼 어드레스 스트로브 신호(DCASq-N)로서 출력한다. 그리고, 이 의사 칼럼 어드레스 스트로브 신호(DCASq-N)가 디램(13)에 입력된다.
한편, 칼럼 어드레스 스트로브 신호(DCAS-N)는 인버터(24)에 입력되어서 반전하여, 난드 게이트(25)에 입력된다. 이 난드 게이트(25)는 상기 인버터(24)의 출력 및 상기 의사 칼럼 어드레스 스트로브 신호(DCASq-N)를 입력하여, 반전 논리곱(S2)을 플립프롭(26)에 대해서 출력한다. 그리고, 이 플립플롭(26)은 상기 반전 논리곱(S2)을 클럭 신호(CLK)의 타이밍에 동기 시켜, 앤드 게이트(22)에 대해서 출력한다.
또한, 상기 앤드 게이트(22)는 이 반전 논리곱(S2) 및 기입 신호(WR-N)를 입력시켜, 논리곱을 의사 기입 신호(WRq-N)로서 디램(13)에 대해서 출력한다.
다음에, 제 4 도를 병용하여 상기 디램 제어회로에 있어서 어드레스(ADR1)에 격납된 데이터(DD-P)를 고쳐 쓰는 경우의 작동에 대하여 설명한다.
제 4 도는 본 발명의 실시예를 나타내는 디램 제어회로의 타임 차트이다.
상기 상위 컨트롤러(11)는 클럭 신호(CLK)의 상승 타이밍(t1)에 동기 시켜서 어드레스(ADR1) 및 기입 데이터(WTD-P)의 전송을 개시함과 동시에 스타트 신호(STT-N)를 클럭 신호(CLK)의 일 주기분 로우 레벨로 하여, 디램 컨트롤러(12)에 데이터(DD-P)의 고쳐 쓰기를 지령하고, 디램 억세스를 개시한다.
이에 대해서, 디램 컨트롤러(12)는, 상기 스타트 신호(STT-N)의 로우 레벨을 검출하면, 어드레스 버스(b)중의 소정의 어드레스선을 로우 어드레스(DADR)의 전송용으로서 선택하여, 클럭 신호(CLK)의 상승 타이밍(t2)에 동기시켜서 로우 어드레스(DADR)를 어드레스 버스(g)에 출력하기 시작한다.
다음에, 디램 컨트롤러(12)는 클럭 신호(CLK)의 상승 타이밍(t3)에 동기시켜서 로우 아웃 어드레스 스트로브 신호(DRAS)를 로우 레벨로하여, 어드레스 버스(g)에 출력한 상기 로우 어드레스(DADR)를 디램(13)에 래치시켜, 또, 동시에 판독 신호(RD-N)를 로우 레벨로 하여 디램(13)에 격납된 데이터(DD-P)를 디램 컨트롤러(12)에 대해서 출력할 수 있는 상태로 한다. 그리고, 이 때 상기 논리곱(S1)은 로우 레벨로 된다.
그리고, 상기 디램 컨트롤러(12)는 어드레스 버스(b)중의 소정의 어드레스선을 칼럼 어드레스(DADR)의 전송용으로서 선택하여, 클럭 신호(CLK)의 상승 타이밍(t4)에 동기시켜서 칼럼 어드레스(DADR)을 어드레스 버스(g)에 출력하기 시작한다.
다음에, 디램 컨트롤러(12)는 클럭 신호(CLK)의 상승 타이밍(t5)에 동기시켜서 칼럼 어드레스 스트로브 신호(DCAS-N)를 로우 레벨로 하여, 어드레스 버스(g)에 출력한 상기 컬럼 어드레스(DADR)를 디램(13)에 래치시킨다. 그리고, 이 때 상기 의사 칼럼 어드레스 스트로브 신호(DCASq-N)는 로우 레벨로 된다.
한편, 디램(13)은 출력 이네이블 단자(OE)에 더하여 로우 어드레스 스트로브 단자(RAS) 및 칼럼 어드레스 스트로브 단자가 로우 레벨로 설정되면, 래치된 로우 어드레스(DADR) 및 칼럼 어드레스(DADR)에 의해서 선택된 어드레스(ADR1)의 데이터(DD-P)를 소정의 타이밍에서 데이터 버스(h)에 출력하기 시작한다.
이것에 대해서, 디램 컨트롤러(12)는, 데이터 버스(h)를 통하여 받은 데이터(DD-P)를 그대로 판독 데이터 버스(d)에 출력한다. 그리고, 디램 컨트로러(12)는 클럭 신호(CLK)의 상승 타이밍(t6)에 동기시켜서 레디 신호(RDY-N)를 클럭 신호(CLK)의 1 주기분 로우 레벨로 하여, 디램(13)이 출력한 데이터(DD-P)를 둘러 싸는 샘플 타이밍을 상위 컨트롤러(11)에 지시한다. 이 상위 컨트롤러(11)는 레디 신호(RDY-N)의 레벨을 검출하여 판독 데이터 버스(d)에 출력된 데이터(DD-P)를 판독 데이터(RDD-P)로서 구사한다.
그리고, 디램 컨트롤러(12)는 클럭 신호(CLK)의 상승 타이밍(t7)에 동기시켜서 상기 판독 신호(RD-N)를 하이 레벨로 한다. 이에 의해서, 칼럼 어드레스 스트로브 신호 제어회로(16)의 의사 칼럼 어드레스 스트로브 신호(DCASq-N)가 하이 레벨로 된다. 그리고, 이 때 상기 논리곱(S1)은 하이 레벨로 되며, 상기 반전 논리곱(S2)은 로우 레벨로 된다.
그러나, 상기 디램(13)은 로우 어드레스 스트로브 단자(RAS), 칼럼 어드레스 스트로브 단자(CAS), 및 출력 이네이블 단자(OE)가 어느 것도 로우레벨로 설정하였을 때만 출력단자(I/O)로 부터의 출력을 가능하게 하도록 설정되어 있다.
이 경우, 의사 칼럼 어드레스 스트로브 신호(DCASq-N)가 하이 레벨로 됨으로써 디램(13)의 칼럼 어드레스 스트로브 단자(CAS)가 하이 레벨로 설정되기 때문에, 입출력 단자(I/O)를 하이 임피던스로 할 수가 있다. 그리고, 디램(13)은 데이터 버스(h)에의 출력을 소정의 타이밍으로 정지한다.
이와 같이, 디램(13)의 출력 이네이블 단자(OE)가 로우 레벨로 설정되어 있어도, 칼럼 어드레스 스트로브 단자(CAS)를 하이 레벨로 설정함으로써 입출력 단자(I/O)를 하이 임피던스로 할 수가 있다.
따라서, 로우 어드레스(DADR) 및 칼럼 어드레스(DADR)에 의해서 선택된 어드레스(ADR1)의 데이터(DD-P)를 판독 데이터(RDD-P)로서 읽어낼 수 있으며, 데이터(DD-P)의 읽어내기가 종료하면 상기 입출력 단자(I/O)가 하이 임피던스로 되기 때문에, 기입 데이터(WTD-P)의 써 넣음을 개시하는 것이 가능하다.
다음에, 클럭 신호(CLK)의 상승 타이밍(t8)에 동기시켜서 상기 의사기입 신호(WRq-N)가 로우 레벨로 됨으로써, 디램 컨트롤러(12)는 기입 데이터 버스(c)의 기입 데이터(WTD-P)를 데이터(DD-P)로서 데이터 버스(h)로 출력하기 시작한다.
그리고, 디램 컨트롤러(12)는, 클럭 신호(CLK)의 상승 타이밍(t9)에 동기시켜서 기입 신호(WR-N)를 로우 레벨로 한다. 이에 의해서, 클럭 신호(CLK)의 상승 타이밍(t7)에 있어서 하이 레벨로 된 의사 칼럼 어드레스 스트로브 신호(DCASq-N)가 다시 로우 레벨로 된다. 그리고, 이 때 상기 논리곱(S1)은 로우 레벨로 되며, 상기 반전 논리곱(S2)은 하이 레벨로 된다.
따라서, 디램(13)은 클럭 신호(CLK)의 상승 타이밍(t9)에 있어서 어드레스 버스(g)에 출력된 어드레스(ADR1)를 칼럼 어드레스(DADR)로서 래치한다. 이 칼럼 어드레스(DADR)는 클럭 신호(CLK)의 상승 타이밍(t5)에 있어서 래치된 칼럼 어드레스(DADR)와 같은 것이다.
그리고, 디램(13)의 판독/기입 단자(WE)는 클럭 신호(CLK)의 상승 타이밍(t9)에 있어서 의사 기입 신호(WRq-N)에 의해서 이미 로우 레벨로 설정되어 있기 때문에, 클럭 신호(CLK)의 상승 타이밍(t3)에 있어서 래치된 로우 어드레스(DADR) 및 상승 타이밍(t9)에 있어서 래치된 칼럼 어드레스(DADR)에 의해서 선택된 어드레스(ADR1)에, 데이터 버스(h)에 출력되어 있는 새로운 데이터(DD-P)를 기록한다.
이와 같이 하여, 어드레스(ADR1)에 격납된 데이터(DD-P)를 고쳐 쓸 수가 있다.
또한, 디램 컨트롤러(12)는, 클럭 신호(CLK)의 상승 타이밍(t11)에 동기시켜서 로우 어드레스 스트로브 신호(DRAS-N), 칼럼 어드레스 스트로브신호(DCAS-N) 및 기입 신호(WR-N)를 하이 레벨로 하여, 상승 타이밍(t2 ~ t11)의 판독 - 수정 - 기입의 처리를 완료시킨다.
따라서, 데이터(DD-P)를 기록할 경우에 로우 어드레스(DADR)를 다시 설정할 필요가 없으며, 버스 사이클 수를 적게 할 수 있음과 동시에, 데이터(DD-P)를 고쳐 쓰기 위하여 필요한 시간을 줄일 수가 있다.
본 실시예에 있어서는, 클럭 신호(CLK)의 상승 타이밍에 동기시켜서 각 제어신호를 출력하도록 하고 있지만, 디램이 요구하는 타이밍의 조건을 충족하는 것이면, 릴레이 등의 타이밍 발생 수단을 사용할 수도 있다.
그리고, 본 실시예를 종래 기술의 란에서 설명한 바와 같은, 출력 이네이블 단자(OE)가 GND 에 접지되어 있지 않은 디램(13)에 적용할 수도 있다. 따라서, 본 실시예의 디램 제어회로를, 출력 이네이블 단자(OE)가 GND 에 접지되어 있는 디램과 출력 이네이블 단자(OE)가 GND 에 접지되어 있지않은 디램이 섞여있는 디램 모듈에 적용할 수도 있다.
그리고, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 취지에 의거하여 각각 여러 가지 변형이 가능하고, 그들을 본 발명의 범위로 부터 배제하는 것은 아니다.
이상 상세하게 설명한 바와 같이, 본 발명에 의하면 디램 제어회로는, 상위 컨트롤러와, 디램과, 상기 상위 컨트롤러로 부터의 지령에 의해서 디램의 로우 어드레스 및 칼럼 어드레스를 지정하여 어드레스를 선택하고, 이 어드레스의 데이터를 읽어 내어, 상기 어드레스에 데이터를 기록하는 디램 컨트롤러와, 이 디램 컨트로러와 상기 디램 사이에 배설되어, 디램 컨트롤러가 출력한 칼럼 어드레스 스트로브 신호 판독신호 및 기입 신호에 의거하여 의사 칼럼 어드레스 스트로브 신호 및 의사 기입 신호를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호를 디램의 칼럼 어드레스 스트로브 단자에 입력시켜, 의사 기입 신호를 디램의 판독/기입 단자에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로를 갖는다.
상기 디램 컨트롤러는, 로우 어드레스 스트로브 신호를 로우 레벨로 하여, 칼럼 스트로브 신호를 로우 레벨로 하여 데이터를 읽어 낸 후에 판독 신호를 하이 레벨로 하는 수단을 구비한다.
그리고, 상기 칼럼 어드레스 스트로브 신호 제어회로는, 판독 신호가 하이 레벨로 되면, 의사 칼럼 어드레스 스트로브 신호를 하이 레벨로하여 디램의 입출력 단자를 하이 임피던스로 함과 동시에, 기입 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호를 로우 레벨로하여 데이터를 기록하는 수단을 구비한다.
따라서, 데이터를 읽어 낸 후에 판독 신호가 하이 레벨로 되면, 의사 칼럼 어드레스 스트로브 신호가 하이 레벨로 되어 디램의 입출력 단자가 하이 임피던스로 되며, 이어서, 기입 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호가 로우 레벨로 된다.
이 때, 로우 어드레스 스트로브 단자, 칼럼 어드레스 스트로브 단자 및 출력 이네이블 단자가 로우 레벨로 설정되어서 데이터가 기록된다.
따라서, 데이터를 기록하는 경우에 로우 어드레스를 거듭 설정할 필요가 없고, 버스 사이클 수를 적게할 수 있음과 동시에, 데이터를 고쳐 쓰기 위하여 필요한 시간을 짧게 단축할 수가 있다.

Claims (1)

  1. (a) 상위 컨트롤러와,
    (b) 디램과,
    (c) 상기 상위 컨트롤러로 부터의 지령에 의하여 디램의 로우 어드레스 및 칼럼어드레스를 지정하여 어드레스를 선택하고, 이 어드레스의 데이터를 읽어 내어, 상기 어드레스에 데이터를 기록하는 디램 컨트롤러와,
    (d) 이 디램 컨트롤러와 상기 디램의 사이에 배설되어, 디램 컨트롤러가 출력한 칼럼 어드레스 스트로브 신호, 판독 신호 및 기입 신호에 의거하여 의사 칼럼 어드레스 스트로브 신호 및 의사 기입 신호를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호를 디램의 칼럼 어드레스 스트로브 단자에 입력시켜, 의사 기입 신호를 디램의 판독/기입 단자에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로를 가짐과 동시에,
    (e) 상기 디램 컨트롤러는, 로우 어드레스 스트로브 신호를 로우 레벨로 하고, 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 읽어 낸 후에 판독 신호를 하이 레벨로 하는 수단을 구비하고,
    (f) 상기 칼럼 어드레스 스트로브 신호 제어회로는, 판독 신호가 하이 레벨로 되면, 의사 칼럼 어드레스 스트로브 신호를 하이 레벨로하여 디램의 입출력 단자를 하이 임피던스로 함과 동시에, 기입 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 기록하는 수단을 구비하는 것을 특징으로 하는 디램 제어회로.
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