JPS61156348A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61156348A JPS61156348A JP59281779A JP28177984A JPS61156348A JP S61156348 A JPS61156348 A JP S61156348A JP 59281779 A JP59281779 A JP 59281779A JP 28177984 A JP28177984 A JP 28177984A JP S61156348 A JPS61156348 A JP S61156348A
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- Japan
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は記憶装置に関し、特に演算処理装置に使用され
る主記憶装置に関する。
る主記憶装置に関する。
従来技術
従来、この種の主記憶装置の信頼度を向上せしめるため
に、演算処理装置から１記４ａ装同に対して一度データ
の書込み命令を出した後に、読出し命令を出して当該書
込み命令が正しく実行されたか否かをチェックすべく占
込みデータとこの読出されたデータとの比較を演算処理
装置にて行ってｉ）る。
に、演算処理装置から１記４ａ装同に対して一度データ
の書込み命令を出した後に、読出し命令を出して当該書
込み命令が正しく実行されたか否かをチェックすべく占
込みデータとこの読出されたデータとの比較を演算処理
装置にて行ってｉ）る。
従・て、”主記憶装置への書込み命名の性能は、門込み
とｉ出しと更辷は両書込み読出しのデータを比較誓ると
いう動作を伴っているので、読出し命令に比して大幅な
低下を余儀なくされている。
とｉ出しと更辷は両書込み読出しのデータを比較誓ると
いう動作を伴っているので、読出し命令に比して大幅な
低下を余儀なくされている。
寸なわら、内込み命令に要する時間は、書込みサイクル
タイム、読出しサイクルタイム、読出しデータ転送時間
、演９処理装置のデータ比較チェック時間の全てを加等
したものとなり、よって古込みの性能低下を招来してい
る。
タイム、読出しサイクルタイム、読出しデータ転送時間
、演９処理装置のデータ比較チェック時間の全てを加等
したものとなり、よって古込みの性能低下を招来してい
る。
第３図にかかる従来の書込み命令の実行動作タイミング
を示している。データの書込みサイクルは、ＲＡ Ｓ
（ＲＡ賛ＡＤＯＲＥＳＳ ５ＴＲＯＢＥ）タイミング信
号３０ 、０ Ａ Ｓ （ＣＯＬＩＩＨＮ Ａ口ＤＲＥ
ＳＳ ５ＴＲＯＢＥ）タイミング信号３１．ＡＤＤ（＾
ＤＤＲＥＳＳ）信号３２．ＷＥ（１４ＲＩＴＥ ＥＮＡ
ＢＬＥ）信号３３．ＤＩＮ（ＤＡＴＡＩＮ）３４を夫々
図示の如きタイミングにて与えることによりなされて、
データの書込みが実行されるのである。
を示している。データの書込みサイクルは、ＲＡ Ｓ
（ＲＡ賛ＡＤＯＲＥＳＳ ５ＴＲＯＢＥ）タイミング信
号３０ 、０ Ａ Ｓ （ＣＯＬＩＩＨＮ Ａ口ＤＲＥ
ＳＳ ５ＴＲＯＢＥ）タイミング信号３１．ＡＤＤ（＾
ＤＤＲＥＳＳ）信号３２．ＷＥ（１４ＲＩＴＥ ＥＮＡ
ＢＬＥ）信号３３．ＤＩＮ（ＤＡＴＡＩＮ）３４を夫々
図示の如きタイミングにて与えることによりなされて、
データの書込みが実行されるのである。
しかるのちに同様にして読出しサイクルが実行されて、
このときの読出しデータ［Ｄ ＯＵ Ｔ （ＯＡＴ＾０
ＵＴ）１３５が演算処理装置へ転送され先の担込みデー
タとの比較がなされるようになっている。
このときの読出しデータ［Ｄ ＯＵ Ｔ （ＯＡＴ＾０
ＵＴ）１３５が演算処理装置へ転送され先の担込みデー
タとの比較がなされるようになっている。
発明の目的
本発明は上記従来のものの欠点を除去すべくなされたも
のであり、その目的とするところは、演算処理装置から
の書込み命令時におりては主記憶装置自身で、肉込み動
作に続いて読出し動作を実行してこの読出しデータと書
込みデータとの比較をなすようにし、高信頼性を維持し
つつ書込み命令の性能向上を図った記憶装置を提供する
ことにある。
のであり、その目的とするところは、演算処理装置から
の書込み命令時におりては主記憶装置自身で、肉込み動
作に続いて読出し動作を実行してこの読出しデータと書
込みデータとの比較をなすようにし、高信頼性を維持し
つつ書込み命令の性能向上を図った記憶装置を提供する
ことにある。
発明の構成
本発明による記憶装置は、演算処理装置からの書込み命
令の１アクセスサイクル内において磨込み指令信号とそ
れに続いて読出し指令信号とを発生する手段と、この１
１署込み指令信号に応答して書込みデータを指定された
アドレスに肉込み制御する手段と、当３読出し指令信号
に応答してこのアドレスに書込み記憶されたデータを読
出して書込みデータと比較する手段とを有することを特
徴とする。
令の１アクセスサイクル内において磨込み指令信号とそ
れに続いて読出し指令信号とを発生する手段と、この１
１署込み指令信号に応答して書込みデータを指定された
アドレスに肉込み制御する手段と、当３読出し指令信号
に応答してこのアドレスに書込み記憶されたデータを読
出して書込みデータと比較する手段とを有することを特
徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の７０ツク図であり、図示せぬ
演算処理装置からのアドレス信号１はアドレスレジスタ
４にニ一時記憶され、主１ｉ１１ｔ１１回路６による所
定のタイミングによりメモリアレイ７へ書込み及び読出
しアドレス１ｏとして出力される。演算処理装置からの
書込みデータ２は書込みレジスタ５へ一時記憶されて、
これまた主制御回路６による所定タイミングによりメモ
リアレイ７ヘデータ１１として供給される。
演算処理装置からのアドレス信号１はアドレスレジスタ
４にニ一時記憶され、主１ｉ１１ｔ１１回路６による所
定のタイミングによりメモリアレイ７へ書込み及び読出
しアドレス１ｏとして出力される。演算処理装置からの
書込みデータ２は書込みレジスタ５へ一時記憶されて、
これまた主制御回路６による所定タイミングによりメモ
リアレイ７ヘデータ１１として供給される。
メモリアレイ７からの読出しデータ１５は読出しデータ
レジスタ８にて一時記憶され、主制御回路６による所定
タイミングによりデータ１６として演算処理装置へ導出
されると共に比較回路９の一人力となる。この比較回路
９の他人力には書込みレジスタ５の出力である書込みデ
ータ１１が導入されており、この比較結果が１７として
出力されるようになっている。
レジスタ８にて一時記憶され、主制御回路６による所定
タイミングによりデータ１６として演算処理装置へ導出
されると共に比較回路９の一人力となる。この比較回路
９の他人力には書込みレジスタ５の出力である書込みデ
ータ１１が導入されており、この比較結果が１７として
出力されるようになっている。
これ等レジスタ４．５．８やメモリセルフや更には比較
回路９の各動作タイミングを制御すべく主制御回路６が
設けられており、各種制御タイミング信号１２．１３．
１４．１８．１９を演算処理装置からのメモリリクエス
ト信号、コマンド信号等の制御信号３を受信して発生す
る。
回路９の各動作タイミングを制御すべく主制御回路６が
設けられており、各種制御タイミング信号１２．１３．
１４．１８．１９を演算処理装置からのメモリリクエス
ト信号、コマンド信号等の制御信号３を受信して発生す
る。
第２図は第１図の装置の動作を説明するための各種タイ
ミング信号を示す図であり、先ずアドレス信＠３８が演
算処理装置から与えられてアドレスレジスタ４へ格納さ
れる。そしてＲＡＳタイミング信号３６．０ＡＳタイミ
ング信号３７．ＷＥ信号３９．ＤＩＮ信号４０が発生さ
れるが、ＣＡＳタイミング信号のパルス４２及びＷＥ信
号のパルス４４の両発生タイミングに応じてＤＩＮ４０
のデータが店込みレジスタ５からメモリアレイ７の指定
アドレスに書込まれる。
ミング信号を示す図であり、先ずアドレス信＠３８が演
算処理装置から与えられてアドレスレジスタ４へ格納さ
れる。そしてＲＡＳタイミング信号３６．０ＡＳタイミ
ング信号３７．ＷＥ信号３９．ＤＩＮ信号４０が発生さ
れるが、ＣＡＳタイミング信号のパルス４２及びＷＥ信
号のパルス４４の両発生タイミングに応じてＤＩＮ４０
のデータが店込みレジスタ５からメモリアレイ７の指定
アドレスに書込まれる。
続いて、ＣΔＳタイミング信号のパルス４３及びＷＥ信
号のパルス４５とが発生され、この両パルスの発生に応
答してメモリアレイ７の当該アドレスからデータの読出
しが行われる。この読出しデータ４１はレジスタ８へ格
納されて比較回路９に入力中れ、出込みレジスタ５に格
納されている書込みデータとの比較がなされる。この比
較結果により両データが不一致であれば、エラー信号１
７がシステムへ導出されることになる。
号のパルス４５とが発生され、この両パルスの発生に応
答してメモリアレイ７の当該アドレスからデータの読出
しが行われる。この読出しデータ４１はレジスタ８へ格
納されて比較回路９に入力中れ、出込みレジスタ５に格
納されている書込みデータとの比較がなされる。この比
較結果により両データが不一致であれば、エラー信号１
７がシステムへ導出されることになる。
このように、み込みサイクル内（１個のＲＡＳタイミン
グ信号３６内）において、ＣＡＳタイミング信号３７を
パルス４２と４３の２個発生するようにＩ４御すること
により、高速に書込み読出しが可能となることが分かる
。
グ信号３６内）において、ＣＡＳタイミング信号３７を
パルス４２と４３の２個発生するようにＩ４御すること
により、高速に書込み読出しが可能となることが分かる
。
１１立１１
本発明によれば、主記憶装置自身に比較回路を付加して
、１個のＲＡＳタイミング信号内で２１１！ａのＣＡＳ
タイミング信号を発生するようにし古込み動作に続いて
読出し動作をなすように制御することにより、酋込み動
作のチェックを８速でなすことが可能となる効果がある
。
、１個のＲＡＳタイミング信号内で２１１！ａのＣＡＳ
タイミング信号を発生するようにし古込み動作に続いて
読出し動作をなすように制御することにより、酋込み動
作のチェックを８速でなすことが可能となる効果がある
。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を説明する各種タイミング信号の波形
図、第３図は従来システムにおける動作を説明する各種
タイミング信号の波形図である。 主要部分の符号の説明 ４・・・・・・アドレスレジスタ ５・・・・・・書込みレジスタ ６・・・・・・主制御回路 ７・・・・・・メモリアレイ ８・・・・・・読出しレジスタ ９・・・・・・比較回路
のブロックの動作を説明する各種タイミング信号の波形
図、第３図は従来システムにおける動作を説明する各種
タイミング信号の波形図である。 主要部分の符号の説明 ４・・・・・・アドレスレジスタ ５・・・・・・書込みレジスタ ６・・・・・・主制御回路 ７・・・・・・メモリアレイ ８・・・・・・読出しレジスタ ９・・・・・・比較回路
Claims (1)
- 演算処理装置からの書込み読出し命令を受けて記憶デー
タの書込み読出しを行う記憶装置であって、前記演算処
理装置からの書込み命令の１アクセスサイクル内におい
て書込み指令信号とそれに続いて読出し指令信号とを発
生する手段と、前記書込み指令信号に応答して書込みデ
ータを指定されたアドレスに書込み制御する手段と、前
記読出し指令信号に応答して前記アドレスに書込み記憶
されたデータを読出して前記書込みデータと比較する手
段とを有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281779A JPS61156348A (ja) | 1984-12-27 | 1984-12-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281779A JPS61156348A (ja) | 1984-12-27 | 1984-12-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156348A true JPS61156348A (ja) | 1986-07-16 |
Family
ID=17643856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59281779A Pending JPS61156348A (ja) | 1984-12-27 | 1984-12-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239545A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリエラ−検出回路 |
| JPH03226852A (ja) * | 1990-01-24 | 1991-10-07 | Internatl Business Mach Corp <Ibm> | データ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129243A (en) * | 1976-04-22 | 1977-10-29 | Fujitsu Ltd | Checking device for writing contents |
| JPS5613583A (en) * | 1979-07-13 | 1981-02-09 | Nec Corp | Revolving-magnetic-field driver of series resonance type |
| JPS5826400A (ja) * | 1981-08-07 | 1983-02-16 | Nec Corp | ストアチエツク機能付き記憶素子 |
-
1984
- 1984-12-27 JP JP59281779A patent/JPS61156348A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129243A (en) * | 1976-04-22 | 1977-10-29 | Fujitsu Ltd | Checking device for writing contents |
| JPS5613583A (en) * | 1979-07-13 | 1981-02-09 | Nec Corp | Revolving-magnetic-field driver of series resonance type |
| JPS5826400A (ja) * | 1981-08-07 | 1983-02-16 | Nec Corp | ストアチエツク機能付き記憶素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239545A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリエラ−検出回路 |
| JPH03226852A (ja) * | 1990-01-24 | 1991-10-07 | Internatl Business Mach Corp <Ibm> | データ処理装置 |
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