JPH03226852A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、共用インターフェイスを介して、主記憶装置
の複数記憶カードにリンクされた多重処理装置を含む情
報処理システムに関するものであり、とりわけ、メモリ
においてプロセッサが開始する診断機能を実行し、その
一方でインターフェイスにおけるトラフィックを最小限
にとどめる手段に関するものである。

Ｂ、従来技術及び課題 近年、情報処理装置の性能は、とりわけ、データ処理の
高速化に関してかなり改良されてきた。

プロセッサと、通常、複数記憶カードから成る主記憶装
置の間でデータの送信を行なうための共通のインターフ
ェイスを共用する多重処理装置を用いた情報処理ネット
ワークが、ますますふえている。こうした記憶カードを
より多く用いる、さらに大形の主記憶装置へ向かうのが
、現在の傾向である。記憶サブシステムにおける改良は
、プロセッサの改良と足並みをそろえてこなかった。こ
れは、情報処理ネットワークにおいて、多重並列プロセ
ッサを用いる場合に、とりわけ明らかになる。

従って、処理装置に比べて比較的動作が緩慢な主記憶装
置を補償するため、システムまたはネットワークのアー
キテクチャに修正が施されてきた。

キャッシュ・メモリ及びその他の技法を利用して、主記
憶装置の記憶カードからプロセッサを分離しようとする
試みがなされてきた。

コンピュータ・システムは、オンにすれば、いつでもす
ぐに利用できるようになっているわけではなく、初期プ
ログラム・ロード（ＩＰＬ）として知られる最終的な準
備を施されることになる。この処理手順には、初期プロ
グラムをコンピュータ・システムに導入することに加え
、主記憶装置におけるメモリ・アレイの診断テストを含
むコンピュータΦシステムの最終テストを伴うことにな
る。

メモリ・アレイは、それぞれ、論理１と論理０のいずれ
かを表わすビットの記憶が可能な個々の記憶場所すなわ
ちセルから構成されている。診断テストは、セルが、そ
れぞれ、論理１及び論理０を正確に記憶できるかという
こと、及び、対をなすセルに互いに短絡したものがない
ことを確認しようとするものである。

多重プロセッサ、及び、主記憶装置を構成する複数記憶
カードを利用した情報処理ネットワークにおいて、メモ
リ診断テストに対する伝統的なアプローチは、１つ以上
のプロセッサを利用して、所定のデータ・パターンと、
メモリ・アレイの特定のセクションを識別するデータ記
憶指令とを発生し、インターフェイスを介してこれらを
主記憶装置に送るというものである。該データ・パター
ンは、メモリ会アレイの選択されたセクションに書き込
まれ、後で、プロセッサが送り出す取出し指令によって
読み取られ、プロセッサに戻される。

取り出したデータ・パターンは、もとのパターンと比較
され、メモリ・アレイの該セクションの機能が適正かど
うかの検証が行なわれる。

もちろん、全てのメモリ・アレイについてテストしなけ
ればならないので、主記憶装置のインターフェイスには
かなりの時間を費やすことになり、相当なプロセッサの
オーバ拳ヘッドが必要になる。

実際、メモリ診断テストには、ｒＰＬハードウェアΦテ
スト時間の９０〜９５％を費やすことになるのが普通で
ある。この問題は、部分的には、メモリの保全性を検査
するのに必要な、独立したデータ・パターンの数によっ
て生じるが、本質をなす要因は、メモリにアクセスする
のに必要なプロセッサ及びインターフェイスのオーバ・
ヘッドにある。

テストを行なうプロセッサは、オーバラップを伴わずに
、順次記憶カードにアクセスしなければならないので、
この問題点は、主記憶装置を形成する記憶カードの数に
比例して増大することになる。

メモリ・テスト技法における最近の改良の中には、自己
テスト記憶装置がある。例えば、米国時９ 許第４，１１８７，３３０号（Ｋｕｍａｇａｌ　）には
、メモリ・アレイと同じチップに形成された、欠陥を検
出するための自己診断回路が開示されている。データφ
アレイに記憶すべきデータが、自己診断回路にも加えら
れ、引き続き、メモリ・アレイから該データが読み取ら
れ、自己診断回路においてデータ比較が行なわれる。米
国特許第４．７５７，５０３号（Ｈａｙｅｓ他）の場合
、ランダムφアクセス会メモリの集積回路に形成された
テスト発生器は、ＲＡＭにおける少なくとも２つの記憶
アレイのそれぞれに加えらレル所定のテスト・パターン
のシーケンスをつくり出す。記憶アレイの一方の各列に
おけるデータは、他の記憶アレイの相当する列における
データと比較され、一致しなければ、エラー信号が発生
する。

米国特許第４．７８２．４８ｅ号（Ｌｉｐｃｏｎ他）に
は、通常の共用記憶制御論理回路を介して、中央演算処
置装置が、テスト・パターンを同時に全てのメモリ令バ
ンクに書き込む自己テスト・メモリが開示さ屯ている。

次に、各メモリ基板に関連し、基準０ メモリ・バンクの内容が、残りのメモリやバンクにおけ
る対応する位置の内容と比較される。

これらのアプローチは、所定の条件下では満足のいくこ
とが分ったが、複数記憶カードが共用インターフェイス
を介して多重プロセッサと対話するネットワークにおけ
る、こうした記憶カードに対する迅速な診断テストの要
求を処理することはできない。さらに、それらは、異な
るアレイを互いに比較したり、あるいは、各チップ毎に
論理を比較したりする必要があるので、そのコストは、
複数チップ記憶カードにとって法外なものになる可能性
がある。

Ｃ０発明の概要及び解決課題 本発明の目的は、処理装置が、共用インターフェイスを
介して、複数記憶カードにおける並行すなわち同時診断
テストを開始することができる、情報処理ネットワーク
を提供することにある。

本発明のもう１つの目的は、プロセッサ（または、カー
ド９テスタ）が、メモリ・アレイの製造テスト及び初期
プログラムΦロードΦテストの実１ 施中に、該アレイにアクセスしなければならない回数を
減少させることによって、こうしたテストの時間を短縮
することにある。

もう１つの目的は、メモリ・アレイのプロセッサによっ
て開始される診断テストが、メモリにおけるトラフィッ
ク、または、非同期メモリ再生動作による遅延または中
断を伴わずに進められる、情報処理ネットワークを提供
することにある。

以上の、及び、その他の目的を達成するため、ビットＯ
コード化データを操作する構成と、ビット・コード化デ
ータを記憶するためのメモリ・アレイを備えたメモリと
、処理構成及びメモリに接続されて、処理装置構成とメ
モリ間におけるビット会コード化データの送信を行なう
インターフェイスからなるデータ処理システムにおいて
実行される、メモリ・アレイの診断テストに関するプロ
セスが提供される。このプロセスには、処理構成を用い
て、ビット・コード化データを記憶する比較指令、及び
、メモリ会アレイの選択位置に対応するアドレス情報を
発生し、処理構成２ を利用して、後でその選択位置に記憶されるデータ争パ
ターンを発生するステップと、 インターフェイスを介して、比較指令、アドレス情報、
及び、データ・パターンをメモリに送信するステップと
、 指令及びアドレス情報に応答して、メモリの第１のレジ
スタにデータ会パターンを記憶し、メモリ・アレイの選
択位置にデータ拳パターンを書き込み、選択位置からメ
モリの第２のレジスタにデータを読み込み、第１と第２
のレジスタのデータを比較するステップが含まれている
。

第１と第２のレジスタにおけるデータが同じ場合には、
アレイの保全性が検査される。これらのレジスタにおけ
るデータ間の差によって、エラーが識別されることにな
る。

データ処理システムには、多重処理装置が含まれ、メモ
リには、複数記憶カードが含まれ、処理装置とカードは
、共通の主記憶装置のインターフェイスを共用するのが
望ましい。処理装置の少なくとも１つには、データをメ
モリーアレイに記憶３ する記憶指令、及び、メモリ会アレイからデータを検索
する取出し指令を出す通常の論理処理回路に加え、　“
′比較”指令を発生して、その比較指令をインターフェ
イスを介して記憶カードに送り、記憶カードの診断テス
トを行なう論理回路が含まれている。

記憶カードのそれぞれには、比較指令と共に、処理装置
によって供給される所定のデータ会パターンを保持する
ための保持レジスタが含まれている。さらに、各記憶カ
ードには、比較指令によって識別されるメモリ・アレイ
の指定位置にデータ・パターンを書き込む論理回路が含
まれている。

データ・パターンは、さらに、メモリ会アレイから記憶
カードの読返しレジスタに読み込まれ、読返しレジスタ
の内容は、保持レジスタの内容と比較される。一致しな
ければ、インターフェイスを介してエラー−メツセージ
が処理装置に加えられる。

処理装置によって管理される従来のアプローチによる診
断テストに比べると、本発明によるテス４ トは、大幅な時間の短縮を必要とする。主として、主記
憶装置内において診断テストを実施することによって、
各プロセッサが解放され、メモリ・アレイのテストに必
要なほぼ全時間にわたって他のタスクが実施されること
になる。こうした他のタスクには、複数記憶カードの他
のカードに関連したそれ以外の診断テストの開始を含め
ることもできる。各記憶場所すなわちセルのテストに必
要なサイクル数が、プロセッサと記憶カードの間のイン
ターフェイスが占める時間と共に減少する。記憶カード
のそれぞれが、いったん比較指令及びこれに伴うデータ
Φパターンを受信すると、記憶カードは、もっばら診・
断テスト機能の実現に用いられるので、インターフェイ
スのトラフィックまたは非同期メモリ再生動作による中
断または他の性能低下は生じない。

Ｄ、実施例 ここで図面を参照すると、第１図には、ビット舎コード
化データに対して選択された操作を記憶し、実行する情
報処理ネットワーク１Ｂが示されて５ いる。該システムには、それぞれ、データに対する操作
を実行し、指令及び関連データを発生して、主記憶装置
に対する、及び、主記憶装置からの転送が行なわれるよ
うにする回路要素を備えた、１８及び２０で識別される
２つの処理装置が含まれている。調停リンク２２が、２
つの処理装置を結合しており、両方の処理装置に常駐の
調停論理と組み合わせられて、インターフェイスに対す
るアクセスに関連し、どちらかのプロセッサに優先順位
を割り当てるのに用いられる。このネットワークにおけ
る処理装置の構成が、単一の処理装置、または、全ての
処理装置の２地点間接続のため、複数調停リンクが設け
られた多重処理装置によって構成できるのは明らかであ
る。

インターフェイスは、２４．２６．２８で表示のような
複数記憶カードを含む主記憶装置に処理装置を接続する
。例えば、記憶カード２４には、バッファ３０、　　保
持レジスタ３２、ビット番コード化データを記憶するメ
モリ・アレイ３４、比較レジスタ３６、状況レジスタ３
８、及び、比較回路を含む論理回路要Ｂ− 素４０が含まれている。また、メモリ・アレイに記憶さ
れるデータは、比較回路を利用し、後て、メモリ・アレ
イから読み取られるデータと比較するため、保持レジス
タ３２、及び、比較レジスタ３６にもロードされる。

記憶カード２６は、記憶カード２４と同様であり、バッ
ファ４２、保持レジスタ４４、メモリ・アレイ４６、比
較レジスタ４８、状況レジスタ５０．及び、比較回路を
含む論理回路要素５２を含んでいる。同様に、記憶カー
ド２８は、バッファ５４、保持レジスタ５６、メモリΦ
アレイ５８、比較レジスタ６ｏ１　状況レジスタ６２、
及び、論理回路要素６４を含んでいる。これらのコンポ
ーネントは、記憶カード２４における対応物とほぼ同じ
であり、同様の機能を果たす。もちろん、主記憶装置は
、記憶カード２４．２Ｂ、及び、２８といった任意の数
の記憶カードがら構成することができる。

プロセッサと記憶カードを連関させるインターフェイス
には、それぞれ、処理装置と記憶カードの全てに結合さ
れて、他のバスと並行にデータを７ 伝送する、データ中バス６６、指令／アドレス・バス６
８、及び、通信バス７ｏが含まれている。データのバス
６Ｂは、便宜上、作業情報と呼べるもの、すなわち、該
システムのユーザが最も直接的な関心を有している情報
を伝送する。指令／アドレス・バス６８は、特定の作業
データを取り出し、記憶し、あるいは、別様の操作を行
なう指令に関連した制御情報、及び、現在データが記憶
されている、あるいは、こうしたデータを記憶すること
になる、バイトのアライメントがとられた開始アドレス
及び必要なビット数で表わすアドレス長を含むアドレス
情報を伝送する。

通信バス７０は、記憶カードの１つから処理装置の１つ
へ状況情報を送り、同時に、データ・バスを介して作業
情報を処理装置へ送るのに利用される。通信バス７０は
、また、記憶カードによって、処理装置に、記憶カード
がサービスを必要としているこ七、すなわち、内部エラ
ー　トップ条件等にさらされていることを知らせるため
に用いられる。

−１８＝ 通信ライン７２．７４、及び、ヲ６によって、記憶カー
ドは、状況情報を通信バス７０に送り、さらに、通信ラ
イン７８及び８０の一方を介して、適合する処理装置に
送ることかできる。状況情報は、記憶カードの１つから
処理装置の１つへ、一方向にのみ送信される。

指令ライン８２及び８４が、指令及びアドレス情報をバ
ス６８に送り、情報は、そこから適合する記憶カードへ
、通信ライン８６．８８、及び、９０によって送られる
。指令の転送は、単向性（プロセッサから記憶カードへ
）であり、指令ライン８２及び８４の両端における矢印
は、各処理装置が、指令の送信中に、残りの処理装置に
対し、アクセスのアドレス及びバイト長について知らせ
ることができるということを表わしている。

プロセッサとバス６６の間のデータ・ライン９２及び９
４と、記憶カードとデータ・バスの間のデータ・ライン
９Ｂ、９８、及び、１００は、作業情報の両方向への送
信に適応する。インターフェイスには、さらに、データ
・バス６６の制御に用いられる。第１１ １図には示されていないデータ経路が含まれている。イ
ンターフェイスに関するこれ以上の説明については、１
９８９年１２月４０に提出され、本１」」願の譲受人に
譲渡された、”　Ｈｌｇｈ　Ｐｅｒｆｏｒｍａ、ｎｃｅ
　ＳｈａｒｅｄＭａｌｎ　Ｓｔｏｒａｇｅ　Ｉｎｔｅｒ
ｆａｃｅ”と題する米国特許出願箱４４５，３２０号参
照のこと。

クロック・オシレータ　＋０２が、処理装置■８２０、
及び、記憶カード２４−、２Ｂ、２８にタイミング信号
を加える。タイミング信号は、所定のタイミング周波数
で発生し、均一なりロック・サイクルを形成する個々の
タイミング争パルスから構成される。

情報処理システムがオンになると、ハードウェアのテス
トが行なわれ、ユーザとなることが見込まれる者からの
入力に先立ち、所定の初期プログラムがメモリ・アレイ
にロードされる。初期プログラム・ロード（ＩＰＬ）と
して知られるこの処理手順には、メモリ・アレイの診断
テスＩ・が含まれる。

ユーザーの満足度を高めるため、もちろん、メモリ・ア
レイを含むハードウェアのテストを行なって、その信頼
性を十分に検証しなければならない０ という点に留意した上で、できる限り短時間のうちに、
初期プログラムＯロードを完了するこ七が望ましい。前
述のように、メモリ・アレイの診断テストには、ハード
ウェアのテストに要する時間の９５％まで必要になる。

主記憶装置の大容量化に向かう現在の傾向は、記憶カー
ドの追加によるものであさ、記憶カードの大形化による
ものであれ、あるいは、その両方によるものであれ、メ
モリ・アレイのテストに対するアプローチを改良する必
要性を増すことになる。

本発明によれば、メモリ・アレイのテストは、処理装置
から記憶カードに所定の制御論理を移行することによっ
て、より有効に実施される。診断テストに対する従来の
プロセッサ制御式アプローチについては、第２図のタイ
ミング図に示されている。プロセッサは、クロック・サ
イクル２における選択された記憶カードへのデータ・パ
ターンの転送に備えて、第１のサイクルにおいて記憶指
令を出す。データ拳パターンは、メモリ・アレイの保全
性をテストするために設計された、所定の一連の論理１
及び論理Ｏである。選択された記憶カードは、第２のク
ロック・サイクルにおいて、そのメモリ・アレイに対す
るアクセスを開始する。

すなわち、メモリ・アレイに対するアクセスは、２つの
制御ライン、行アドレス金ストローブ（ＲＡＳ）と列ア
ドレス・ストローブ（ｃＡＳ）によって行なわれる。行
アドレス會ストローブは、第２のクロック争サイクルの
開始時に活動状態になることによって、データ・アレイ
へのアクセスを開始し、一方、列アドレス・ストローブ
は、第４のクロック・サイクルの開始時に活動状態にな
る。ＣＡＳが活動状態になると、アレイの選択位置にデ
ータ書パターンが書き込まれる。次に、行アドレス・ス
トローブ及び列アドレス・ストローブが、非活動状態に
なる。

第２図及び第３図に関連し、他のラインと調和の問題と
してＮ　　ＲＡＳ及びＣＡＳが、活動状態になると、高
くなる点に留意するのが望ましい。実際には、ＲＡＳ及
びＣＡＳは３′負の活動状態゛であり、従って、レベル
が低くなると、活動状態になる。

２ サイクル７において、プロセッサは、度山し指令を出す
。行アドレス・ストローブ及び列アドレス拳ストローブ
は、それぞれ、サイクル８及び９において、再び活動状
態になる。サイクル１０において、該アレイからデータ
が読み取られ、サイクル！Ｉにおいて、プロセッサに転
送される。取り山されたデータは、クロックΦサイクル
１２において、もとのデータと比較される。

第３図には、本発明によるメモリ・アレイの診断テスト
が示されている。記憶カード２４の１つで実施される初
期ステップ（ステップ５まで）は、従来のアプローチの
ステラ“プと同様であり、重要な違いは、処理装置（例
えば、プロセッサ１日）が、記憶指令ではなく、比較指
令を出すという点にある。前述のように、クロック・サ
イクル４において、データ・パターンが、メモリ・アレ
イ（例えば、記憶カード３４のメモリ・アレイ）の選択
位置に書き込まれる。また、一方では、サイクル４にお
いて、データ・パターンが保持レジスタ３２に書き込ま
れる。第８のクロック・サイクルにおいて、２３− このデータ会パターンが読み返されて、比較レジスタ３
６に送られる。次のサイクルにおいて、比較レジスタの
内容と保持レジスタの内容が、論理回路要素によって比
較される。比較の結果、レジスタ３２と３６の内容に差
がなければ、データ・パターン及び選択位置に関してア
レイの保全性が実、証される。一方、ビット位置のいず
れかにおける差に応答して、エラー状態が状況レジスタ
３８に記憶され、エラーメツセージが、通信バス７０を
介してプロセッサ１８に加えられる。

第３図のタイミング図は、メモリ會アレイの単一の位置
に書き出された所定のデータ・パターンに基づくもので
ある。実際、記憶カードのそれぞれに常駐の論理回路構
成（それぞれ、４０．５２、Ｅｉ４）によって、その連
関する記憶カードの複数チップにぢける複数位置にデー
タ・パターンを同時に書き込むことが可能になるが、こ
れは、メモリ・アレイのテストに必要な時間の劇的な短
縮をもたらす特徴である。

従って、記憶カードに常駐の回路要素によって、２４ メモリ・アレイのテスト速度が少し上昇することになる
。ただし、上記の例は、各場合とも、プロセッサがイン
ターフェイスの利用を競う時間を必要としないという仮
定に立っているため、効率は、この比較結果以上に高め
られる。多重プロセッサがメモリ・アレイの診断テスト
に用いられる、共通のインターフェイスを共用する多重
プロセッサ構成の場合、含まれている各プロセッサは、
他のプロセッサと競争して、主記憶装置のインターフェ
イスを利用しなければならない。従来のテスト番シーケ
ンス（第２図）の場合、プロセッサは、２回、すなわち
、　１回は、記憶カードにデータ会パターンを記憶する
ため、もう１回は、アレイからデータを取り出すため、
インターフェイスにアクセスしなければならない。これ
に対し、プロセッサ１８は、主記憶装置のインターフェ
イスに１回アクセスするだけで、該アレイのテストを行
なうことができる。

このため、本発明によるメモリ・アレイの診断テストは
、インターフェイスの利用量が半分だけ５− ですむ、すなわち、比較指令を出すための１サイクルで
すむが、従来のシーケンスであれば、２クロツク・サイ
クルのインターフェイス利用が必要になるという、もう
１つの利点が得られる。例えば、処理装置１８が記憶カ
ードの１つに対して比較指令を出すと、該処理装置は、
解放され、他の記憶カードの１つに比較指令を出すこと
を含めて、他の活動が行なえるようになる。従って、複
数記憶カードの複数メモリ・アレイに対するテストを同
時進行することが可能になる。

もう１つの利点ζま、メモリ・アレイは、通常、非活動
状態にあり、充電状態になるには、すなわち、メモリ・
アレイからのデータの読取り、または、メモリ・アレイ
へのデータの書込みの準備が整うには、所定のクロック
・サイクル数が必要になるという一事実から生じるもの
である。もちろん、必要とされるサイクル数は、アレイ
の性質及びサイクル時間によって変動するが、いずれに
せよ、アレイに対するアクセスに必要な時間が増すこと
になる。従来のテスト・シーケンスでは、メモリ＝２６
− 争アレイにアクセスして、まず、メモリ串アレイにデー
タを記憶し、後で、行アドレス・ストローブ及び列アド
レス会ストローブが非活動状態になると、メモリ・アレ
イからデータを取り山すことが必要になる。これに対し
、記憶カードにおいて比較機能が実施される場合には、
行アドレス争ストローブを再活動化して、メモリ・アレ
イの活動化に制御を加える必要はない。

やはり従来のシーケンスと比較したもう１つの利点は、
メモリの再生といった非同期事象が、記憶カードの診断
テストに対する妨げにならないということである。こう
した事象は、とりわけ、記憶指令と取出し指令の間に生
じる場合、従来のテストを遅延させる可能性がある。従
って、主記憶装置の記憶カードが、処理装置からの指令
に応答して、メモリ会アレイのテストを行なう、本発明
による情報処理ネットワークによって、テストに必要な
時間とインターフェイスの利用が減少することになる。

７ Ｅ９発明の効果 以」二のように本発明によれば複数の記憶カードにおい
て並行して診断テストを実行することが可能となり、デ
ータ処理の高速化が達成される。

【図面の簡単な説明】

第１図は、多重処理装置が、共用インターフェイスを介
して、複数記憶カードを含む主記憶装置と連関している
情報処理ネットワークの概要図である。 第２図は、初期プログラム書ロード時におけるメモリ壷
アレイに対する従来のテストを表わしたタイミング図で
ある。 第３図は、本発明によるメモリ・アレイのテストを表わ
した、第２図と同様のタイミング図である。 １６・・・情報処理ネットワーク １８．２０・・・処理装置、２２・・・調停リンク２４
．２６．２８・・・複数記憶カード３０・・・バッファ
、３２・・・保持レジスタ３４・・・メモリ・アレイ、
３６・・・比較レジスタ８ ３８・・・状況レジスタ、 ４２・・・バッファ、 ４Ｂ・・・メモリのアレイ、 ５０・・・状況レジスタ、 ５４・・・バッフハ ５８・・・メモリ・アレイ、 ６２・・・状況レジスタ、 ６６・・・データ・バス ６８・・・指令／アドレス ７０・・・通信バス ７２．７４．７６．７８． ８２．８４・・・指令う ９２．９４．９Ｅｔ、９８． １０２・・・クロック優 ８０・・・通信ライ イ　ン、　８Ｂ、８８． １００・・・データ オシレータ。 ４０・・・論理回路要素 ４４・・・保持レジスタ ４８・・・比較レジスタ ５２・・・論理回路要素 ５６・・・保持レジスタ ６０・・・比較レジスタ ８４・・・論理回路要素 ・バス ン ９０・・・通信ライ 会ライン

Claims (9)

【特許請求の範囲】
1. （１）ビット・コード化データを操作する少なくとも１
   つの処理装置と、ビット・コード化データを記憶するメ
   モリ・アレイを備えたメモリと、処理構成及びメモリに
   接続されて、処理構成とメモリの間でビット・コード化
   データを送信するインターフェイスを具備し、比較指令
   、及び、データを記憶すべきデータ・アレイの選択位置
   に対応するアドレス・データを発生するための手段を含
   んでいる処理構成と、 データ・パターンを発生し、インターフェイスを介して
   メモリへデータ・パターンを送信する、処理装置構成に
   おける手段と、 処理構成からのデータ・パターンを受信する第１の中間
   データ保持手段と、 第２の中間データ保持手段と、 を備え、データ・パターンがメモリ・アレイに記憶され
   た後、データ・パターンの保全性を検査するメモリ内に
   おけるデータ操作手段と、 比較指令及びアドレス・データに応答して、第１の保持
   手段のデータ・パターンをメモリ・アレイの選択位置に
   書き込み、選択位置におけるデータを第２の中間データ
   保持手段に読み込み、第１の中間データ保持手段と第２
   の中間データ保持手段のデータを比較し、第２の保持手
   段のデータが第１の保持手段のデータと同一でなければ
   、エラー表示を行なう手段と、 から成るビット・コード化データの処理システム。
2. （２）前記メモリに、それぞれ、データ・アレイを備え
   た複数の記憶カードと、処理装置の１つからデータ・パ
   ターンを受信する保持レジスタと、保持レジスタと比較
   レジスタの内容を比較する比較回路が含まれており、前
   記保持レジスタ及び比較レジスタは、それぞれ、第１と
   第２の中間データ保持手段を形成しているということを
   特徴とする、請求項１に記載のシステム。
3. （３）前記インターフェイスに、データ・パターンを送
   信するデータ・バスと、比較指令及びアドレス情報を送
   信する指令／アドレス・バスが含まれており、データ・
   バス及び指令／アドレス・バスが、処理構成及び全ての
   記憶カードによって共用されているということを特徴と
   する、 請求項２に記載のシステム。
4. （４）前記記憶カードのそれぞれに、状況レジスタが含
   まれていることと、比較指令に応答する前記手段は、第
   １と第２の保持手段のデータが同一でない場合に、状況
   レジスタにエラーを表示するということを特徴とする、 請求項３に記載のシステム。
5. （５）前記インターフェイスに、さらに、連関する記憶
   カードから処理構成に、状況レジスタの連関する１つに
   おけるエラー表示を送るための通信バスが含まれている
   ことと、前記通信バスが、処理構成と全ての記憶カード
   によって共用されるということを特徴とする、 請求項４に記載のシステム。
6. （６）ビット・コード化データを操作する少なくとも１
   つのプロセッサと、それぞれ、ビット・コード化データ
   を記憶する複数メモリ・アレイを有するメモリと、処理
   構成及びメモリに接続されて、処理構成とメモリの間に
   おけるビット・コード化データの送信を行なうインター
   フェイスからなるデータ処理システムにおいて、 （ａ）プロセッサを利用して、比較指令、及び、第１の
   メモリ・アレイにおける選択位置に対応するアドレス情
   報を生成し、さらに、プロセッサを利用して、選択位置
   に記憶するデータ・パターンを生成するステップと、 （ｂ）インターフェイスを介して指令及びアドレス情報
   をメモリに送るステップと、 （ｃ）インターフェイスを介してデータ・パターンをメ
   モリに送るステップと、 （ｄ）指令及びアドレス情報に応答して、データ・パタ
   ーンを第１のレジスタに記憶し、アレイの選択位置にデ
   ータ・パターンを記憶すると同時に、第１のレジスタに
   データ・パターンの記録を保持し、データ・パターンの
   アレイに対する記憶に引き続いて、選択位置からデータ
   を読み取り、第１のレジスタに含まれているデータとア
   レイから読み取ったデータの比較を行なうステップと、 （ｅ）ステップ（ｄ）の少なくとも一部の実行と同時に
   、もう１つのメモリ・アレイに関してステップ（ａ）〜
   （ｄ）を繰り返すステップと、 から構成される複数メモリ・アレイのテストを行なうプ
   ロセス。
7. （７）データの比較後、第２のレジスタに含まれている
   データが第１のレジスタに含まれているデータと同一で
   なければ、エラー表示を発生するステップが、 さらに含まれることを特徴とする、請求項６に記載のプ
   ロセス。
8. （８）データ・パターンを第１のレジスタ及びアレイに
   記憶し、データを第２のレジスタに読み込み、データの
   比較を行なう前記ステップが、全て、メモリに常駐の論
   理回路要素で実施されるということを特徴とする、 請求項７に記載のプロセス。
9. （９）エラー表示を発生する前記ステップに、メモリの
   状況レジスタにエラー表示を発生し、そのエラー表示を
   インターフェイスを介して処理構成に送ることが含まれ
   ていることを特徴とする、請求項７に記載のプロセス。