CN1031083C - 居于存贮器板的诊断测试 - Google Patents

Abstract

一种数据处理网络包括多个处理装置，多个主存存贮器板，和处理器与存贮器板所共享的主存接口。每个存贮器板包括存贮器阵列，保持寄存器，比较寄存以及逻辑电路。为存贮器阵列诊断测试，处理装置之一向存贮器板之一传送比较指令(包括地址信息)以及数据试样。响应之，在所选存贮器板上的逻辑电路将数据试样存入其保持寄存器且将数据试样写入其存贮器阵列，然后从存贮器阵列中读出数据送入其比较寄存器。将比较和保持寄存器中的内容相比较，在其内容不相同的情况下，向处理装置提供一个故障指示。

Description

居于存贮器板的诊断测试

本发明涉及信息处理系统，该系统包括多个处理装置通过共享接口连接到主存贮器的多个存贮器板上，尤其是涉及使处理器起动存贮器中的诊断功能，同时使接口的通信量减到最少的装置。

近些年，信息处理装置的性能有显著改善，特别在快速处理数据方面。信息处理网络不断增加使用多个处理装置共享公用接口，在处理器与主存之间传输数据，主存的典型形式是由许多存贮器板组成。当今潮流趋于大容量的主存存贮器，使用大量的存贮器板，存贮器子系统的改进没有跟上处理器的改进，这尤其在网络中使用多个并行处理器时特别明显。因而，一直更改着系统或网络的结构，以对主存进行补偿，主存与处理装置相比其操作相对较慢。为了把处理器从主存中存贮器板上分离开，高速缓冲存贮器与其它一些技术被采用。

每当计算机系统接通电源，这个系统不能马上使用。除非在被称为初始程序加载(IPL)的最后准备完成之后。这个过程包括系统装入初始程序，以及系统的最后测试，包括对主存中的存贮器阵列的诊断测试，存贮器阵列由单个的存贮单元组成，每个单元能存贮一比特，表示逻辑1或逻辑0。诊断测试是用来确认存贮单元的每一个都能准确地存贮逻辑1与逻辑0，没有两个单元短路接在一起。

在采用多个处理器及包括主存存贮器的多个存贮器板的信息处理网络中，传统的对存贮器的诊断测试的方法是采用一个或多个处理器产生予定的数据试样及指明存贮器阵列的特定部分的数据存贮指令并通过接口把这些提供给主存。这种数据试样写入存贮器阵列中所选中的部分，而后由处理器发出取指令被读回处理器。该取回的数据与数据原型比较以确认存贮器阵列中的该部分完好的功能。

当然，全部的存贮器阵列都必须测试，这就在主存接口上消耗掉相当多的时间并需要大量的处理器开销。事实上，存贮器测试典型的消耗占IPL硬件测试时间的百分之九十至百分之九十五。而这个问题是部分产生于确认存贮器完好性所需单个的数据试样的数目，主要因素是在获取存贮器存取当中所涉及的处理器与接口的开销。由于处理器执行这种测试必须是顺序或无重迭的寻访存贮器板，这一困难随着构成主存的存贮器板的数目而增加。

存贮器测试技术近来的改进是存贮器板装置自我测试。例如美国专利NO.4、667、330(Kumagai)揭示了一种做为存贮器阵列中的同一块集成电路的自我诊断电路，以检测有缺陷的单元。待存贮的数据被提供给有自我诊断电路的阵列中，接着读出阵列的数据并同诊断电路中的数据相比较。在美国专利NO.4、757、503海依思(Hayes等人)中，一个测试发生器形成在随机存取存贮器集成电路上，产生予定的数据试样序列施加在RAM中的至少两个存贮阵列中的每一个上，一个存贮阵列的每个纵列中数据与另一个存贮阵列相同纵列中的数据相比较，在有任何不一致的情况下就产生一个故障信号。

美国专利NO、4、782、486(Lipcon等人)揭示一种自我测试存贮器，在这种存贮器测试中数据试样编码靠中央处理器单元通过一种公用存贮器控制逻辑同时写入所有的存贮器组，其后，在同每一个存贮器板连通的情况下，把参考存贮器组中的内容与其它存贮器组中相对应单元的内容相比较。

在某些条件下这些方法是令人满意的，但它们没有提出在网络中快速诊断测试多个存贮器板的需求，在网络中这些存贮器板与多个处理器通过共享接口互相影响。而且，它们要求与不同阵列相互比较或是每一集成块中设有逻辑。其成本对多片集成块的存贮器板来说，可能是非常高的。

因此，本发明的目的是提供一种信息处理网络，在该网络中通过共享接口，处理装置可以施行迭加或同时在多个存贮器板上诊断测试。

本发明的另一个目的，是通过减少在测试过程中处理器(存贮器板测试器)必要获得对存贮器存取的次数，减少存贮器阵列在生产测试与初始化程序加载测试中的时间。

再一个目的是提供一种信息处理网络，其中处理器起动对存贮器阵列的诊断测试可连续进行，没有由于存贮器接口的通信量或不同步的存贮器刷新操作引起的延迟或中断的情况。

为了达到上述的以及其它目的，这里提供一种存器阵列的诊断测试方法，在数据处理系统中进行，这个数据处理系统包括一个操作比特编码数据的电路结构，具有存贮比特编码数据的存贮器阵列的存贮器，以及连接上述处理电路结构和存贮器的接口，在处理装置结构与存贮器之间传送比特编码数据。这个方法包括下述步骤：

用这种处理电路结构产生比较指令，用于存贮比特编码数据及在存贮阵列中与所选位置对应的地址信息。再由处理电路结构产生后继的向所选位置存入的数据试样。

通过接口将比较指令、地址信息及数据试样传送给存贮器；

响应指令及地址信息，将数据试样存入存贮器中的第一个寄存器，将此数据试样写入阵列中所选单元，再从所选单元读出数据写入存贮器中的第二个寄存器，并比较第一与第二寄存器中的数据，

如果第一与第二寄存器中的数据相同，则证明阵列是完好的，如果在这些寄存器中的数据不同，就可认别出故障。

最好是，这种数据处理系统包括多个处理装置，这些装置带有包含多个存贮器板的存贮器，处理装置与板共享化用的主存接口。至少处理装置之一含有产生“比较”指令并经接口将比较指令提供给存贮器板以便对存贮器板诊断测试的逻辑以及通常的处理器逻辑，此通常处理器逻辑是提供存贮指令将数据存贮在存贮阵列中，以及提供取指令从阵列中取出数据。

每个存贮器板包括一个保持寄存器，用以寄存予先设定的由处理装置供给的数据试样及比较指令。进一步，每个存贮器板包括向存贮器阵列中的由比较指令指明的所选单元写入数据试样的逻辑。这个数据而后从阵列中读出送入存贮器板上的读回寄存器，并且把读回寄存器的内容同保持寄存器中的内容相比较。其中有不相符的情况时，就通过接口向处理装置提供一个故障信息。

与由处理装置控制诊断测试的常规方法相比较，本发明的测试实际需要很少的时间，大量的诊断测试在主存内完成，在存贮器测试的几乎所有时间里使每个处理器空闲出进行其它工作，这些其它工作可以包括起动连结着多个存贮器板的其它板的诊断测试，测试每个存贮器单元所需周期的数目被减少，连同处理器与存贮板之间接口被占用的时间也减少了。每个存贮器板一接收到比较指令及相伴随的数据试样，这个板就继续把时间用在完成诊断测试功能上，不会因接口通信量或非同步存贮器刷新操作而中断或其它降低。

参阅附图及详细描述，可以进一步正确理解本发明上述的及其它一些目的和优点，其中：

图1是信息处理网络的图示，其中多个处理装置通过共享接口与主存连接，主存包括多个存贮器板，

图2是时序波形图，表示初始程序加载期间的存贮器阵列的常规测试；及

图3是与图2相类似的时序波形图，表示本发明所给出的存贮器阵列测试。

现在来看附图，图1示出对比特编码数据执行所选操作进行存贮的一种信息处理网络16。这个系统包括两个处理装置，由18和20标明，每一个都具有对数据进行操作，而且提供指令以及向主存送取相关数据的电路。判优线22连接两个处理器，结合在两个处理装置中的判优逻辑将优先分配一个处理器对接口进行使用。可以知道，在网络中处理装置的结构可以由单个处理装置或多个处理装置构成，在多处理装置中设有多条判优线，用于所有处理装置的点对点的连接，

接口将处理装置与主存连接，主存包括多个存贮器板如在24，26及38所标示的。以存贮器板24为例，包括缓冲器30，保持寄存器32，存贮比特编码数据的存贮器阵列34，比较寄存器36，状态寄存器38及包括一个比较电路的逻辑电路40。存贮在存贮器阵列的数据也被送入保持寄存器32，用于后面利用比较电路比较从阵列中读出的数据并送入比较寄存器36。

存贮器板26与存贮器24相类似，包括一个缓冲器42，保持寄存器44，存贮器阵列46，一个比较寄存器48，一个状态寄存器50及包括比较电路的逻辑电路52。同样的，存贮器板28包括一个缓冲器54，一个保持寄存器56，存贮器阵列58，一个比较寄存器60，一个状态寄存器62及逻辑电路64，这些组件与它们在存贮器板24上的对应组件的作用是完全一致的。人们可知，主存可以包括任意数目如24，26和28号板那样的存贮器板。

与处理器及存贮器板相关的接口包括数据总线66，指令/地址总线68及通信总线70，每条总线都与所有的处理装置和存贮器板连接，并且同其它总线一起并行传送数据。数据总线66传送的可简称为工作信息，也就是与系统用户有直接利益的大部分信息，指令/地址总线68传送有关取、存或其它操作专门工作数据的指令的控制信息，以及包括字节对齐的(byte—aligned)起始地址的地址信息，在地址中已存有数据，或这样的数据将存入该地址，以及由相关的特位数所表示的地址长度。

通信总线70是用于从存贮器板之一向处理装置之一传送状态信息，与此同时经数据总线向处理装置传送工作信息。总线70还被用于由存贮器板通知处理装置存贮器板需要服务。也就是存贮器板有内部故障，存在缺陷等。

通信线72，74和76可使存贮器板向总线70传送状态信息，而后经通信线78与80之一传送给适当的处理装置。状态信息仅沿一个方向从存贮器板之一向处理装置之一传送。

指令线82和84向总线68传送指令和地址信息，指令线86，88和90之一从总线68向适当的存贮器板提供信息，指令信息是单向的(从处理器向存贮器板)，指令线82和84两端的箭头指明，当传送指令时每个处理装置可以通知其余处理器有关存取的地址及字节的长度。

数据线92和94在处理器和总线66之间，数据96，98和100在存贮器板与数据总线之间，适于双向传输工作信息。接口还包括对数据总线66控制使用的数据通道，在图1中没有示出。对接口的进一步说明，可参考美国专利申请编号NO.445,321，名为“高性能共享主存接口”1989年12月4日的申请，已转让给本申请的受让人。

一个时钟振荡器102向处理装置18和20及存贮器板24，26及28提供时种信号。这个时钟信号由在规定时钟频率内产生的各个时间脉冲组成，提供一致的时钟周期。

当信息处理系统接通电源时，在用户的任何输入之前，硬件被检测，且它的初始化程序被装入存贮器阵列。这个被称为初始化程序加载(IPL)的过程，包括存贮器板的诊断测试。为了使用户更加满意，最理想的是在尽可能短的时间内完成初始化程序加载，并要记住所需的硬件测试包括存贮器阵列，应充分证明它们的可靠性。如前所述，存贮器的诊断测试占硬件测试所需时间的百分之九十五，当代潮流是增大主存贮器，通过额外增加存贮器板或用大容量存贮器板，或同时采用这两种办法。同时强调需要用改进的方法测试存贮器阵列。

采用本发明，通过将处理装置的某些控制逻辑向存贮器板转移，存贮器阵列测试可以更有效的完成。图2的时序波形图表示的是用常规的处理器控制诊断测试方法的情况，在第一个周期处理器发出一存贮指令，以便在第二个周期，将数据试样传输到所选存贮器板。此数据试样是规定的逻辑1及逻辑0的序列，专测试存贮器的完好性而设计的。在第二个周期，所选存贮器板开始对自身的存贮器阵列进行存取。尤其是通过两条控制线，行地址选通(RAS)及列地址选通(CAS)向阵列存取。行地址选通起动数据阵列的存取决于第二时钟周期的起始，而列地址选通是在第四时钟周期起始有效。一旦CAS处于有效状态，数据被写入阵列的所选单元。而后行地址选通与列地址选通变为无效。图2图3联系起来看，应该注意，RAS与CAS在波形图上处于高电平时有效，与其它的线一致。但实际中RAS与CAS是“负有效”，也就是低电平有效。

在周期7，处理器发出取指令，行地址选通与列地址选通分别在周期8与周期9再次有效。在周期10从阵列读出数据并在周期9内传送到处理器。在第12时钟周期，取出的数据与原始数据比较。

图3说明了本发明的存贮器阵列的诊断测试。当用在存贮器板24，26和28之一时，初始步骤(前5个时钟周期)与常规处理步骤相类似，关键区别是处理装置(例如处理器18)发出比较指令而不是存指令，有如前述，在时钟周期4中数据试样被写入存贮器阵列(例如在板34上有存贮器阵列)的所选单元。而且在周期4这个数据试样被写入保持寄存器32。在第8个时钟周期这数据试样被读回到比较寄存器。在下一周期，比较寄存器与保持寄存器中的内容在逻辑电路4中进行比较。如果寄存器32与36中的内容比较结果没有不同，相关于数据试样和所选单元可以证实阵列完好。相反，在任何一位产生了差别，则状态寄存器存入一个故障状态并且通过通信总线70向处理器，提供一个故障信息。

图3的时序波形图，是基于予定的数据试样写入存贮器阵列的一个单独单元的情形。事实上，在每个存贮器板上的逻辑电路(分别在40、52和64板上)可以在其相关的存贮器板上将数据同时写入多个集成块上的多个单元。这一特征可以减少对存贮器阵列测试所需时间。

因此，这个电路安置在存贮器板上，少许增加了测试贮器阵列的速度，然而由于上述的例子假定，处理器在每种情况下的接口竞争过程中不需花费时间，效率大大超过这种比较所能暗示出的。在分享公用接口的多个处理器的任何结构中，多个处理器用于存贮器阵列的诊断测试，所涉及的每个处理器必须同其它处理器竞争使用主存接口。常规测试的顺序(图2)需要处理器两次获取使用接口，一次是为了向贮器板存数据试样，一次是为了从阵列中取数。相比之下，处理器18可以仅仅对主存接口使用一次就测试这些阵列。

这里产生的另一个优点是本发明的存贮器板诊断测试仅需要接口使用总量的一半；尤其是第一个周期提供比较指令，而常规顺序需要使用接口两个时钟周期。例如处理装置18，向存贮器板之一每发出一个比较指令后，这个处理器便可以自由地进行其它工作，包括这个处理器向其它存贮器板提供比较指令。因此，多个存贮器板的多个存贮器阵列测试可以同时进行。

再有一个优点产生于这样的事实，即存贮器阵列通常不工作，而且需要予定数目的时钟周期进行充电，或者准备从存贮器阵列读出数据或是对它们写数据。当然所需周期数目由于阵列的类型和周期的长度而变化，但是在任何一种情况下都要增加寻访阵列所需的时间。那种常规的测试顺序，首先需要对阵列存取，将数据存入阵列，其后，在行地址和列地址选通变为无效之后，从阵列中取回数据。相比之下，比较功能在存贮器板上执行，这就无需重新启动控制存贮器阵列工作的行地址选通。

再次同常规顺序对比，另一个优点是不同步的操作如存贮器刷新，不干扰存贮器板的诊断测试。这样的操作却可延迟常规的测试，尤其是，如果它们发生在存指令和取指令期间。因此，本发明的信息处理网络，其中主存的存贮器板响应来自处理装置的指令，测试存贮器阵列可减少测试所需的时间和对接口的使用。

Claims (7)

1.一种处理比特编码数据的系统，包括

一种处理电路结构包括至少一个处理装置用以操作比特编码数据，一种具有存贮器阵列的存贮器用以存贮比编码数据，以及一个连接处理电路结构与存贮器的接口用以在处理电路结构与存贮器之间传送比特编码数据，所说的处理电路结构包括产生比较指令及地址数据的装置，该地址对应于存贮数据的存贮器阵列中所选单元；其特征为还包括：

一种在处理装置电路结构中的装置用以产生数据试样以及用于经过接口将数据传给存贮器；以及

一种在存贮器中的数据操作装置，用以在数据试样存贮在存贮器阵列之后检验数据试样的完好，所述的数据操作装置包括：

第一中介数据保持装置从处理电路结构接收数据试样，

第二中介数据保持装置，

所述存贮器包括多个存贮器板，每个存贮器板具有数据阵列、至少从一个处理装置接收数据试样的保持寄存器、接收从存贮器阵列读出数据的比较寄存器、及对保持寄存器和比较寄存器的内容进行比较的比较电路，所述保持寄存器和比较寄存器分别提供第一和第二中介数据保持装置；

所述接口包括传输数据试样的数据总线、及传输比较指令和地址信息的指令/地址总线，数据总线和指令/地址总线由处理电路和所有存贮器板共享；以及

一个装置，响应比较指令及地址数据，用以将第一保持装置中的数据试样写入存贮器阵列中的所选单元；然后读出所选单元中的数据送入第二中介数据保持装置；然后比较第一与第二中介数据保持装置中的数据；以及当第二保持装置中的数据与第一保持装置中的数据不一致时向处理电路指出有故障，所有这些仅响应接收所述比较指令，而存贮器仍可通过接口从至少一个处理装置接收比特编码数据以及将比特编码数据传送给至少一个处理装置。

2.如权利要求1的系统，其特征为每个所述的存贮器板包括一个状态寄存器，如果在第一与第二保持装置中的数据不同，所述的响应比较指令的装置在状态寄存器中指示故障。

3.如权利要求2的系统，其特征为所述的接口进一步包括一个通信总线用以将表示在状态寄存器中相关的一个内的故障指示，从相关的存贮器板传送到处理电路结构，所述的通信总线由处理电路结构与所有的存贮器板共享。

4.在数据处理系统中包括至少一个处理器，用以操作比特编码数据；一个存贮器包括多个存贮器板，每个存贮器板具有多个存贮器阵列，存贮比特编码数据；至少从一个处理装置接收数据试样的保持寄存器、接收从存贮器阵列读出数据的比较寄存器、及对保持寄存器和比较寄存器的内容进行比较的比较电路；以及一个接口连接至少一个处理器和存贮器，用以在处理器与存贮器之间传送比特编码数据；所述接口包括数据总线和指令/地址总线，数据总线和指令/地址总线由处理电路和所有存贮器板共享；一种测试多个存贮阵列的方法，其特征是包括步骤：

(a)用处理器产生比较指令及与在存贮阵列的第一个阵列中所选单元相对应的地址信息，进一步用这个处理器产生数据试样用以存入所选单元；

(b)通过指令/地址总线把包括比较指令的指令及地址信息传送给存贮器；

(c)通过数据总线把数据试样传送给存贮器；

(d)仅响应接收比较指令，把数据试样存贮到存贮器中的第一寄存器，将数据试样存贮到第一存贮器阵列所选单元，同时数据试样记录保持在第一个寄存器，将数据试样存入第一存贮器阵列之后，从所选单元读出数据存入存贮器中第二寄存器，并且将第一寄存器中的数据内容同第二寄存器中的数据相比较；

(e)在步骤(d)至少部分执行的期间，对另一个存贮器阵列执行至少步骤(a)到(d)之一，

(f)在执行步骤(d)到(e)的同时，维持所述接口可在至少一个处理器与存贮器之间传输比特编码数据。

5.如权利要求4的方法，其特征为进一步的步骤有：

在比较数据之后，如果在第二寄存器中的数据内容与第一寄存器中的数据内容不一致，产生一个故障指示。

6.如权利要求7的方法，其特征为所述的将数据试样存入第一寄存器及存入阵列，读数据到第二寄存器以及比较数据等步骤，都是由驻留在存贮器中的逻辑电路来执行。

7.如权利要求7的方法，其特征为所述的产生故障指示的步骤包括在存贮器中的状态寄存器提供故障指示，以及通过接口将故障指示传送给处理电路结构。

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