JPS5846449A - コンピユ−タ・プログラムの流れを外部制御する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコンピュータ・プログラムの流れを外部制御す
る方法及び装置に関するものであり、特に限定する意味
ではないが、コンピュータに含まれる装備類の試験法に
関するものであり、上記装置は上記コンピュータ装備類
に結合されており、プログラムの流れを制御することに
よって上記装備類中の欠陥の検出と位置を調べるための
プログラムが実行されるようになっている。

外部接続された装置を用いてコンピユータラ基本とする
装備の試験に適用可能な技術は既にいくつか開発されて
いる。コンピュータの制御による試験という概念を含む
従来方法の中にはプロセッサー解析機法とプロセラシー
競争法（Ｋｍｕｌａｔｉｏｎ　）とがある。これらの方
法に用いら　９− れる装備の例は、［未来データ汎用論理解析マニュアル
」と題する本発明の譲受人であるゲンラツドエｎｃ、　
（カリフォルニア州、ロスアンジエルス）のマニュアル
Ａ　２３０−０−５００４−００及びＥ１θｃｔｒｏｎ
ｉｃｓ　Ｄｅｓｉｇｎ　、　９　（１９７９年４月２６
日）、５２〜５５頁に記載された「Ａｒｃｈｉｔｅｃｔ
ｕｒｅｂａＢｅｄ　ｏｎ　ｍｕｌｔｉｐｌｅ　μＰｓ、
ｂａｓｅｓ　ｂｏｏｓｔｅｒ　ｉｎ　−ｃｉｒｃｕｉｔ
　ｅｍｕｌａｔｉｏｎ　Ｊと題する文献等に記載された
本発明の譲受人により製造されている改良型マイクロプ
ロセッサ−開発システムと、カリフォルニア州、クーパ
ーチノのＭｉｌｌｅｎｎｉｕｍＳｙｓｔｅｍｓ工ｎｃ、
　　の論文誌［Ｍｉｌｌｅｎｎｉｕｍ　Ｊに記載された
この会社製造のマイクロシステム解析機と、ニューヨー
ク州、ヨークタウン　ハイツのＡＱ、　Ｓｙｓｔｅｍｓ
　工ｎｃの論文誌Ｊ　ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡ
ｎａｌｙｚｅｒ（ＭＰＡ）ＡＱ　６８００　Ｊに記載さ
れたこの会社製作のマイクロプロセッサ−解析機とであ
る。□従来例のプロセス解析機及びエミュレーシＥ７技
術は更に、Ｅ３１ｅｃｔｒｏｎｉｃｓ　Ｔｅ５ｔ　Ｖｏ
ｌ、５゜Ａ２（１９８０年２月）、第４２頁のり、　Ｗ
ｉｓｅｍａｎ１０− の［マイクロプロセッサの故障発見法」や、Ｆｉｌｅｃ
ｔｒｏｎｉｃｓ　Ｔｅ５ｔ　ＶＯＩ、　２　、　Ａ　９
　（１９７３年９月）１第４３頁の「ＴｅｓｔｉｎｇＭ
ｉｃｒｏｐｒｏｃｅｓｓｏｒＰｒｏｄｕｃｔｓ　ｉｎ　
ｔｈｅ　Ｆｉｅｌｄ　Ｊや、１９８０年１月７〜１０日
の電子製造業のだめの自動試験法及び試験装備会議の議
事録「マイクロプロセッサ−ｐｃ会議のだめの試験戦略
の進歩Ｊ　Ｐ、Ｈａｎｓθｎ。

第１７頁等がある。

プロセッサー解析機からのアプローチでは、一般に解析
機が制御されたコンピュータのプロセッサーに取付けら
れて、その操作と組合されたデータの観察と表示に用い
られる。しかし、この解析機はプログラム内容とその実
行に対しては一定の影響能力しか有していない。

一方、プロセッサー　エミュレータは試験中の装備のコ
ンピュータ　システムとａ似のコンピュータ　システム
を含んでおり、その適用時にはエミュレータのプロセッ
サーが上記装備のプロセッサーの代りをする。装備のプ
ロセッサーは取外し可能であることが必要である。プロ
グラム実行システムはスイッチ機能によってエミュレー
タの部品と装備の部品で選択的に構成できるようになっ
ている。例えばプログラムは各々メモリー中でその一部
が実行でき、システムロックはいずれからでも行える。

一般に、エミュレータは新製品開発と欠陥除去操作の場
合に用いられる。

上記解析機とエミュレータはともに装備能力をある程度
利用することができる。これらはテスト具によって一定
の妨害ベクトルが使用できるということが必要であり、
あるいは装備のメモリー中の特定位置を利用することに
なる。解析機とエミュレータの設計目的はこうした役割
設備に対する依存形態を最少にすること、あるいは「透
明度」といわれる質を達成することである。解析機とエ
ミュレータは最高限度まで１透明」にすることができる
が、そうすると複雑になり、コストが高くなる。

従って、本発明の主たる目的は上記の制限を受けない新
規且つ改良されたコンピュータの外部制御方法と装置を
提供することにある。コンピュータの構成はメモリーや
人出自装置のインターフェースのようなものよりもプロ
グラムの流れの制御の面の方が大きく変化するため、従
来技術の方法と装置を適用すると極めて複雑になるよう
な広範囲の型式のコンピュータに適用しようとする場合
には、本発明を適用すると操′　　作の信頼性とコスト
の両方の面で利点のある単純なコンピュータ制御手段が
得られる。

本発明の他の目的は被制御コンピュータの要件を最少限
にしか利用しないようにして、これらの要件の欠陥ある
いはコンピュータと組合された装備によりこれら要件を
通常に使用した時に制御装置特有の操作を妨げないよう
にすることによって本発明の方法及び装置が適用される
コンピュータ装備の設計又は操作がほとんど制限を受け
ないにすることにある。

又、従来技術のプロセッサーエミュレーション方法をそ
のまま適用すると、メモリーは被制御コンピュータのプ
ロセッサ一部分から常に分１３− 離される。メモリー要素が動的メモリーである場合には
、通常メモリーにリフレッシュ信号を供給するプロセッ
サから分離されると、メモリーデータが失われてしまう
ので、この方法には更に欠点がある。従って、本発明の
目的は外部制御下にある時にコンピュータ装備中の通常
の結合とメモリーリフレッシュ操作を維持スルコとによ
って上記の制約を受けないような方法と装置を提供する
ととＫある。

本発明の他の目的は被制御コンピュータ中にプログラム
の流れを作り且つ保持あるいは再保持する能力を有する
新規なコンピュータの流れ制御方法を提供することにあ
る。上記装置をコンピュータの装備や各種電源及びその
他の操作用導線に結合した後には、メモリー中の特定点
からプログラム命令シーケンスを行う即ち開始する必要
がある。コンピュータ命令実行シーケンスが何かの原因
で予定外の方向に進んだような場合には、プログラムの
実行が再構成できるようになっているのが望ましい。上
記の原因は１４− めずらしいものでは無く、プログラム内容の誤りや、装
備の欠陥、装置中の状態が予定外であった時等に生じる
。

本発明のその他の目的及び特色は以下で説明するが、そ
れらは特に特許請求の範囲の記載に示されている。

要約すると、本発明の提出する方法では、コンピュータ
に含まれる装置の外部の装置が、制御自在且つ・特定化
された状態でシーケンス状態で命令を実行し且つ他のデ
ータをこの装置と交換するようにコンピュータを作動さ
せる、即ちコンピュータプログラムの実行即ち流れを外
部から制御できるように、前記装置に取付けできる」：
うになっている。コンピュータと交換するプログラム情
報を貯蔵するのは上記装置のメモリ一部分であるので、
本発明方法は一種のメモリーエミュレーション法である
。プログラムデータの交換即ち流れはコンピュータと上
記装置との間の交換にのみ制限されるのではなり、一定
時間の間コンピュータ内部のみで行われることもある。

この間の交換はコンピュータと一体のメモリ一部分とコ
ンピュータのプロセッサ部分の間で行われる。プログラ
ムの実行は上記メモリーの一部で行うことができ、（外
部）メモリーの他の部分は試験後、変更後あるいは再負
荷後の内容を有することになる。次に、プログラムの実
行は最後にテストした部分−＼シフトでき、前に実行し
た部分をテストすること等もできる。これら及び他の手
段によって、コンピュータは連続的に命令や他のデータ
の操作を行うことができ、更にプログラムの実行結果は
観察でき、新しいプログラムが特定化できる。この連続
操作によって上記方法の制菌手段が大幅に重線化できる
。

以上のように、試験中のマイクロプロセッサ−は常に分
離されず、エミュレーションを実行するメモリーは解析
用にテスト系へ渡され、試験中の□マイクロプロ・セッ
サーはこの間アイドルメモリー制御下にある。

連続操作のために、コンピュータ操作をそのプログラム
実行モードに維持し且つこれらの実行以外の操作を行わ
ないようなコンピュータプログシムを用いるのが便利で
ある。こうしたプログラムは非操作命令の最初へコンピ
ュータを戻すジャンプ命令が続く一連の非操作命令によ
って作ることができる。このループプログラム中の任意
の命令をコンピュータが行うようにされると、プログラ
ムを無限に実行し、フェッチ（ｆｅｔｃｈ）機能以外の
プログラム機能は行わず、ループの命令を実行するよう
になる。

本発明の方法の効率的な実行は上記のアイドルループプ
ログラムと何かの有効動作を行うだめのプログラムを交
互に実行することである。

従って、本発明の好ましい実施例では、２つのメモリ一
部分即ち各種目的を持ったプログラムを収容するだめの
診断メモリーとよばれるものと、アイドルループプログ
ラムを収容するだめのアイドルメモリーとよばれる第２
のメモリーとを用いる。上記診断メモリーはプログラム
源として用いられた時に貯蔵データを供給あるい１７− は受けるだめのコンピュータの読取り／書き込み及びア
ドレス信号に対応する。アイドルメモリーのアドレスは
コンピュータのアドレス信号のサブセットで作られてお
り、従って、コンピュータの各アドレスが増加するとア
イドルメモリーのアドレスも増加する。本発明の他の実
施例ではコンピュータのアドレス信号と同期したアイド
ルメモリーのアドレスを供給するカウンター法を用いて
いる。いずれの方法でも、アイドルメモリーのアドレス
は最初のアドレスから最後のアドレスまでアドレス−バ
イ−アドレスで順次行われ、次いでシーケンスが繰り返
される。この操作は直線型循環アドレスシーケンスの展
開を含むことができる。これらのアドレス法によって、
プログラム源として作動した時に、アイドルメモリーが
コンピュータのアドレス信号の部分即ち初期内容とは無
関係にアイドルルーズを′実行させる。即ち、アイドル
メモリーがコンピュータのプログラムの流れを拘束する
。

本発明の好ましい実施例では、コンピュータ１８− のアドレス信号の所定値の組の一つを識別した時に応答
して、あるいは他の制御手段に応答してメモリーからメ
モリーへコンピュータデータ信号を切り換える手段によ
ってプログラムの実行がメモリーからメモリーへとシフ
トされる。

適用時には、コンピュータのアドレス信号がコンピュー
タのメモリ一部分及び本発明の装置に組み込まれたメモ
リーに瞬間応答するようにできる。このようなメモリー
内容の場合には、本発明の好ましい実施例では上記装置
の応答が勝つようになっている。

大きな観点の一つからみると、本発明は、アドレスされ
たメモリーを有するコンピュータと一緒に用いられる外
部コンピュータ制御装置を含み、この装置はアドレスさ
れたデータを備え且つコンピュータのメモリーの外部に
ある診断メモリー装置と、この診断メモリー装置をコン
ピュータに結合する手段とを有し、この手段は所定アド
レス時にコンピュータメモリー中に貯蔵されたデータと
重なってこのデータが対応アドレス時に診断メモリー装
置中に上記アドレス時のコンピュータメモリー中に貯蔵
されたデータの代わりにコンピュータ中で利用されるよ
うにする手段を有している。

以下、最適実施例と好ましい装置配列について以下詳細
に説明する。

以下、添付図面を用いて説明する。

本発明の好適な実施例は、標準の８ビツト形マイクロコ
ンピユータを外部制御する装置を提供する。これは有用
な応用であるとともに、本発明を簡単に説明するもので
あるが、当業者にとって明らかな装置によって１６ビツ
トのマイクロコンピュータ、ミニコンピユータなどを制
御するのに等しく役立つので、８ビット形マイクロコン
ピュータに決して制限されない。

図面に示される説明のだめの実施例において、制御を受
ける機器の下記信号が言及されるニアドレス信号：デー
タが読み出されたり書き込まれるべき２進化番号のメモ
リ位置を表わす第１図の１６導線アドレス・バス４で運
ばれる１６個の２進信号。これらの信号はＢＡＤＤＲで
表わされる。

データ信号：書き込み又は読出し操作によりメモリに転
送されたりメモリから転送されるべきデータであるＥＤ
ＡＴＡで表わされる８導線データ・バス５で運ばれる８
個の２進信号。

読出し信号：主張されたとき、メモリ読出し操作を生じ
させるＫＲＤで表わされる拳−導線６で運ばれる１個の
２進信号。

書込み信号：主張されたとき、メモリ書込み操作を生じ
る第２図のＥＷＲで表わされる１個の２進信号。

これらの信号は、例えばカリフォルニア州りパーチノの
ジログ（ＺｉｌＯｇ　）社製タイプｚ−８０又はカリフ
ォルニア州すンタ・クララのインテル（Ｉｎｔｅｌ　）
　社製タイプ８０８０のような代表的な８ビツト・マイ
クロコンピュータのこれらから蘭学に得られる。本発明
の装置は、特定の時間順序でメモリ・データ、ステータ
ス・デー２１− タなどを装置の残りの部分と交換する制御器７を使用す
る。制御器７の好適な実施例は、上記タイプのような、
１且つキーボード、表示装置及びディスク・ドライブな
どの周辺装置と組み合わされるマイクロコンピュータで
ある。制御器７は、それぞれＣＡＤＤＲ，０ＤＡＴＡ、
ＯＲＤ及びＯＷＲで表わされ上記相当する機器信号と同
じ機能を持つアドレス、データ、読出し、及び書込みの
諸信号によって制御器を操作する装置の作動をオペレー
タに観測させ且つ規定させる。

第１図の右には、本発明により制御されるコンピュータ
機器Ｅの特徴が一般化された形で示されている。１９７
７年、マグロ−・ヒル（ＭｃＧｒａｗ−Ｈｌｌｌ）社出
版のジョン・ビー・ピートマン（ＪｏｈｎＢ、Ｐｅａｔ
ｍａｎ）著「マイクロコンピュータ幸ベースド・デザイ
ン」、及びカリフォルニア州すンタ・クジラのインテル
（Ｉｎｔｅｌ）社製［Ｍｃｓ−ａ６使用者マニュアル」
の第１〜６ｆｆ頁の同様な説明にも言及されることがあ
る。制御すべきコンピュータＥの素子は下記の３つのブ
ロックに分２２− 類して示されている： マイクロプロセッサＭＰ−アドレスを作り、データを処
理し、操作のタイミングと順序を制御する等。それはと
きどき中央処理装置（ｃｐ口）と呼ばれ、「マイクロ」
形プロセッサである必要はない。

メモＩＪ　Ｍ−読出し専用（ＲＯＭ）又は読出し書込み
（、ＲＡＭ）形を含むことがある。

入出力インターフェースＩ　／　Ｏ−「入／出力」接続
によりデータを送受信する装置をコンピュータに与える
。これらの素子は前に言及された接続の３つの形式によ
って接続されるニ アトレス・バス４−マイクロプロセッサカテータ源及び
データ転送の行先を指示する装置（ＥＡＤＤＲ） データ・バス５−データー−通常、１組の接続により伝
達される１組２方向の信号を伝達する（　ｍＤＡＴＡ　
）。

制御導線６−データ転送のタイミング及び特徴を定める
マイクロプロセッサ信号を運ぶ１組の接続。この接続の
組はしばしば制御バスと呼ばれ、しゃ断、直接メモリ転
送、正常データ転送、始動などの信号を含むことがある
。説明及び簡単のため、メモリの正常な読出し及び書込
み信号のみが示されているー−ＥＲＤ及びＢＷＲ０ 第１図において、アドレス・バス４は、診断メモリ８の
ＡＤＤＲ入力に２９で加えられる出力２９を持つ通路ス
イッチング多重回路ＭＰＸ１０の大入力に、且つアイド
ル・メモリ９のＡＤＤＲ入力に加えられる出力２９′を
持つ同様な通路スイッチング多重回路ＭＰＸ１０’のＢ
入力にＥＡＤＤＲ信号を加える。制御器７はそのＣ！Ａ
ＤＤＲ出力を７′でＭＰＸ　１０及びＭＰＸ１０’　ス
イッチング回路のそれぞれのＢ入力と大入力に加えてい
るのが図示され、その回路のスイッチング作用は５ＥＬ
Ａ入力における信号「１」の状態によって制御される。

制御されているコンピュータ機器ＥからのＫＲＤ　、Ｅ
ＷＲ制御信号は６で、以下に説明されるドライブ・バッ
ファ１２に加えられるのが図示されており、このバッフ
ァ１２にはもう１つの多重スイッチ回路ＭＰＸ１０“の
出力も加えられる。ＭＰＸｌｏ“のＡ入力は通路３０を
介して診断メモリ８からデータ出力を受け、又ＭＰＸ１
０“　のＢ入力は導線３０′を介してアイドル・メモリ
９からデータ出力を受けるが、この場合も又、５ｌｎＬ
Ａ入力で信号「１」の状態により制御される。ドライバ
・バッファ１２及びデータ・バス５はセンス・バッファ
１１に５′で入力スルように接続されており、データ・
バス５はＥＤＡＴＡ信号を運ぶ。センス・バッファ５′
は別の多重スイッチＭＰＸ１０′　をＡで入力し、その
Ｂ入力は制御器７の０ＤＡＴＡ出力に接続されているが
、この場合もまた信号「１」の状態は入力５ＥＬＡにお
けるスイッチングを制御する。ＭＰＸｌｏ”の出力は３
１で診断メモリ８のデータ入力端子に供給される一方、
アイドル・メモリ９のゲータ入力端子は制御器７の０Ｄ
ＡＴＡラインに接続２５− される。

後で説明されるとおり、外部メモリの診断メモリ部分は
信号「２」の状態によってＷＲ大入力制御され、又アイ
ドル・メモリは信号「６」によってそのＷＲ大入力同様
に制御されるとともにスイッチ制御信号「１」の犬態に
よっても制御される。診断メモリ８の３０におけるデー
タ出力は、制御器のＯＲＤラインから入力を受は且つ０
ＤＡＴＡライン及びＭＰＸ１０′＃の入力Ｂに加えるデ
ータ・バッファ１３にも加えられる。

外部メモリの２つの部分を構成する診断メモリ８及びア
イドル・メモリ９、並びにこれらのメモリと組み合わさ
れるアドレス及びデータがとる通路を、これから順に詳
しく説明する。通路スイッチングは、ＳｍＬＡ信号が主
張されるとき大入力を出力におのおの接続し、さもない
とＢ入力が出力にスイッチされる多重（ＭＰＸ）回路に
よって達成される。例えば診断メモリ・アドレスを供給
するＭＰＸ　１０は、１６個のメモリ・アドレス信号を
信号「１」の状態により制御器２６− 又は機器アドレス・バスのいずれかにスイッチする。第
１図のＭＰＸ　回路及び第２図の陵述のメモリー書込み
選択部分は、メモリ選択信号「１」が主張されるとき診
断メモリ８が制御されている機器Ｅに接続され、且つア
イドル・メモリ９が制御器７に接続されるように配列さ
れている。信号「１」が主張されないとき、診断メモリ
８及び制御器７は、アイドル・メモリ９並びに機器Ｅの
鳴訃のように接続される。ＭＰＸ回路は、テギサス州グ
ラスのテキサス・インスツメンツ（Ｔｏｘａｓ工ｎｓｔ
ｒｕｍｅｎｔｓ　）製タイプ５Ｎ７４１５７　、即ちカ
ッド２−乃至１−ライン・データ選択／多重装置などの
ような集積回路によって履行される。

図示、のような診断メモリ回路８は、データの１０２４
個の８ビツト・バイトを記憶するととができる。アドレ
ス信号ＡＤＤＲによって規定される位置に記憶されたデ
ータは、・・前述のデータ出力接続ＤＡＴＡ　ＯＵＴで
８個の出力信号の形で現われる。書込み入力信号ＷＲが
主張されるとき、８個の２進信号はデータ入力接続、即
ちＤＡＴＡＩＮとして、アドレス指定されたメモリ位置
にロードされる。前述のインテル社製タイプ２１２５メ
モリ集積回路は、例えば、このメモリ回路８のメモリ部
分として使用される。１０２４個のメモリ位置をアドレ
ス指定するためにわずか１゜個の２進信号、即ちビット
を要するにすぎない。

メモリ回路は、メモリ部分のアドレス信号入力から、回
路の最下位の１０個の２進化アドレス信号までの直接接
続を含む。より上位の６個の回路アドレス信号は、適当
なアドレスが存在するときメモリ部分の使用可能機能を
主張する回路に対するアドレス認識部分に接続される。

即ち１０２４個の各メモリ位置は独自の１６ビツト・ア
ドレスを持つ。

本発明の好適な実施例のアイドル・メモリ９によって表
わされる外部メモリ部分は、８個の８ビツト・バイトを
記憶することができる。アイドル回路に接続されるデー
タ出ブハデータ入力、及びＷＲの３個の信号は、上述の
診断メモリの相当する信号と同様に働く。診断メモリ回
路８及びアイドル・メモリ回路９の特定な記憶寸法は具
合がよいが、他の寸法も使用できる。

メモリのサイズは、本発明の基礎となる方法にとっであ
る理由で重要ではない。

アイドル・メモリ９がメモリ選択信号「１」の犬態によ
って示されるとおり制御器７に接続されるとき、アイド
ル・メモリのアドレス機能は診断メモリ８の方法と同じ
方法で働く。メモリに記憶される８ビツトの各バイトは
、独自の１６ビツト制御器アドレスを持つ。しかし、ア
イドル・メモリが機器Ｅに接続されていることをメモリ
選択１菖号の状態が示すとき、１６ビツト機器アドレス
・バスの最下位の４個の信号はアイドル・メモリをアド
レス指定するのに直接用いられる。この接続方法により
、すべての可能な機器アドレス信号の状態はアイドル・
メモリ・バイトの１つを選択させるであろう。技術の専
門語において、アイドル・メモリ９は機器にのアドレス
・スペースのどこにでも映し出さ２９− れることか言われる。これは本発明の重要な特徴であり
、その利用は作動の説明において次に述べられる。

前述のバッファは、（表器データ・バスへの接続と直列
に有効に置かれる。機ｉ［がらブータラ受ケるバッファ
増幅器１１（センス・バッファ）は、ノイズ及びローデ
ィングを減少するだめに使用される。機器Ｅにデータを
供給するバッファ増幅器１２（ドライバ・バッファ）は
、低出力−インピーダンス及び高電流−能力の特徴を備
えている。作動中、機器のコンピュータは自らと一体構
造のメモリ及び装置内のメモリを同時にアドレスするこ
とができる。このような場合、両メモリは同じアドレス
を有するであろう。ドライバ・バッファ１２の特徴は、
かがる論点から生じるコンピュータ・データ・バス信号
が装置の信号であり、即ち一体構造の記憶機器′である
コンピュータ・メモリがバッファによって逆駆動された
り、その出力が装置のそれに相当するように無視される
ことを保証する。

３０− これはコンピュータの内部メモリの同様なアドレス指定
されたデータ素子を同時に発生しないで外部メモリのデ
ータ素子を機器コンピュータに選択させる。ドライブ・
バッファの出力は６でＢＲＤ　、　ＥＷＲ制御データに
よってもゲートされるので、装置のデータ信号は読出し
信号ＫＲＤによって指令されたときのみ機器に加えられ
る。

機器のメモリがそれだけがアドレスされるときに応動し
得るように、好適な実施例は実際にはＫＲＤ信号による
論理のＡＮＤ操作を実行することができ、目一つ前述の
診断メモリは機能信号にドライブ・バッファ・ゲート信
号を作らせる。

第１図に示されていないこの簡単な操作は、診断メモリ
がアドレスされるときのみ診断メモリに機器データを供
給させる。

前述のゲートされたデータ・バッファ１３は、制御器読
出し信号ＯＲＤによって指令されるときのみそれが制御
器７にデータ信号を加えることができるように、制御器
７に対するデータ接続の中に置かれる。

かくて本発明は、制御を受けるコンピュータのアドレス
・スペース内にテスタ・メモリをかぶせる結果として、
ある場合に試験されるコンピュータ機器の逆ドライブを
意味する。説明されたようにコンピュータ・データ・バ
スを逆ドライブすることが必ず可能でなければならない
。

しかし、コンピュータ・データ・バスが枯れるようなあ
る場合が存在し、本発明の実施に当っては逆ドライブす
ることは選択されなかった。

これは装置内の極めて高い電流データ・バッファ及びコ
ンピュータに対する極めて短い接続の使用を避ける設計
選択の結果である。その代わす、コンピュータ・データ
・バス・バッファの選択的なディセーブリング（ｄｉｓ
ａｂｌｉｎｇ）が使用されることがある。もう１つの方
法は、バッファの逆ドライブを回避するコンピュータ・
メモリが行う同じ点でコンピュータ・データ・バス・バ
ッファに１呼出しを得ることである（コンピュータ・メ
モリはなおも逆ドライブされることがある）。

メモリのオーバーレイにわたって、プロセッサのどんな
形式でも、その設計によって指定された一定附までメモ
リーの量をアドレスしたり管理することができる。プロ
セッサがアドレスし得るメモリの計は通常、そのアドレ
ス・スペースと呼ばれる。例えば、１６本のアドレス・
ラインを持つプロセッサは、第１６４即ち、６５．５３
１Ｓ個のメモリ位置に対して２をアドレスし得る（　６
５，５３６　＝　６４　Ｘ　１，０２４即ち［６４ＫＪ
、）。

コンピュータ設計者はあるメモリをプロセッサに取如付
けてコンピュータを作シ；即ち、設計者は［メモリ・ス
ペースを住まわせる］。設計者はプロセッサ・アドレス
読出し書込みメモリ（ＲＡＭ）、読出し専用メモリ（Ｒ
ＯＭ）　、又は入出力（Ｉｌｏ）非メモリ・デバイスさ
えも持つことができる。実際のメモリ（又は工１０）で
満たされるメモリ・スペースはほとんどないので、一般
にギャップが存在する。診断メモリの位置に関するギャ
ップが発見されない場合は、それはコンピュータ・メモ
リの上に置かれ、即３３− ちかぶせられる。コンピュータ及び診断メモリはある共
通のアドレスを共有するが、これは求められたとき両方
から応答を生じさせる。装置のデータ・バッファは、コ
ンピュータが診断メモリからの応答のみを見ること、即
ちコンピュータ・メモリが診断メモリのデータ応答に相
当するように無視されたり逆ドライブされることを保証
する。この場合、診断メモリはそれがかぶさるコンピュ
ータ・メモリと相互作用することができない。診断メモ
リはコンピュータ・メモリの全体と少しずつ相互作用す
るように、アドレス・スペース内をあちらこちらに移動
されなければならないことがある。

診断メモリ８が制御器７又は制御を受ける機器Ｅのいず
れかによって読出されたり書き込まれたりすることが第
１図で認められるはずである。アイドル・メモリ９は制
御器７によって書き込まれるが、機器Ｅによって読み出
される。

しかし、アイドル・メモリとのかかる最小の通信は、本
発明の必要又は重要な特徴ではない。

３４− 別の実施例もチェックの目的で制御器にアイドル・メモ
リを読み出させることができる。機器にメモリを書き込
ませることは、説明すべき作動の方法に有益な結果をも
たらさないであろう。

第２図に示されるアドレス認識及びメモリ選択素子１４
は機能ブロック図の形をしているが、第１図のメモリ選
択信号を発生させる装置である。機器のアドレスＥＡＤ
ＤＲが転送アドレス記憶装置１５に保持されるアドレス
と一致するとき、アドレス比較回路１６は１７で２進セ
ット信号出力を発生させる。アドレス比較回路は、ＫＡ
ＤＤＲにより選ばれるアドレスが妥当な読出し又は書込
みアドレスであることを決定するために、機器の読出し
信号ＥＲＤ及び機器の曹込み信号ＥＲＤを受ける。１７
におけるセット信号は、メモリ選択信号源１として働く
メモリ選択フリップ・フロップ１８をセットする。この
ように、アイドル・メモリ９は機器ア′ｉ゛レスが転送
アドレス記憶装置１５′に保持される特定のアドレスと
一致するときに選択される。

制御器７は第２図の実行フリップ・フロップ１９の状態
を定めることができるが、その２０におけるＱ出力はも
う１つのフリップ・フロップ２１のデータ入力即ちＤ入
力として働く。機器アドレス信号ＥＡＤＤＲ２，の第３
の最上位２進信号は２３′でクリップ・フロップ２１の
クロック入力に加えられる。フリップ・フロップ２１の
Ｑ出力は２２で２進クリア信号であり、メモリ選択フリ
ップ・フロップ１８の入力Ｃに加えられる。制御器が実
行フリップ・フロップのＱ出力を主張させるとき、及び
機器アドレスがアイドル・メモリの最終アドレスからア
イドル・メモリの第１アドレスまでの変化に応じて信号
ＦｉＡＤＤＲ２の状態変化によって示されるとおり変化
するとき、フリップ・フロップ２１はクリア信号を主張
し、メモリ選択フリップ・フロップ１８に診断メモリ８
を選択させる。このように、制御器７はプログラムの流
れを、アイドル・メモリ内の最終位置がアドレスされた
直後にアイドル・メモリ９から診断メモリ８に移動させ
ることかできる。

第２図のアドレス認識及びデータ転送回路２３は、ある
事前指定された制御器アドレスを識別するとともに、こ
れらのアドレスと組み合わされるデータをアドレス認識
及びメモリ選択素子の部分に読み出させ且つ書き込ませ
る。かくて制御器７は転送アドレス記憶装置１５の内容
を定め、メモリ選択クリップ・フロップ１８の状態を読
み出してセットし、更に実行フリップ・フロップ１９の
状態を制御することができる。

第２図の２４で示される装置のリセット発生素子は、制
御器に２５でリセット信号ＥＩＲＥＳＥＴ’を発生させ
るが、これは制御される機器Ｅに入力されることができ
る。リセット発生器２４にあるアドレス認識及びデータ
転送回路２６は、事前指定された制御器アドレスと組み
合わされるデータをリセット・フリップ・フロップ２７
に読み出させたり書き込ませる。リセット・フリップ・
フロップの出力は、リセット信号Ｔ８ｇＸ３Ｒｊｒであ
る出力を持つバッファ２Ｂの入力である。

３７− バッファ２８は、機器の素子もｌ１ｆｌＲＫＳＥＴに接
続されるノードの状態を定める試みをしている場合に、
それにＰＲＢＳＦＴ信号の状態を定めさせる低出力イン
ピーダンス及び高出力電流の特性を持っている。

本発明の好適な実施例の作動説明を、プログラムの流れ
の捕捉及び診断メモリ８とアイドル・メモリ９との間の
その転送を要求する１つの応用に関してこれから説明す
る。定められた適当な電力及び他の操作信号を持つ機器
Ｅが装置に接続され、且つ第１操作がプログラムの流れ
を捕捉するものと想定する。制御器７は、下記のような
アイドル・ループ・プログラムをアイドル・メモリ９に
まずロードする： ＯＮ０Ｐ（次の命令を取り出して実 行する以外はノー・オペレーン ョン） Ｉ　　　　　Ｎｏｒ ２　　　　　ＮＯＦ ３８− ３、Ｎ０Ｐ ４　　　　　　　　　Ｎ０Ｆ ５　　　　飛越し命令オペレーション・コード ６　　　　飛越しオペランド、アドレス、ロー・バイト ７　　　　飛越しオペランド、アドレス。

ハイ・バイト アイドル・ループ・プログラム この例では、アイドル・ループは、次の命令を取り出さ
せて実行させ、５バイトの絶対飛越し命令を滲わせる以
外はノー・オペレーションを実行する５個の連続、単バ
イト、ＮＯＰ命令から成る。この場合、飛越し命令のオ
ペランドは、命令の第３バイトがコンピュータによって
読み出されてから実行がアドレス０で始まることを規定
する。制御器は次に、アイドル・メモリ９を選択するた
めにメモリ□選択フリップ・フロップ１８の状態を選択
し、短時間のあいだリセット信号ＥＲＥＳＥＴを主張す
る。一般に、リセット信号の主張は、制御される機器の
コンピュータに一定の内部状態をとらせるとともに、特
定の方法でプログラムの実行を開始させる。ここでとら
れだｚ−８０又は８０８０タイプのインテル・ミニコン
ピユータでは、プログラム実行はアドレス０で簡単に始
まる。従って、コンピュータはアイドル・ループ・プロ
グラムの実行を開始し、それは制御器がメモリ選択信号
を変えるまで実行を継続する。

別の捕捉方法は、機器が任意のアドレスで実行命令を開
始するようにされてから、プログラムの流れをアイドル
・メモリ９に蘭学にスイッチすることである。すべての
アドレスはアイドル・ループ・プログラム位置をアドレ
スするので、コンピュータはプログラムを実行し始める
。

アイドル・メモリを導くスイッチング作用はコンピュー
タの実行と同期されていないので、コンピュータはスイ
ッチングが生じるときにオペレーション・コード又はオ
ペランドを受ける用意を整えることができない。更に、
同期されないスイッチングは擬似データを招くことがあ
る。

これらの理由で、アイドル・メモリからの最初の二、三
回のデータ転送は命令として解釈されないことがある。

しかし、二、三回のメモリ読出し操作後、コンピュータ
はアイドル・メモリの内容を命令として受は入れる。こ
のような同期されないスイッチングは、本発明の簡単な
実施例の結果である。ストローブ・リセットを持つイン
テルのプロセッサＺ−ＳＯ又は８０８０のようにプロセ
ッサが十分な信号を供給することが所望ならば、別の実
施例によって同期スイッチングを提供することができる
。

制御されているコンピュータのプログラムの流れについ
て制御を作ったり作り直す装置は有用なシステムの１つ
の必要な特徴であるが、このようなものはほとんど要求
されない。流れの捕捉又は再捕捉の２つの検討された方
法に関して述べると、リセット法は必ず働くが、ちょう
どコンピュータが休止命令を受けた場合のように、あら
ゆる場合にアイドルにスイッチする方４１− 法の働きを妨げることがある実際的理由が存在する。リ
セットホそれを再開するが、アイドルへのスイッチはそ
れを目ざめさせない。

問題の次の操作は、診断メモリ８からのプログラムの実
行である。例えば、１０２４位置の診断メモリが応答す
る機器アドレスを位置０〜１０２３とする。アドレスの
選択は好適実施例の１つの履行機能であり、コンピュー
タが作り得るアドレスのどれでもよい。制御器は、実行
すべきプログラムを診断メモリ８にロニドする。

プログラムの第１位置は位置０である。プログラムの最
終バイトのアドレスは、制御器７によって、第２図のア
ドレス認識及びメモリ選択装置１４の転送アドレス記憶
装置１５にロードされる。次に制御器は、実行フリップ
・フロップ１９のＱ出力を主張する。アイドル・ループ
の飛越し命令の次の実行後、アドレス認識及びメモリ選
゛択装置１４は、プログラムの実行が位置０で始まる診
断メモリ８に操作をスイッチする。

プログラムの実行が終わると、アドレス比較回４２− 路１６は最終バイトを認めて操作をアイドル・メモリ９
にスイッチ・バックする。診断メモリ８におけるプログ
ラム実行の結果は、次に制御器によって利用される。診
断メモリが再ロードされ、処理が繰り返される。

ある応用では、診断メモリ８の異なる位置でプログラム
の実行を開始したいことがあり、従ってアイドル・ルー
プ・プログラムの飛越しオペランドを変える必要がある
。これは、診断メモリ８にアイドル・ループ・プログラ
ムのコピーを導入し且つ装置を通常の方法でそれに実行
をスイッチさせることによって行われる。アイドル・メ
モリ９は次にその飛越しオペランドの制御器変更に利用
できる。アイドル・メモリが変更されてから、制御器は
それにプログラムを実行させる。アドレス比較装置はこ
の場合には使用されず、診断メモリ８がいまや前述のと
おりローディングに利用される。

診断メモリと同じアドレスを持つコンピュータ・メモリ
が読み出される。前述のとおり、第１図のドライブ・バ
ッファ１２は、接続のかかる場合における応答がコンピ
ュータに診断メモリ・データを供給するように変形され
ることを保証する。メモリの論点による潜在的応用ハン
ディキャップは、第６図についてこれから説明するとお
り診断メモリを回転可能にする周知の方法を用いて除く
ことができる。

再配置可能診断メモリが、第３図の診断メモリ８の代替
実施例のブロック図に示されている。

再配置は、メモリのアドレスを定める能力を制御器７に
与える。再配置可能メモリ３２のアドレスの接続２９．
データ出力の接続３０．データ入力の接続３１．及び書
込み信号２は第１図に示されたものと同じである。更に
、制御器信号０ＡＤＤＲ，ＯＷＲ及び０ＤＡＴＡは再配
置アドレスの通信を許すようにメモリに接続されている
。

２９における最小有効１０アドレス・バス信号は、その
標準の１０２４位置をアドレスするために、メモリ回路
３３に直結される。残りの６個のアドレス・バス信号は
、再配置アドレス記憶及び比較回路３４に接続されるが
、この回路３４はメモリの使用可能入力への接続によっ
てメモリ・データ転送を禁止したり可能にする。アドレ
ス認識及びデータ転送回路３５は、第２図の同様な回路
に関して前に説明されたとおり作動する。メモリ配置の
特徴は、回路３４の中の再配置アドレス記憶装置への制
御器データ転送によって作動する。記憶装置内のアドレ
スに一致する高位の６信号状態を持つアドレスが生じる
と、メモリは使用可能にされる。この方法では、制御器
７によってメモリの第１アドレスは、アドレス０を含む
１０２４０倍数である６４アドレスの中のどれでも１つ
であることができる。

従って要するに、本発明は絶えずプログラムを実行して
いるコンピュータを制御下に保つ基本概念を包含する。

それは通常、アイドル・メモリと診断メモリとの間を交
互する。アイドル・メモリ・プログラムは、診断メモリ
の試験結果が調査され且つ新しいプログラムが診断メモ
リにロードされる間、コンピュータを使用状態に４６− 保つ。

次に、診断メモリからアイドル・メモリへ、又アイドル
・メモリから診断メモリへ、を処理しなければならない
２種類の変換がある。前者はアドレス認識回路によって
行われる。診断プログラムの終端アドレスが認識される
と、スイッチが生じる。終端アドレス、即ち区切り点は
、診断プログラムが開始される前にプリセットされなけ
ればならない。

アイドル・メモリから診断メモリへの変換は本装置によ
って行われる。アイドル・ループ・プログラムがその開
始に戻って飛越す点にあるとき、スイッチが生じ、且つ
コンピュータは診断プログラムの第１アドレスに代わっ
て飛越す。

これは、アイドル・メモリの飛越し先のアドレスと診断
プログラムの第１アドレスとの間の一致を要求する。順
次、これは基本的にアイドル・ループが実行されている
間、アイドルの飛越し先を変える能力を要求する。

当業者にとっては別の変形が生じると思われ４６− るが、それらは特許請求の範囲に定められた本発明の主
旨及び範囲内に入るものと考えられる。

【図面の簡単な説明】

第１図は本発明の方法に従って作動する装置の好適な実
施例のブロック図、第２図は第１図の方式に役立つ装置
のアドレス認識及びメモリ選択並びにリセット発生器の
諸部分の詳細を示す同様な図、第３図は本発明の診断メ
モリ部分の別な実施例のブロック図である。 ＭＰ−マイクロプロセッサ；Ｍ−メモリ；■／〇−人／
出力インターフェース＋８−診断メモリ；９−アイドル
・メモリ；ｔｏ、ｔｏ“。 １０′′１４スイッチ；１１−センス・バッファ：１２
−ドライブ・バッファ 出願人代理人　　古　　谷　　　　　馨４７一 手続補正書（自発）（２） 昭和５７年１０月２０日 １、　事件の表示 特願昭５７−１４６７５６号 ２　発明の名称 コンピュータ・プログラムの流れを外 部制御する方法および装置 ５、補正をする者 事件との関係　特許出願人 ジエンラド、インコーホレーテッド ４、代理人 ５、補正の対象 明細書の特許請求の範囲及び発明の詳細な説明の欄 ６、補正の内容 （１）同時に提出の手続補正書（自発）（１）に添附の
印書された明細書の特許請求の範囲を別紙の通シ補正 （１）同第９頁１９行「プロセッサー解析機法とグロセ
ツシーＭ１．争法Ｊ　ヲｒ　７’ロセツサー解析器法ト
フロセツサーエミユレーシヨン法」ト訂正 （１）同第１０頁２行及び９行「譲受人」を夫々「出願
人」と訂正 （１）同第１０頁２〜３行「ゲンラツド」を１ジエンラ
ド」と訂正 （１）同第１０頁１３行、１７行及び１８行「解析機」
を夫々「解析器」と訂正 （１）同第１０頁１６行ｒ　（ＭＰＡ）　Ｊの次に「Ｍ
Ｏｄθ１」を挿入 （１）同第１１頁２行「１９７５年」をｌ’−１９７９
年」と訂正 （１）　　１１１Ｊ第１１頁９行、１０行及び１３行「
解析機」を「解析器」と夫々引止 （１）同第１１頁１０行「制御された」を「制御される
」と訂正 （１）同第１２頁４〜５行「システムロック」を「シス
テムクロック」と訂正 （１）同第１２頁８行、１２〜１３行及び１６行「解析
機」を「解析器」と訂正 （１）同第１４頁１２行「コンピュータの」の次に「プ
ログラムの」を挿入 （１）同第１５頁１７行「である。」の次に［このメモ
リーはそれがコンピュータの一部分であるかのように機
能する。」を挿入 （１）同第１６頁７行「部分」を「メモリ一部分」と訂
正 （１）同第１６頁１６行「は常に分離」を「の制御は常
に放棄」と訂正 （１）同第１８頁１７行「部分即ち初期内容」を「元の
即ち初期の内容」と訂正 （１）同第２３頁１５〜１６行「行先を指示する装置（
ＩＡＤＤＲ）　Ｊを「行先（ＩＩＩＡＤＤＲ）を指示す
る手段」と訂正 （１）同第２３頁１８〜１９行「信号を伝達する（　Ｋ
ＤＡＴＡ　）　Ｊを「信号（ＩＤＡＴＡ）を伝達する　
３− 」と訂正 （１）同第２４頁６〜７行「信号・・・ＨＩＷＲＪを［
信号ＩＲＤ及びＩＩＩＷＲのみが示されている」と訂正
（１）同第２６頁９行「入力Ｂに」の次に「出力を」を
挿入 （１）同第２７頁８〜９行「制御器７ｉ！、・・・接続
される」を「制御器７が接続され、同時にアイドル・メ
モリ９並びに機器Ｅが接続される」と訂正 （１）同第２７頁１３行「選択／多重装置」を［セレク
ター／マルチプレクサ−］と訂正（１）　　同ｍ２８頁
７〜８行間に次の記載を挿入「しかしそれでも、アドレ
スバスはメモリアドレス指定するに使用される１６バイ
トを有す。」 （１）同第２９頁３行（２ケ所）「寸法」を「容量」と
訂正 （１）同第３２頁１４行「ディセーブリング」を「使用
禁止」と訂正 （１）ｌｉｌｌｓ頁ｓ〜６行「アドレス・スペース　４
− 」を「アドレス空間」と訂正 （１）同第３３頁１２行「住首わせる」を「占める」と
訂正 （１）同第３３頁１４行「読出し専用メモリ」を［リー
ドオンリーメモリ」と訂正 （１）同第３５頁７行「信号」を「信号１」と１正 （１）同第３５頁１２行「選ばれる」を「送られる」と
訂正 （１）同第３６頁５行「１！ＩＡＤＤＲＺ　Ｊを削除（
１）同第３６頁６行「信号」の次に「ＥＡＤＤＲ２」を
挿入 （１）同第３６頁１５行「メモリ」を「メモリ９」と訂
正 ２、特許請求の範囲 １　コンピュータ・メモリの外部にあってアドレス指定
データを供給される診断メモリ装置と；所定アドレスで
コンピュータ・メモリに記憶されるデータを無視して、
前記アドレスでコンピュータ・メモリに記憶されるデー
タの代わシにコンピュータによって利用されるべき診断
メモリ装置内の和尚するアドレスにデータを入れる装置
を含むコンピュータに診断メモリ装置を接続する装置と
、を含むアドレス指定メモリを持つコンピュータに用い
る外部コンピュータ制御装置。 ２　コンピュータ・メモリ無視装置がデータ・バッファ
・バック・ドライブ装置を含むことを特徴とする前記第
１項記載の装置０ ３　アイドル・メモリ装置が前記コンピュータをアイド
ル・メモリ装置に接続する装置と共に具備され、それに
よって診断メモリ装置にめる材料の調査及び変更を与え
ながらアイドル・メモリ装置を絶えずアイドルにするこ
とを特徴とする前記第１項記載の装置。 ４　前記コンピュータをアイドル中メモリ装置及び診断
メモリ装置に交互に接続するため所定アドレスの到達に
応動するスイッチング装置が具備されることを特徴とす
る前記編３項記載の装置。 ５　コンピュータが試験を受ける装置と組み合わされ、
診断メモリ装置のデータが試験命令を含み、更にアイド
ル・メモリ装置と診断メモリ装置がそれぞれコンピュー
タに接続されるにつれて診断メモリ装置及びアイドル・
メモリ装置に交互に接続し得る制御装置が具備されるこ
とｔ特徴とする前８己第４項８己載の装置。 ６　前記スイッチング装置が多重スイッチング回路を含
むことを特徴とする前記第５項記載２− の装置。 ７　内部メモリを持ち且つそれと共にデータの流れを選
択し、アドレス指定し、奥行するようにされるコンピュ
ータを含む機器の外部制御方法であって、前記機器の外
部にアドレス可能メモリを備える段階と；前記コンピュ
ータがその内部メモリにあるデータ素子と同様にその外
部メモリのアドレス指定されたデータ素子を選択できる
ように前記コンピュータに外部メモリを接続する段階と
；正規の形で処理するデータの選択をやめて新しい順で
コンピュータ処理する新しいデータの選択を開始するよ
うにコンピュータを外部制御する段階と；外部メモリの
データ素子を内容の調査及び変更に利用できるようにさ
せる一方、外部メモリの他の素子を前記コンピュータに
よる転送及び処理に利用できるようにさせる段階とを含
む前記方法。 ８　外部メモリが２つの部分に分けられ、第１部分が処
理のために前記コンピュータへの転　３− 送に利用される一方、第２部分のデータ素子が調査及び
変更に利用され、逆も成り立つことを特徴とする前記第
７項記載の方法。 ９　外部メモリの第１部分及び第２部分は前記コンピュ
ータによる処理のだめの外部メモリのデータ素子が外部
メモリの１つの部分から他の部分に移されるが正常なコ
ンピュータ処理を中断しないようにコンピュータの作動
と同期してスイッチされることを特徴とする前記第８項
記載の方法。 １０　　外部メモリの第１部分及び第２部分は前記コン
ピュータによる処理のための外部メモリのデータ素子が
外部メモリの１つの部分から他の部分に移されるが処理
の状態にかかわらないように任意なタイミングでスイッ
チされることを特徴とする前記第８項記載の方法。 １１　　コンピュータ処理のだめの外部メモリの第１部
分のデータ素子がコン（ユータ・アドレス信号によって
１択・決定され、外部メモリ部分の各素子が独自のコン
ピュータ・アドレスに相当し、更に第２部分のデータ素
子が前記機器及びそのコンピュータの外部に定められた
順序に提供されること全特徴とする前記第９項記載の方
法。 １２　　コンピュータと一体構造のメモリの素子及び前
記外部メモリの素子からの処理によるデータ選択の同時
発生がコンピュータに外部メモリのデータ素子を選択さ
せることによって解決されることを特徴とする前記第８
項記載の方法。 １６　　処理のだめのデータ素子を選択するアドレス信
号、メモリ及びプロセッサに関するデータ転送の方向を
屋める絖出し誓込み信号、並びにデータ素子の内容を伝
達するデータ信号に応動する内部メモリ及びプロセッサ
装置を持つコンピュータを含む機器においてコンピュー
タ命令及び他のデータを処理する外部制御装置であって
、前記４幾器及びコンピュータの外部におり且つ選択可
能な記憶績データ素子を含むメモリ装置と；コンピュー
タに外部メモリ装置を選択接続する装置と・外部メモリ
装置のデータ素子をコンピュータへの接続装置によって
転送に利用でさるようにさせると同時に、外部メモリ装
置の他のデータ素子を前記外部制御装置による調査及び
変更に利用できるようにさせる装置と；前記データ素子
がコンピュータに転送されて前記調査及び変更を作る方
法を制御する制御器装置と、を組み合わせて持つ前記外
部制御装置。 １４　　前記外部メモリ装置はデータ素子を選択記憶及
び検索する第１メモリ装置並びに第２メモリ装置を含み
；また第１メモリ装置にコンピュータにより選択される
そのデータ素子を持たせるとともにコンピュータによシ
テータを転送させる一方、第２メモリ装置のデータ素子
を前記調査及び変更用の前記制御器装置に利用できるよ
うにする１つのモードで作動し得る装置が具備され；前
記１つのモードで作動し得る装置が第１メモリ装置のデ
ータ素子を前記調査及び変更のための制御器装置に−６
＝ よって選択させる一方、前記第２メモリ装置のデータ素
子が規定の順序でデータ素子を選択する独自のアドレス
装置によりコンピュータで転送のため選択されるように
するもう１つのモードで作動することができ；更に前記
モードをスイッチするために制御器装置の特定のアドレ
ス指定及び指令の１つに応動するスイッチング装置が具
備されることを特徴とする前記第１５項記載の装置。 １５　　前記独自のアドレス装置が１組のデータ素子か
ら規定の順序でデータ素子を選択する装置を含むことを
％徴とする前記第１４項記載の装置。 １６　　前記独自゛のアドレス装置の前記素子選択装置
が第２メモリ装置のデータ素子を選択するコンピュータ
中アドレス信号のサブセットを使用する装置を含み、サ
ブセットはコンピュータによる素子選択の谷変更が前記
メモリ装置で選択されたデータ素子の変更に相当するよ
うに選択されることを特徴とする前記第１５７− 項記載の装置。 １７　　制御器装置に応動して、コンピュータに一定の
内部状態をとらせ且つ処理のために規定の方法で特定の
データ素子を選択させる信号をコンピュータに供給する
リセット発生装置を更に含むことを特徴とする前記第１
５項記載の装置。 １８　　コンピュータに転送されるデータ素子に応動し
且つ前記戦器のおる部分が処理のためにコンピュータに
データ信号を同時に提供する場合処理のために提供され
るデータ信号が外部装置の信号であることを保証するよ
うにされたバッファ形増鴨器回路を含むことを特徴とす
る前記第１３項記載の装［。 １９　　前記スイッチング装置がアドレス認識及びメモ
リ選択装置に応動する多重装置を含むことを特徴とする
前記第１４項記載の装置。 ２０　　前記第１外部メモリ装置及び第２外部メモリ装
置は診断メモリ装置並びにアイドル・メモリ装置を含み
、アイドル・メモリ装置はその接続中に絶えずアイドル
状態にされる一方、診断メモリ装置の材料は前記調査及
び変更を受けることを特徴とする前記第１４項記載の装
置。 手　続　補　正　書（自発）（り 昭和５７年１０月２０日 １、　事件の表示 特願昭５７−１４６７５６号 ２、　発明の名称 コンピュータ・プログラムの流れを外 部制御する方法および装置 ３、　補正をする者 事件との関係　特許出願人 ジエンラド１インコーポレーテツド ４、代理人 ５、補正の対象 願書の発明者の欄、明細書及び図面 ６、補正の内容 （１）願書を別紙添附の如く補正 （１）正式にタイプ印書した明細書（内容に変更　１− なし）を別紙の如く補正 （１）正式に浄書した図面を別紙の如く補正入　添附書
類の目録 （１）訂正願書　　　１　通 （２）明細書　　１通 （３）　　図　　　　　面　　　　　　１　　通　２−
一

Claims (1)

1. 【特許請求の範囲】 １　コンピュータ・メモリの外部にあってアドレス指定
   データを供給される診断メモリ装置ト；所定アドレスで
   コンピュータ・メモリに記憶されるデータを無視して、
   前記アドレスでコンピュータ・メモリに記憶されるデー
   タノ代ワリにコンピュータによって利用されるべき診断
   メモリ装置内の相当するアドレスにデータを入れる装置
   を含むコンピュータに診断メモリ装置を接続する装置と
   、を含むアドレス指定メモリを持つコンピュータに用い
   る外部コンピュータ制御装置。 ２　コンピュータ・メモリ無視装置がデータ・バッファ
   ・バック・ドライブ装置を含むことを特徴とする前記第
   １項記載の装置。 ３　アイドル・メモリ装置が前記コンピュータ　１− をアイドル・メモリ装置に接続する装置と共に具備され
   、それによって診断メモリ装置にある材料の調査及び変
   更を与えながらアイドル・メモリ装置を絶えずアイドル
   にすることを特徴とする前記第１項記載の装置。 ４　前記コンピュータをアイドル・メモリ装置及び診断
   メモリ装置に交互に接続するため所定アドレスの到達に
   応動するスイッチング装置が具備されることを特徴とす
   る前記第３項記載の装置。 ５　コンピュータが試験を受ける装置と組み合わされ、
   診断メモリ装置のデータが試験命令を含み、更にアイド
   ル・メモリ装置と診断メモリ装置がそれぞれコンピュー
   タに接続されるにつれて診断メモリ装置及びアイドル・
   メモリ装置に交互に接続し得る制御装置が具備されるこ
   とを特徴とする前記第４項記載の装置。 ６　前記スイッチング装置が多重スイッチング回路を含
   むことを特徴とする前記第５項記載　２− の装置。 ７　内部メモリを持ち且つそれと共にデータの流れを選
   択し、アドレス指定し、実行するようにされるコンピュ
   ータを含む機器の外部制御方法であって、前記機器の外
   部にアドレス可能メモリを備える段階と；前記コンピュ
   ータがその内部メモリにあるデータ素子と同様にその外
   部メモリのアドレス指定されたデータ素子を選択できる
   ように前記コンピュータに外部メモリを接続する段階と
   ；正規の形で処理するデータの選択をやめて新しい順で
   コンピュータ処理する新しいデータの選択を開始するよ
   うにコンピュータを外部制御する段階と；外部メモリの
   データ素子を内容の調査及び変更に利用できるようにさ
   せる一方、外部メモリの他の素子を前記コンピュータに
   よる転送及び処理に利用できるようにさせる段階とを陰
   む前記方法。　　・′１ ８　外部メモリが２つの部分に分けられ、第１部分が処
   理のために前記コンピュータへの転　３− 送に利用される一方、第２部分のデータ素子が調査及び
   変更に利用され、逆も成り立つことを特徴とする前記第
   ７項記載の方法。 ９　外部メモリの第１部分及び第２部分は前記コンピュ
   ータによる処理のだめの外部メモリのデータ素子が外部
   メモリの１つの部分から他の部分に移されるが正常なコ
   ンピュータ処理を中断しないようにコンピュータの作動
   と同期してスイッチされることを特徴とする前記第８項
   記載の方法。 １０　　外部メモリの第１部分及び第２部分は前記コン
   ピュータによる処理のための外部メモリのデータ素子が
   外部メモリの１つの部分から他の部分に移されるが処理
   の状態にかかわらないように任意なタイミングでスイッ
   チされることを特徴とする前記第８項記載の方法。 １１　　コンピュータ処理のだめの外部メモリの第１部
   分のデータ素子がコンピュータ・アドレス信号によって
   選択・決定され、外部メモリ部分の各素子が独自のコン
   ピュータ・アドレ　４− スに相当し、更に第２部分のデータ素子が前記機器及び
   そのコンピュータの外部に定められた順序に提供される
   ことを特徴とする前記第９項記載の方法。 １２　　コンピュータと一体構造のメモリの素子及び前
   記外部メモリの素子からの処理によるデータ選択の同時
   発生がコンピュータに外部メモリのデータ素子を選択さ
   せることによって解決されることを特徴とする前記第８
   項記載の方法。 １３　　処理のためのデータ素子を選択するアドレス信
   号、メモリ及びプロセッサに関するデータ転送の方向を
   定める読出し書込み信号、並びにデータ素子の内容を伝
   達するデータ信号に応動する内部メモリ及びプロセッサ
   装置を持つコンピュータを含む機器においてコンピュー
   タ命令及び他のデータを処理する外部制御装置であって
   、前記機器及びコンピュータの外部にあり且つ選択可能
   な記憶済データ素子を含むメモリ装置と；コンピュータ
   に外部　５− メモリ装置を選択接続する装置と・外部メモリ装置のデ
   ータ素子をコンピュータへの接続装置によって転送に利
   用できるようにさせると同時に、外部メモリ装置の他の
   データ素子を前記外部制御装置による調査及び変更に利
   用できるようにさせる装置と；前記データ素子がコンピ
   ュータに転送されて前記調査及び変更を作る方法を制御
   する制御器装置と、を組み合わせて持つ前記外部制御装
   置。 １４　　前記外部メモリ装置はデータ素子を選択記憶及
   び検索する第１メモリ装置並びに第２メモリ装置を含み
   ；また第１メモリ装置にコンピュータにより選択される
   そのデータ素子を持たせるとともにコンピュータによシ
   テータを転送させる一方、第２メモリ装置のデータ素子
   を前記調査及び変更用の前記制御器装置に利用できるよ
   うにする１つのモードで作動し得る装置が具備され；前
   記１つのモードで作動し得る装置が第１メモリ装置のデ
   ータ素子を前記調査及び変更のための制御器装置に　６
   − よって選択させる一方、前記第２メモリ装置のデータ素
   子が規定の順序でデータ素子を選択する独自のアドレス
   装置によりコンピュータで転送のだめ選択されるように
   するもう１つのモードで作動することができ；更に前記
   モードをスイッチするために制御器装置の特定のアドレ
   ス指定及び指令の１つに応動するスイッチング装置が具
   備されることを特徴とする前記第１３項記載の装置。 １５　　前記独自のアドレス装置が１組のデータ素子か
   ら規定の順序でデータ素子を選択する装置を含むことを
   特徴とする前記第１４項記載の装置。 １６　　前記独自のメモリ装置の前記素子選択装置が第
   ２メモリ装置のゲータ素子を選択するコンピュータ・ア
   ドレス信号のサブセットを使用する装置を含み、サブセ
   ットはコンピュータによる素子選択の各変更が前記メモ
   リ装置で選択されたデータ素子の変更に相当するように
   選択されることを特徴とする前記第１５項記載の装置。 １７　　制御器装置に応動して、コンピュータに一定の
   内部状態をとらせ且つ処理のために規定の方法で特定の
   データ素子を選択させる信号をコンピュータに供給する
   リセット発生装置を更に含むことを特徴とする前記第１
   ３項記載の装置。 １８　　コンピュータに転送されるデータ素子に応動し
   且つ前記機器のある部分が処理のためにコンピュータに
   データ信号を同時に提供する場合処理のために提供され
   るデータ信号が外部装置の信号であることを保証するよ
   うにされたバッファ形増幅器回路を含むことを特徴とす
   る前記第１３項記載の装置。 １９　　前記スイッチング装置がアドレス認識及びメモ
   リ選択装置に応動する多重装置を含むことを特徴とする
   前記第１４項記載の装置。 ２０　　前記第１外部メモリ装置及び第２外部メモリ装
   置は診断メモリ装置並びにアイドル・メモリ装置を含み
   、アイドル・メモリ装置はその接続中に絶えずアイドル
   状態にされる一方、診断メモリ装置の材料は前記調査及
   び変更を受けることを特徴とする前記第１４項記載の装
   置。