DE3685976T2

DE3685976T2 - Pufferspeichersteuerungsanordnung.

Info

Publication number: DE3685976T2
Application number: DE8686400641T
Authority: DE
Inventors: Hideki Osone; Teru Shinohara
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-03-29
Filing date: 1986-03-26
Publication date: 1993-02-11
Anticipated expiration: 2006-03-27
Also published as: EP0196970A3; CA1250053A; US4737908A; KR860007590A; BR8601389A; AU5500986A; EP0196970B1; DE3685976D1; EP0196970A2; JPH0510694B2; ES8800480A1; JPS61224051A; KR900005420B1; ES553491A0; AU568450B2

Description

HINTERGRUND DER ERFINDUNG

1. Erfindungsgebiet

Die vorliegende Erfindung bezieht sich auf ein Pufferspeichersteuersystem in einem Datenverarbeitungsgerät. Das System gemäß der vorliegenden Erfindung ist auf ein Datenverarbeitungssystem anwendbar, das einen Hauptspeicher und eine zentrale Verarbeitungseinheit mit einem Pufferspeicher zum Speichern einer Kopie eines Teils der in dem Hauptspeicher gespeicherten Informationen enthält, bei dem ein Beschleunigen des Zugriffsverfahrens auf den Pufferspeicher erforderlich ist, wenn ein Direktbefehl ausgeführt wird.

2. Beschreibung der verwandten Technik

Als Stand der Technik der vorliegenden Erfindung ist ein Pufferspeichersteuersystem zum Ausführen eines sogenannten Direktbefehls bekannt (siehe japanische ungeprüfte Patentveröffentlichung Nr. 60-123944). Der Direktbefehl führt eine Holoperation, eine Speicheroperation oder eine sogenannte Hol- und Speicheroperation (im folgenden als FCH & ST bezeichnet) aus. Die FCH & ST führt nacheinander ein Auslesen aus der und ein Schreiben in dieselbe Adresse des Hauptspeichers aus.
Im allgemeinen ist in einem Datenverarbeitungssystem ein Pufferspeicher in einer zentralen Verarbeitungseinheit vorgesehen, und die Daten, die durch das Holen eines Hauptspeichers aus der zentralen Verarbeitungseinheit erhalten werden, werden in dem Pufferspeicher gespeichert. Der Pufferspeicher hat eine kleinere Kapazität aber eine kürzere Zugriffszeit als der Hauptspeicher. Beim nachfolgenden Holen des Speichers wird, wenn die gewünschten Daten in dem Pufferspeicher gespeichert sind, der Speicherzugriff auf den Pufferspeicher ausgeführt, wogegen, wenn die gewünschten Daten nicht in dem Pufferspeicher gespeichert sind, ein Datenblock, der die gewünschten Daten enthält, aus dem Hauptspeicher zu dem Pufferspeicher bewegt wird, und auf den Pufferspeicher dann zugegriffen wird, um einen Befehl auszuführen, wodurch eine scheinbare Verbesserung bei der Geschwindigkeit des Speicherzugriffs erfolgt. Ein Beispiel solch einer Pufferspeichersteueranordnung ist in IBM TDB Bd. 25, Nr. 11B, April 1983, offenbart.
In solch einem Datenverarbeitungssystem mit einem Pufferspeicher wird, wenn das Auslesen und Schreiben nacheinander auf derselben Adresse des Hauptspeichers erfolgen soll, um zum Beispiel einen Direktbefehl auszuführen, falls die Daten auf derselben Adresse nicht in dem Pufferspeicher gespeichert sind, ein Datenblock (zum Beispiel 64 Bytes), der die fraglichen Daten enthält, von dem Hauptspeicher zu dem Pufferspeicher bewegt. Der eine Datenblock enthält Unterblöcke, wobei eine positive ganze Zahl ist. Die Unterblöcke werden einer nach dem anderen zu dem Pufferspeicher bewegt. Der erste Unterblock enthält die fraglichen Daten. Deshalb werden während der obengenannten Bewegungsoperation die Operandendaten (zum Beispiel der Kopf oder die ersten X Bytes), die zum Ausführen des obengenannten Direktbefehls erforderlich sind, zu einem früheren Zeitpunkt im Pufferspeicher registriert.
Auf herkömmliche Weise erfolgt die Ausführung des Direktbefehls erst nachdem die Bewegungsoperation eines Blocks vollständig abgeschlossen ist.
Angesichts der zuvor erwähnten Umstände könnte jedoch, wenn der obengenannte Direktbefehl auf die Daten während der Bewegungsoperation ausgeführt wird, der Direktbefehl zu einem gleichfrühen Zeitpunkt ausgeführt werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist Aufgabe der vorliegenden Erfindung, ein Pufferspeichersteuersystem vorzusehen, das in Anspruch 1 definiert ist, das die Verarbeitungszeit des Direktbefehls durch das Ausführen eines Holzugriffs oder eines Speicherzugriffs nach der Bewegung des Kopfes oder des ersten Unterblockes von zum Beispiel 8 oder 16 Bytes und vor Beenden des Holens des Blockes von 64 Bytes verkürzen kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obige Aufgabe und die Merkmale der vorliegenden Erfindung werden durch die folgende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen klarer, in denen:
Figur 1 ein Blockdiagramm ist, das ein Pufferspeichersteuersystem gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2A bis 2C Beispiele der Formate eines "IMMEDIATE"-Befehls sind, der auf das System gemäß der vorliegenden Erfindung angewandt ist;
Fig. 3A und 3B Zeitlagendiagramme zum Erläutern der Operation des in Fig. 1 gezeigten Systems sind;
Fig. 4 ein Blockdiagramm ist, das ein Beispiel des Aufbaus der Pufferspeichersteuereinheit in dem in Fig. 1 gezeigten System darstellt;
Fig. 5 ein Blockdiagraim ist, das ein Pufferspeichersteuersystem gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 6 ein Zeitlagendiagramm zum Erläutern der Operation des in Fig. 5 gezeigten Systems ist; und
Fig. 7 ein Blockdiagramm ist, das ein Beispiel des Aufbaus der Blockhol-Steuereinheit in der in Fig. 4 oder 5 gezeigten Pufferspeichersteuereinheit darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Figur 1 ist ein Blockdiagramm, das ein Pufferspeichersteuersystem gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. In der Figur enthält das Pufferspeichersteuersystem eine zentrale Verarbeitungseinheit (CPU) 1 und einen Hauptspeicher 2. Die CPU 1 enthält einen Satz- Assoziativtyp-Pufferspeicher 3 zum Speichern einer Kopie eines Teils des Hauptspeichers 2, eine Befehlseinheit 4 zum Bereitstellen eines Befehls eines Typs wie der FCH & ST- Befehl zum Lesen von Daten aus einer Adresse im Pufferspeicher 3 und nachfolgenden Schreiben der Resultate einer Berechnung in dieselbe Adresse, eine Ausführungseinheit 5 zum Ausführen der obengenannten Berechnung und eine Pufferspeichersteuereinheit 6.
Der Pufferspeicher 3 enthält eine Vergleichseinheit 31 zum Ermitteln, ob die fraglichen Daten in dem Pufferspeicher 3 gespeichert sind oder nicht. Die Vergleichseinheit 31 ist eigentlich ein Zustandskennzeichenteil oder, mit anderen Worten, ein Adreßteil im Pufferspeicher 3. Der Pufferspeicher 3 ist sowohl ein Satz-Assoziativtyp als auch ein Durchspeicherungstyp.
Wenn die fraglichen Daten in dem Pufferspeicher 3 nicht gespeichert sind, erzeugt die Vergleichseinheit 31 ein Blockhol-Anforderungssignal (MM REQ), das zu dem Hauptspeicher 2 übertragen wird. Dann wird ein Block, der Datenunterblöcke mit den fraglichen Daten enthält, von dem Hauptspeicher 2 zu dem Pufferspeicher 3 bewegt. Bei dieser Ausführungsform besteht der Datenblock aus 64 Bytes; und der Unterblock besteht aus 8 Bytes. Die Bewegungsoperation erfolgt nacheinander Einheit für Einheit, wobei jede Einheit aus einem der Unterblöcke besteht.
Die Pufferspeichersteuereinheit 6 enthält eine Blockhol-Steuereinheit 61 und eine Operationscode- und Adreßeinheit 62. Die Blockhol-Steuereinheit 61 erzeugt ansprechend auf ein Datenausgangswarn- (DOW) Signal von einer Speichersteuereinheit 10 ein erstes Bewegung-beendet- (FMC) Signal, das angibt, daß die Bewegung des ersten Unterblocks von dem Hauptspeicher 2 zum Pufferspeicher 3 abgeschlossen ist.
Ansprechend auf das erste Bewegung-beendet- (FMC) Signal greift die Operationscode- und Adreßeinheit 62 auf den Pufferspeicher zu, so daß die Ausführungseinheit 5 das Ausführen eines Holzugriffs oder eines Speicherzugriffs von dem Pufferspeicher 3 beginnt. Die Ausführungseinheit 5 enthält ein Operandenwortregister (im folgenden als OWR bezeichnet) 51. Ein Bewegungsregister (im folgenden als MIR bezeichnet) 7, ein Multiplexer 8 und ein Pufferdateneingangsregister 9 (im folgenden als BDIR bezeichnet) sind zwischen der Speichersteuereinheit 10 und dem Pufferspeicher 3 seriell verbunden. Ein Speicherdatenregister 11 (im folgenden als SDR bezeichnet) und ein Speicherpuffer 12 (im folgenden als STB bezeichnet) sind zwischen der Speichersteuereinheit 10 und der Ausführungseinheit 5 seriell verbunden. Die Pipeline-Steuerung ist gut bekannt und wird deshalb nicht speziell gezeigt.
In dem in Fig. 1 gezeigten Pufferspeichersteuersystem erfolgt die Übertragung eines Blocks (n x m Bytes) von Bewegungsdaten von dem Hauptspeicher 2 zu dem Pufferspeicher 3 Einheit für Einheit, wobei jede Einheit aus Unterblöcken besteht, d. h. ein Vielfaches von Bytes ( und sind positive ganze Zahlen), und das Schreiben erfolgt mit einer n-Byte-Einheit.
Deshalb wird bei einer Übertragung von zum Beispiel einer 8-Byte-Einheit, wenn ein aus 64 Bytes bestehender Datenblock zu übertragen ist, das Schreiben in den Pufferspeicher (BS) 3 insgesamt achtmal ausgeführt.
Beispiele des Formates des Befehls "IMMEDIATE", der aus dem Hauptspeicher 2 in die Befehlseinheit 4 geholt wird, werden unter Bezugnahme auf Fig. 2A, 2B und 2C beschrieben.
Ein AND IMMEDIATE Befehl ist in Fig. 2A gezeigt. Die Bezugszeichen 0 bis 31 bezeichnen Bitpositionen. Der AND IMMEDIATE Befehl besteht aus ANDI als Operationscode, I(2) als Daten und B(1) und D(1) als Adresse. B(1) ist die Nummer, die das Basisregister B(1) bezeichnet, und D(1) ist die Verschiebung bezüglich der Basisadresse. Das logische Produkt des Inhaltes von 1 Byte in der Adresse, die durch den Inhalt des Basisregisters B(1) und den Wert von D(1) definiert ist, und der Inhalt von I(2) ist in derselben Operandenadresse gespeichert.
Ein OR IMMEDIATE Befehl ist in Fig. 2B gezeigt. Der OR IMMEDIATE Befehl besteht aus ORI als Operationscode, I(2) als Daten und B(1) und D(1) als Adresse. B(1) ist die Nummer, die das Basisregister B(1) bezeichnet, und D(1) ist die Verschiebung bezüglich der Basisadresse. Die logische Summe des Inhaltes von 1 Byte in der Adresse, die durch den Inhalt des Basisregisters B(1) und den Wert von D(1) definiert ist, und der Inhalt I(2) ist in der Operandenadresse gespeichert.
Ein EOR IMMEDIATE Befehl ist in Fig. 2C gezeigt. Der EOR IMMEDIATE Befehl besteht aus EORI als Operationscode, I(2) als Daten und B(1) und D(1) als Adresse. B(1) ist die Nummer, die das Basisregister B(1) bezeichnet, und D(1) ist die Verschiebung bezüglich der Basisadresse. Die exklusive logische Summe des Inhaltes von 1 Byte in der Adresse, die durch den Inhalt des Basisregisters B(1) und den Wert von D(1) definiert ist, und der Inhalt I(2) ist in derselben Operandenadresse gespeichert.
Im allgemeinen wird im Fall eines Befehls zum Ausführen einer Hol- und Speicheroperation auf derselben Adresse unter Verwendung eines Formats, wie in Fig. 2A, 2B und 2C gezeigt, in dem in Fig. 1 gezeigten Pufferspeichersteuersystem zuerst die zentrale Verarbeitungseinheit CPU 1 betrieben, um zu prüfen, ob der Block, der diese Operandenadresse enthält, in dem Pufferspeicher gespeichert ist. Wenn er gespeichert ist, wird der Operand geholt, die durch den Befehl angewiesene logische Operation wird ausgeführt, und das Resultat der Berechung wird in dem Pufferspeicher 3 gespeichert. Da der Pufferspeicher 3 ein Durchspeicherungstyp-Pufferspeicher ist, wird das Resultat sowohl im Pufferspeicher 3 als auch im Hauptspeicher 2 gespeichert.
Wenn der Block, der diese Operandenadresse enthält, nicht im Pufferspeicher 3 gespeichert ist, wird an den Hauptspeicher 2 eine Ausleseanforderung für den Block, der diese Operandenadresse enthält, gerichtet, und der Ausleseblock wird im Pufferspeicher 3 registriert. Wenn ein Wort durch eine Registrieroperation im Pufferspeicher 3 registriert wird, sind Registrieroperationen im Pufferspeicher 3 zum Registrieren von Wörtern im Pufferspeicher 3 erforderlich. Zum Beispiel sind acht Registrieroperationen zum Registrieren von 64 Bytes von Daten in einen Block des Pufferspeichers 3 bei einer 8-Byte-Registrierung von Daten pro Registrieroperation erforderlich.
Es ist allgemein bekannnt, daß die Steuerung auf solch eine Weise erfolgt, daß die Folge der Registrieroperation vom Hauptspeicher 2 zum Pufferspeicher 3 bei dem Wort (Unterblock) begonnen wird, das die geforderte Operandenadresse enthält.
Gemäß der vorliegenden Erfindung wird, wenn der Block, der die fragliche Operandenadresse enthält, nicht im Pufferspeicher 3 gespeichert ist, die Berechnung ausgeführt, wenn die Registrierung der Operandendaten bezüglich des Anfangswortes abgeschlossen ist, so daß die Zeit des Wartens, bis der gesamte Block registriert ist, reduziert werden kann.
Diese Befehle werden von dem Hauptspeicher 2 in die Befehlseinheit 4 geholt. Die Befehlseinheit 4 analysiert diese Befehle und erzeugt einen Operationscode und eine Adresse zum Ausführen einer FCH & ST Operation, d. h., zum Ausführen von Hol- (Auslese-) und Speicher- (Schreib-) Operationen nacheinander durch die Pipelineverarbeitung.
Wenn der obengenannte Direktbefehl verwendet wird, wenn Daten aus dem Pufferspeicher 3 zu holen & darin zu speichern sind, erfolgt die Operation folgendermaßen.
Wenn die notwendigen Daten nicht im Pufferspeicher 3 gespeichert sind, d. h., wenn ein Leitungsfehlermittlungs- (LMD) Signal erzeugt wird, werden die Bewegungsoperationen für eine 8-Byte-Einheit achtmal von dem Hauptspeicher 2 über die Pufferspeichersteuereinheit (MCU) 10 in den Pufferspeicher 3 ausgeführt, so daß ein Holen eines Blockes von insgesamt 64 Bytes ausgeführt wird. Das spezifische Merkmal der Ausführungsform der vorliegenden Erfindung kann allgemein so beschrieben werden, daß bei der obengenannten Bewegungsoperation zum Zeitpunkt, wenn der Kopf oder die ersten 8 Bytes eines Datenblocks von dem Hauptspeicher 2 über das BDTR 9 in den Pufferspeicher 3 bewegt worden sind, d. h., zu einem ersten Bewegung-beendet-Zeitpunkt (FMC), der Zugriff von der Ausführungseinheit 5 auf den Pufferspeicher 3 begonnen wird, um die FCH & ST Operation auszuführen. Weitere Einzelheiten dieser Operation sind unter Bezugnahme auf Fig. 3A und 3B beschrieben, die Zeitlagendiagramme von Beispielen der Operation bezüglich des FCH & ST Befehls, wenn der Hol- und Speicheroperand nicht in dem Pufferspeicher 3 gespeichert ist, gemäß der Ausführungsform der vorliegenden Erfindung sind.
In Fig. 3A und 3B besteht die Folge der Zyklen für die zeitliche Steuerung der Pipeline aus einem Prioritätszyklus (P) zum Zugreifen auf den Pufferspeicher 3, einem Zustandskennzeichen-Zugriffszyklus (T) zum Lesen des Adreßteils des Pufferspeichers 3, einem Pufferlesezyklus (B) zum Lesen des Datenteils des Pufferspeichers 3, einem Resultatszyklus (R) der Nachverarbeitung, einem Schreib-Zustandskennzeichenzyklus (W) zum Schreiben in den Adreßteil des Pufferspeichers 3 und einem Speicherdatenzyklus (S) zum Schreiben in den Datenteil des Pufferspeichers 3.
Das in Fig. 3A dargestellte Verfahren wird wie folgt ausgeführt.
(1) Prioritätszyklus (P): ein FCH & ST wird von der Befehlseinheit 4 zum Pufferspeicher 3 gesendet.
(2) Zustandskennzeichen-Zugriffszyklus (T): Die durch FCH & ST spezifizierte Adresse wird aus dem Adreßteil des Pufferspeichers 3 gelesen.
(3) Pufferlesezyklus (B): Die Daten auf der durch FCH & ST spezifizierten Adresse werden aus dem Datenteil des Pufferspeichers 3 gelesen.
(4) Resultatszyklus (R): Als Resultat der Leseoperation wird, wenn die Daten, die für die FCH & ST Operation erforderlich sind, nicht in dem Pufferspeicher 3 gespeichert sind, ein Leitungsfehlermittlungssignal LMD von der Vergleichseinheit 31 erzeugt, so daß ein Blockhol-Anforderungssignal MM REQ von dem Pufferspeicher 3 zu dem Hauptspeicher 2 übertragen wird.
(5) Dann wird ein Datenausgangswarnsignal DOW, das anzeigt, daß ein Datenunterblock nach einer gewissen Anzahl von Maschinenzyklen übertragen werden wird, von der Speichersteuereinheit 10 übertragen. Zusammenfallend mit jener zeitlichen Steuerung der Übertragung des Unterblocks wird eine Priorität (P) zum Ausführen einer Bewegungsoperation hergestellt.
(6) Dann wird, sobald der Anfang oder die ersten 8 Bytes der Blockholdaten in dem MIR 7 während dem W-Zyklus des Speicher-Pipelineverfahrens (P, W und S) gesetzt sind, das erste Bewegung-beendet-Signal FMC von der Blockhol- Steuereinheit 61 (Fig. 1) erzeugt.
Zu diesem Zeitpunkt wird eine Priorität (P) zum Ausführen des FCH & ST, der in der Operationscode- und Adreßeinheit 62 (Fig. 1) gehalten worden ist, wieder hergestellt.
(7) Der Zustandskennzeichen-Zugriffszyklus (T) ist derselbe wie jener des Verfahrens (2).
(8) Im B-Zyklus der FCH & ST Operation werden die notwendigen Daten, d. h., X Bytes (1 ≤ X ≤ 8) aus dem Pufferspeicher 3 zu der Ausführungseinheit 5 ausgelesen.
(9) Das durch die Ausführungseinheit 5 berechnete Resultat wird im R-Zyklus in das OWR 51 in der Ausführungseinheit 5 gesetzt. Der R-Zyklus dient auch als P-Zyklus für die Schreiboperation in den Pufferspeicher 3.
(10) Im W-Zyklus wird das berechnete Resultat im OWR 51 zum SDR 11 übertragen.
(11) Im S-Zyklus wird das Resultat in dem SDR 11 über den Multiplexer 8 und das BDIR 9 in den Pufferspeicher 3 geschrieben.
Gleichzeitig mit der Schreiboperation wird das berechnete Resultat auch von dem SDR 11 über den STB 12 zu der Speichersteuereinheit 10 gesendet, weil der Pufferspeicher 3 ein Durchspeicherungstyp ist.
Die Operation des Holens der übrigen Unterblöcke in dem zu holenden Block wird nacheinander durch eine Pipeline- Verarbeitung ausgeführt.
In Fig. 3A wird die Holoperation während den P-, T-, B - und R-Zyklen zu den Zeitpunkten (6), (7), (8) und (9) ausgeführt; und die Speicheroperation wird während den P-, W- und S-Zyklen zu den Zeitpunkten (9), (10) und (11) ausgeführt. Deshalb erfolgen die Hol- und Speicheroperationen nacheinander.
Wenn sich die Priorität (P) der Speicheroperation für FCH & ST mit einer Priorität (P) der MOVE-IN-Operation in Konflikt befindet, muß jedoch die Speicheroperation von FCH & ST einen Maschinenzyklus τ abwarten, wie in Fig. 3B dargestellt, da die Priorität des MOVE-IN höher als die Priorität der Speicheroperation bei FCH & ST ist.
Figur 4 ist ein Blockdiagramm, das den Pufferspeicher 3 und die Pufferspeichersteuereinheit 6 von Fig. 1 ausführlicher zeigt.
In Fig. 4 enthält der Pufferspeicher 3 einen Adreßteil 31a und einen Datenteil 32. Der Adreßteil 31a hat im wesentlichen dieselbe Funktion wie die Vergleichseinheit 31 in Fig. 1. Die Pufferspeichersteuereinheit 6 enthält eine Blockhol-Steuereinheit 61a, eine Operationscode- & Adreßeinheit 62a, eine Wartezustand-Steuereinheit 63, eine Hauptspeicher-Anforderungssteuereinheit (MM REQ CONT) 64 und eine Prioritätssteuereinheit 65. Die Blockhol-Steuereinheit 61a hat im wesentlichen dieselbe Funktion wie die Einheit 61 in Fig. 1. Die Operationscode- & Adreßeinheit 62a hat im wesentlichen dieselbe Funktion wie die Einheit 62 in Fig. 1 und enthält einen Multiplexer (MPX) 621, eine Verriegelungseinheit (LU) 622, drei Ports 623-1 bis 623-3 und einen Multiplexer (MPX) 624.
Das Verfahren der FCH & ST Operation in der in Fig. 4 gezeigten Schaltung wird folgendermaßen ausgeführt.
Die Anforderung zum Ausführen der FCH & ST Operation, die den Operationscode und die Adresse enthält, wird von der Befehlseinheit (IU) 4 zu der Pufferspeichersteuereinheit 6 übertragen.
Die Prioritätssteuereinheit 65 empfängt die Anforderung, und dann wird ein Auswahlsignal -1 dem Multiplexer 621 zugeführt. Ansprechend auf das Auswahlsignal -1 werden der Operationscode und die Adresse von der Befehlseinheit 4 der Verriegelungseinheit 622 während dem T-Zyklus eingegeben.
Der Operationscode und die Adresse in der Verriegelungseinheit 622 werden zu dem Pufferspeicher 3 übertragen, wie durch -1 gezeigt. Dann prüft der Adreßteil 31a, ob die empfangene Adresse in dem Adreßteil 31a gespeichert ist oder nicht. Wenn die empfangene Adresse, und somit die erforderlichen Daten, nicht in dem Pufferspeicher 3 gespeichert sind, erzeugt der Adreßteil 31a das LMD-Signal, wie durch -2 gezeigt.
Bei Empfang des LMD-Signals und des Operationscodes und der Adresse erzeugt die MM REQ CONT 64 ein Blockholanforderungssignal und eine Anforderungsadresse, die zu der Speichersteuereinheit 10 (Fig. 1) übertragen werden.
Das LMD-Signal wird auch zu der Wartezustand- Steuereinheit 63 übertragen ( -1). Die Wartezustand- Steuereinheit 63 steuert die E/A-Operationen der Ports 623-1 bis 623-3. Ansprechend auf die Eingabesteuerung von der Einheit 63 hält einer der Ports 623-1 bis 623-3 den Operationscode und die Adresse, die von der Befehlseinheit 4 übertragen wurden, und ansprechend auf die Ausgabesteuerung von der Einheit 63 während dem Warten werden der gehaltene Operationscode und die Adresse als Warteoperationscode und -adresse von dem Multiplexer 624 ( -2) an die Blockhol- Steuereinheit 61a und an die Prioritätssteuereinheit 65 ausgegeben.
Die Blockhol-Steuereinheit 61a empfängt das Blockholanforderungssignal ( -1) von der MM REQ CONT 64. Wenn die Datenausgangswarnung (DOW) und die Speicherdaten von der Speichersteuereinheit 10 (Fig. 1) zu der Blockhol-Steuereinheit 61a übertragen sind, sendet die Blockhol-Steuereinheit 61a ein Steuersignal MI für die MOVE-IN Operation an den Pufferspeicher 3 ( -2). Die Blockhol-Steuereinheit 61a sendet auch das erste Bewegung-beendet- (FMC) Signal und das Signal für MOVE-IN ( -3) zu der Prioritätssteuereinheit 65. Da in diesem Fall der Warte-Op-Code von dem Multiplexer 624 den FCH & ST Befehl anzeigt, erzeugt die Blockhol- Steuereinheit 61a kein BYPASS-Signal, das verwendet wird, um die notwendigen Daten, die von dem Hauptspeicher 2 gesendet werden, vorbeizuführen und durch den Pufferspeicher 3 vorbeizuführen.
Ansprechend auf das FMC-Signal und den Warte-Op- Code erzeugt die Prioritätssteuereinheit 62 ein Steuersignal ( ), das dem Multiplexer 621 zugeführt wird, so daß der Operationscode und die Adresse von FCH & ST, die im Port 623-1 verriegelt worden sind und als Warte-Op-Code zu der Prioritätssteuereinheit 62 gesendet worden sind, während dem T-Zyklus (siehe Zeitpunkt (7) in Fig. 3A) wieder der Verriegelungseinheit 622 eingegeben wird.
Auf den Pufferspeicher 3 wird durch den Operationscode und die Adresse von FCH & ST, die in der Verriegelungseinheit 622 während dem T-Zyklus, wie oben beschrieben, wieder verriegelt wurden, zugegriffen, so daß das FCH & ST Verfahren ausgeführt wird. Zu dieser Zeit wird das LMD- Signal nicht mehr erzeugt.
Der Grund für das Vorsehen der drei Ports 623-1, 623-2 und 623-3 ist wie folgt. Die Verriegelung in den Port 623-1 wird während dem B-Zyklus ausgeführt. Das LMD-Signal wird während dem R-Zyklus erzeugt. Die FCH & ST Anforderung wird im Port 623-1 gehalten, bis das LMD-Signal erzeugt wird. Deshalb sind drei Ports 623-1, 623-2 und 623-3 zum jeweiligen Verriegeln von verschiedenen Anforderungen, d. h. FCH & ST, FCH und ST, vorgesehen.
Figur 5 ist ein Blockdiagramm, das ein Pufferspeichersteuersystem gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
In Fig. 5 wird die Bewegung eines Blocks durch eine Übertragung von mal Bytes ( ist eine positive ganze Zahl, zum Beispiel acht, und ist eine positive gerade Zahl, zum Beispiel acht) aus dem Hauptspeicher 2 zu dem Pufferspeicher 3 ausgeführt, und ein Schreiben in den Pufferspeicher 3 wird in m/2 2n-Byte-Einheiten ausgeführt.
Die Hauptunterschiede zwischen den in Fig. 1 und Fig. 5 gezeigten Ausführungsformen sind die, daß in Fig. 5 zwei Bewegungsregister MIR EVN 7a und MIR ODD 7b, zwei Multiplexer 8a und 8b und zwei Pufferdateneingangsregister BDIR EVN 9a und BDIR ODD 9b anstelle des einzelnen MIR 7, des einzelnen Multiplexers 8 und des einzelnen BDIR 9 in Fig. 1 vorgesehen sind. Die anderen Teile sind dieselben wie in Fig. 1 und sind durch dieselben Bezugszeichen bezeichnet.
Die Operation des in Fig. 5 gezeigten Systems wird unter Bezugnahme auf Fig. 6 beschrieben.
Zuerst werden die ersten 8 Bytes der Blockholdaten in dem MIR EVN 7a oder MIR ODD 7b während dem P-Zyklus des Speicher-Pipelineverfahrens gesetzt.
Als nächstes werden die zweiten 8 Bytes der Blockholdaten in dem MIR ODD 7b oder MIR EVN 7a (siehe Fig. 6 , ) gesetzt.
Sobald die 16 Bytes in der Reihenfolge angeordnet sind, werden sie zu dem Pufferspeicher 3 bewegt, so daß das zuvor erwähnte FMC erzeugt wird, wie bei der ersten Ausführungsform.
Zu dieser Zeit wird eine Priorität (P) zum Verarbeiten der FCH & ST Operation für den Pufferspeicher 3 hergestellt, und im B-Zyklus werden die notwendigen Daten, d. h., X Bytes (1 ≤ X ≤ n), zu der Ausführungseinheit 5 ausgesendet.
Das ausgeführte Resultat wird im nächsten R-Zyklus in das OWR 51 in der Ausführungseinheit 5 gesetzt; im W-Zyklus zu dem SDR 11 übertragen; und im S-Zyklus über das BDIR EVN 9a oder BDIR ODD 9b in den Pufferspeicher 3 geschrieben (siehe Fig. 6, ).
Gleichzeitig wird das obengenannte ausgeführte Resultat über den STB 6 zu der Speichersteuereinheit (MCV) 10 gesendet.
Auch die zweiten und nachfolgenden Blockholvorgänge, die mit der Ermittlung des LMD-Signals einhergehen, werden nacheinander ausgeführt.
Bei beiden obengenannten Ausführungsformen ist die Priorität (P) des Speicher-Pipelineverfahrens zum Ausführen einer Bewegung von nachfolgenden Blockholdaten höher als die Priorität (P) für die FCH & ST Operation (d. h. das Direktbefehlsverfahren). Falls es zu irgendeinem Konflikt kommt, wird deshalb die FCH & ST Operation um 1 τ, wie zuvor beschrieben, verzögert. Da jedoch die Bewegungsoperation nicht immer regelmäßig erfolgt, reicht es aus, die Verarbeitungszeit des Direktbefehls gemäß der vorliegenden Erfindung zu verkürzen.
Figur 7 ist ein Blockdiagramm, das einen Teil der Blockhol-Steuereinheit 61a der in Fig. 4 gezeigten ersten Ausführungsform oder der in Fig. 5 gezeigten zweiten Ausführungsform darstellt. In Fig. 7 enthält die Blockhol- Steuereinheit 61a einen Aufwärtszähler 611, der wenigstens bis acht aufwärts zählen kann, die Verriegelungseinheiten 612-1 bis 612-x und die Verriegelungseinheiten 613-1 bis 613-y. Wenn der 8-Bit-Zähler 611 das Datenausgangswarn- (DOW) Signal von der Speichersteuereinheit 10 (Fig. 1 oder Fig. 5) empfängt, wird der gezählte Wert inkrementiert. Jedes Mal, wenn der gezählte Wert in der ersten Ausführungsform inkrementiert wird, oder wenn der gezählte Wert in der zweiten Ausführungsform gerade ist, wird das Steuersignal MI für MOVE-IN zu dem Pufferspeicher 3 gesendet (siehe Fig. 4, -2). Wenn der gezählte Wert in der ersten Ausführungsform eins oder in der zweiten Ausführungsform zwei ist, wird das erste Bewegung-beendet- (FMC) Signal erzeugt und zu der Prioritätssteuereinheit 62 übertragen (siehe Fig. 4, -3). Wenn der gezählte Wert acht ist, d. h., wenn die Bewegung aller Daten eines Blocks abgeschlossen ist, wird ein Bewegung-beendet- (MIC) Signal erzeugt.
Bei dem herkömmlichen Verfahren begann eine FCH & ST Operation erst, wenn das MIC-Signal erzeugt war, so daß die Zeit des Wartens auf das MIC-Signal für die FCH & ST Operation vergeudet war.
Umgekehrt kann gemäß der Ausführungsform der vorliegenden Erfindung die FCH & ST Operation unmittelbar nach der ersten Bewegungsoperation des ersten Unterblocks beginnen.
Wie oben beschrieben, besteht bei der vorliegenden Erfindung das Merkmal darin, daß, wenn ein Leitungsfehlsignal während der Ausführung eines Direktbefehls ermittelt wird, eine Priorität (P) zum Verarbeiten des Direktbefehls für den Pufferspeicher zu einer Zeit (d. h., dem FMC-Zeitpunkt) hergestellt wird, wenn die ersten Blockholdaten (8 Bytes) in dem MIR 7 gesetzt sind, oder wenn die ersten Blockholdaten (8 Bytes) und die nächsten zweiten Blockholdaten (8 Bytes) in dem MIR EVN 7a bzw. dem MIR ODD 7b gesetzt sind, ohne auf das Abschließen des 64-Byte-Blockholvorganges zu warten.
Demzufolge wird ein Effekt des Verkürzens der Verarbeitungszeit für den Direktbefehl erhalten.

Claims

1. Ein Pufferspeichersteuersystem mit einer zentralen Verarbeitungseinheit und einem Hauptspeicher (2),

bei dem die zentrale Verarbeitungseinheit umfaßt:

einen Pufferspeicher (3) zum Speichern einer Kopie eines Teiles des genannten Hauptspeichers,

eine mit dem genannten Pufferspeicher operativ verbundene Pufferspeichersteuereinheit (6) zum Steuern einer Lese/Schreib- Operation des genannten Pufferspeichers,

eine mit der genannten Pufferspeichersteuereinheit (6) und mit dem genannten Hauptspeicher (2) operativ verbundene Befehlseinheit (4) zum Bereitstellen eines Direktbefehls, d. h. ein Befehl eines Typs zum Lesen von Daten aus einer Adresse in dem genannten Hauptspeicher und zum anschließenden Schreiben von Resultaten einer Berechnung in die gleiche Adresse,

eine mit dem genannten Pufferspeicher (3) operativ verbundene ausführende Einheit (5) zum Ausführen der genannten Berechnung,

bei dem der genannte Pufferspeicher umfaßt:

eine mit der genannten Befehlseinheit (4) operativ verbundene Vergleichseinheit (31) zum Erfassen, ob die genannten fraglichen Daten in dem genannten Pufferspeicher (3) vorhanden sind oder nicht, und, falls die genannten fraglichen Daten in dem genannten Pufferspeicher nicht vorhanden sind (Cache-Fehlzugriff), zum Holen eines Datenblocks, welcher die genannten fraglichen Daten einschließt, von dem genannten Hauptspeicher (2) zum genannten Pufferspeicher (3), welcher genannte Datenblock Unterblöcke enthält, wobei das genannte Holen sukzessiv Einheit für Einheit durchgeführt wird, wobei jede Einheit aus einem der genannten Unterblöcke besteht, dadurch gekennzeichnet, daß sich die genannten fraglichen Daten in dem ersten zu bewegenden Unterblock befinden, und

die genannte Pufferspeichersteuereinheit (6) ein mit dem genannten Hauptspeicher (2) operativ verbundenes Blockhol- Steuereinheitsmittel (61) zum Erzeugen eines ersten Bewegung- beendet-Signals (FMC) umfaßt, welches anzeigt, daß die Bewegung des Kopf-Unterblocks vom genannten Hauptspeicher (2) zum genannten Pufferspeicher (3) beendet ist,

wodurch, ansprechend auf das genannte erste Bewegung-beendet- Signal, die genannte ausführende Einheit (5) einen Holzugriff oder einen Speicherzugriff auf den genannten Pufferspeicher (3) startet, so daß, wenn ein Cache-Fehlzugriff während der Ausführung des genannten Direktbefehls aufgetreten ist, und wenn ein eine erste Bewegung anzeigendes Signal erzeugt ist, eine Berechnung ausgeführt wird, wobei das berechnete Resultat in die gleiche Adresse des Cache-Speichers wie die genannte Adresse geschrieben wird.

2. Ein Pufferspeichersteuersystem nach Anspruch 1, bei dem die genannte Pufferspeichersteuereinheit (6) ferner eine mit der genannten Befehlseinheit (4), mit dem genannten ersten Bewegung-beendet-Erfassungsmittel und mit dem genannten Pufferspeicher (3) operativ verbundene Operationscode- und Adreßeinheit (62) umfaßt, zum Verriegeln eines Operationscodes und einer Adresse eines Direktbefehls und, ansprechend auf das erste Bewegung-beendet-Signal (FMC), zum Zugreifen auf den genannten Pufferspeicher (3), um die Ausführung des genannten Direktbefehls zu starten.

3. Ein Pufferspeichersteuersystem nach Anspruch 1, bei dem der genannte Datenblock aus n x m Bytes besteht, und die Bewegung des genannten Datenblocks vom genannten Hauptspeicher zu dem genannten Pufferspeicher m-mal von einer n-Byte-Einheit durchgeführt wird, wobei n und m positive ganze Zahlen sind und n Bytes den einen der genannten Unterblöcke darstellen.

4. Ein Pufferspeichersteuersystem nach Anspruch 1, bei dem der genannte Datenblock aus n x m Bytes besteht, die Übertragung des genannten Datenblocks von dem genannten Hauptspeicher zu dem genannten Pufferspeicher m-mal von der n-Byte-Einheit durchgeführt wird, und die Bewegung des genannten Datenblocks von dem genannten Hauptspeicher zu dem genannten Pufferspeicher m/2-mal durch eine 2n-Byte-Einheit durchgeführt wird, wobei n eine positive ganze Zahl ist, m eine positive gerade Zahl ist, und n Bytes den genannten einen der genannten Unterblöcke darstellen.

5. Ein Pufferspeichersteuersystem nach Anspruch 2, bei dem die genannte Pufferspeichersteuereinheit ferner eine mit der genannten Befehlseinheit, mit der genannten Blockhol-Steuereinheit und mit der genannten Operandencode- und Adreßeinheit operativ verbundene Prioritätssteuereinheit (65) umfaßt, zum Herstellen einer Priorität, ansprechend auf das genannte erste Bewegung-beendet- Signal von der genannten Blockhol-Steuereinheit, um den genannten Direktbefehl auszuführen, wobei die genannte Priorität auf die genannte Operandencode- und Adreßeinheit angewendet wird.

6. Ein Pufferspeichersteuersystem nach Anspruch 1, bei dem die genannte Pufferspeichersteuereinheit ferner eine mit dem genannten Pufferspeicher, mit dem genannten Hauptspeicher und mit der genannten Blockhol-Steuereinheit operativ verbundene Hauptspeicher-Anforderungs-Steuereinheit (64) umfaßt, zum Erzeugen eines Blockhol-Anforderungssignals, ansprechend auf ein von der genannten Vergleichseinheit erzeugtes Leitungsfehlsignal, welches anzeigt, daß die genannten fraglichen Daten in dem genannten Pufferspeicher nicht vorhanden sind, wobei das genannte Blockhol- Anforderungssignal zu dem genannten Hauptspeicher und zu der genannten Blockhol-Steuereinheit übertragen wird.