JPS60123944A - 情報処理装置におけるバツフアメモリ制御方式 - Google Patents
情報処理装置におけるバツフアメモリ制御方式Info
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- JPS60123944A JPS60123944A JP58231105A JP23110583A JPS60123944A JP S60123944 A JPS60123944 A JP S60123944A JP 58231105 A JP58231105 A JP 58231105A JP 23110583 A JP23110583 A JP 23110583A JP S60123944 A JPS60123944 A JP S60123944A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報処理装置に係り、特に主記憶装置の内容の
一部を写しとして保持するバッファメモリｌそなえた中
央処理装置において、アクセス処理ヲ高速化するための
バッファメモリ制御方式に関する。
一部を写しとして保持するバッファメモリｌそなえた中
央処理装置において、アクセス処理ヲ高速化するための
バッファメモリ制御方式に関する。
第１図は本発明を適用しうるバッファメモリ方式の情報
処理装置の概念図である。図中、１は主記憶装置、２は
中央処理装置、および３はバックアメモリケ示す。なお
本発明ＶＣ直接関係のない他装置は省略しである。
処理装置の概念図である。図中、１は主記憶装置、２は
中央処理装置、および３はバックアメモリケ示す。なお
本発明ＶＣ直接関係のない他装置は省略しである。
第２図１はバッファメモリの構成の一例を示している。
バッファメモＶの構成の一例として、従来からセットア
ソシアティブ方式が提案され、数多く採用されており、
本図もこれにならっている。
ソシアティブ方式が提案され、数多く採用されており、
本図もこれにならっている。
図中、４はデータ部を示しており、主記憶の一部を方し
として保持している。データ部４はＭ組のセットからな
り、各セットはＮ個のブロックからなる。説明を理解し
やすいようにするために、本説明ではブロックは６４バ
イト境界の連続する６４バイトからなり、バッファメモ
リへのブロックの登録の単位は、８バイト境界の連続す
る８バイト（２ワード）であるものとする。５はアドレ
ス部であり、データ部４の各ブロックに対応して、有効
ビットと主記憶装置上でのアドレスを保持している。
として保持している。データ部４はＭ組のセットからな
り、各セットはＮ個のブロックからなる。説明を理解し
やすいようにするために、本説明ではブロックは６４バ
イト境界の連続する６４バイトからなり、バッファメモ
リへのブロックの登録の単位は、８バイト境界の連続す
る８バイト（２ワード）であるものとする。５はアドレ
ス部であり、データ部４の各ブロックに対応して、有効
ビットと主記憶装置上でのアドレスを保持している。
このようなバッファメモリを有する従来の情報処理装置
では、オペランドの書き込み瓢照要求のアドレスが、主
記憶装置からバッファメモリに登録されつつあるブロッ
ク内に存在することが判定された場合には、そのブロッ
クのバッファメモリへの登録が完全に終了してから、オ
ペランドの書き込み参照が実施されていた。この場合、
ノくラフアメモリに登録されつつあるブロックの、既に
登録の終了したワードに対する書き込み参照要求も、登
録が完全に終了するまで待だされるという欠点があった
。
では、オペランドの書き込み瓢照要求のアドレスが、主
記憶装置からバッファメモリに登録されつつあるブロッ
ク内に存在することが判定された場合には、そのブロッ
クのバッファメモリへの登録が完全に終了してから、オ
ペランドの書き込み参照が実施されていた。この場合、
ノくラフアメモリに登録されつつあるブロックの、既に
登録の終了したワードに対する書き込み参照要求も、登
録が完全に終了するまで待だされるという欠点があった
。
本発明の目的は、上述した従来技術の欠点を補うことＫ
あり、バックアメモリを有する中央処理装置の処理をよ
り１高速に主記憶装置からバッファメモリへ転送された
ブロックが完全に登録ヶ終了する以前に登録済の一部の
データに対してアクセスｌ可能にする手段ｌ提供するこ
とにある。
あり、バックアメモリを有する中央処理装置の処理をよ
り１高速に主記憶装置からバッファメモリへ転送された
ブロックが完全に登録ヶ終了する以前に登録済の一部の
データに対してアクセスｌ可能にする手段ｌ提供するこ
とにある。
本発明は、主記憶装置からバッファメモリへのブロック
の登録中に、既に登録の終了した先頭ワードに対してオ
ペランド書き込み参照を実施する手段を設けて上記目的
ｌ達成するものであり、その構成は、主記憶装置の内容
の一部の写しを保持するバッファメモリを中央処理装置
内に有する情報処理装置ニおいて、通常の読み出し要求
および書き込み要求の他に、同一番地に対する読み出し
参照と書き込み参照とを連続して実行する要求なもつバ
ッファメモリ参照手段と、該同一番地に対する読み出し
参照と書き込み参照とｔ連続して実行する際、まずバッ
クアメモリの読み出し参照を行ない、ここで当該番地が
バッファメモリ上に存在しなかった場合に後続の書き込
み１照ｌ中止し、主記憶装置に対して当該番地を含むブ
ロックの読み出しを要求する手段と、主記憶装置からバ
ックアメモリへ該ブロックを転送し、要求のあった番地
のワードを先頭としてバッファメモリへ登録するととも
に、該先頭のワードをバッファメモリから分岐して＃ｌ
ｌ髪求元へ送る手段と、上記バッファメモリへの先頭ワ
ードの登録に連続してバッファメモリに対する同一番地
の書き込み動作を行なう手段とを有することを特徴とす
るものである。
の登録中に、既に登録の終了した先頭ワードに対してオ
ペランド書き込み参照を実施する手段を設けて上記目的
ｌ達成するものであり、その構成は、主記憶装置の内容
の一部の写しを保持するバッファメモリを中央処理装置
内に有する情報処理装置ニおいて、通常の読み出し要求
および書き込み要求の他に、同一番地に対する読み出し
参照と書き込み参照とを連続して実行する要求なもつバ
ッファメモリ参照手段と、該同一番地に対する読み出し
参照と書き込み参照とｔ連続して実行する際、まずバッ
クアメモリの読み出し参照を行ない、ここで当該番地が
バッファメモリ上に存在しなかった場合に後続の書き込
み１照ｌ中止し、主記憶装置に対して当該番地を含むブ
ロックの読み出しを要求する手段と、主記憶装置からバ
ックアメモリへ該ブロックを転送し、要求のあった番地
のワードを先頭としてバッファメモリへ登録するととも
に、該先頭のワードをバッファメモリから分岐して＃ｌ
ｌ髪求元へ送る手段と、上記バッファメモリへの先頭ワ
ードの登録に連続してバッファメモリに対する同一番地
の書き込み動作を行なう手段とを有することを特徴とす
るものである。
通算、情報処理装置では、主記憶装置から登録中のバッ
ファメモリのブロックの中の既に登録の終了した先頭ワ
ードに対するー、オペランドの書き込み参照要求がしば
しば行わわる。
ファメモリのブロックの中の既に登録の終了した先頭ワ
ードに対するー、オペランドの書き込み参照要求がしば
しば行わわる。
たとえば、以下の３種の命令に類する命令体系を有する
情報処理装置においては、主記憶装置から登録しつつあ
るバッファメモリのブロックの中の既に登録の終了した
先頭ワードに対する書き込み参照要求が生じる。
情報処理装置においては、主記憶装置から登録しつつあ
るバッファメモリのブロックの中の既に登録の終了した
先頭ワードに対する書き込み参照要求が生じる。
■ＡＮＤ ＩＭＭＥＤＩＡＴＥ命令
第３図（ａ）に示すような命令語で表現される。Ｂ１（
ペースレジスタ値）とＤＩ（変位）によって定義される
オペランドアドレスにあるバイトの各ビットとＩ２の各
ビットの論理積を作って、オペランドアドレスにストア
する。
ペースレジスタ値）とＤＩ（変位）によって定義される
オペランドアドレスにあるバイトの各ビットとＩ２の各
ビットの論理積を作って、オペランドアドレスにストア
する。
■ＯＲＩＭＭＥＤＩＡＴＥ命令
第３図（ｂ） Ｋ示すような命令語で表現される。Ｂ１
とＤＩＫよって定義されるオペランドアドレスにあるバ
イトの各バイトとＩ２の各ビットの論理和１作って、オ
ペランドアドレスにストアする。
とＤＩＫよって定義されるオペランドアドレスにあるバ
イトの各バイトとＩ２の各ビットの論理和１作って、オ
ペランドアドレスにストアする。
■ＥＯＲＩＭＭＥＤＩＡＴＥ命令
第３図（ｃ） Ｋ示すような命令語で表現される。Ｂ１
とＤＩＫよって定義されるオペランドアドレスにあるバ
イトの各ビットとＩ２の各ビットの排他的論理和を作っ
て、オペランドアドレスにストアする。
とＤＩＫよって定義されるオペランドアドレスにあるバ
イトの各ビットとＩ２の各ビットの排他的論理和を作っ
て、オペランドアドレスにストアする。
こねら３種に類する命令を実行するにあたって、中央処
理装置は、先ず、オペランドアドレスなフェッチしよう
とする。このとき、オペランドアドレスを含むブロック
がバッファメモリに存在すれは、上記の各論理演算を施
した後、バッファメモリと、主記憶装置ｉ１にストアを
行なう。他方、オペランドアドレスを含むブロックがバ
ッファメモリに存在しない場合には、主記憶装置に対し
て、オペランドアドレスケ含むブロックの読み出しヲ要
求シ、バッファメモリに登録する。バッファメモリへの
登録の一回の単位をワードと仮定すれば、ｎワードから
なるブロックのバッファメモリへの登録は、ｎ回にわた
ることになる。ｎはブロックの大きさをワードの大きさ
で除した値である。
理装置は、先ず、オペランドアドレスなフェッチしよう
とする。このとき、オペランドアドレスを含むブロック
がバッファメモリに存在すれは、上記の各論理演算を施
した後、バッファメモリと、主記憶装置ｉ１にストアを
行なう。他方、オペランドアドレスを含むブロックがバ
ッファメモリに存在しない場合には、主記憶装置に対し
て、オペランドアドレスケ含むブロックの読み出しヲ要
求シ、バッファメモリに登録する。バッファメモリへの
登録の一回の単位をワードと仮定すれば、ｎワードから
なるブロックのバッファメモリへの登録は、ｎ回にわた
ることになる。ｎはブロックの大きさをワードの大きさ
で除した値である。
ところで、主記憶装置からバッファメモリへの登録のＩ
Ｉ序な、修景とするオペランドアドレスを含むワードか
ら開始するように制御することは通常、行われているこ
とであり、公知の事実である。
Ｉ序な、修景とするオペランドアドレスを含むワードか
ら開始するように制御することは通常、行われているこ
とであり、公知の事実である。
本発明ではこの点に着目し、上記３命令に類する命令の
実行時において、オペランドアドレスがバッファメモリ
に存在しない場合に、主記憶装置からバックアメモリへ
のブロックの登録が開始された後、登録されつつあるブ
ロック内の登録の終了した先頭ワードに対してオペラン
ドデータに上記の各＠理演算を施した後、バッファメモ
リにストアすることな可能Ｋｊる。
実行時において、オペランドアドレスがバッファメモリ
に存在しない場合に、主記憶装置からバックアメモリへ
のブロックの登録が開始された後、登録されつつあるブ
ロック内の登録の終了した先頭ワードに対してオペラン
ドデータに上記の各＠理演算を施した後、バッファメモ
リにストアすることな可能Ｋｊる。
第４図は、本発明の１実施例構成を示し、中央処理装置
のバッファメモリを中心とする要部構成図である。図中
、４はバッファメモリのデータ部、５はバッフアメそり
のアドレス部、６は命令制御部ＩＵ、７は演算部ＥＵ、
８はレジスタＭＩＲ。
のバッファメモリを中心とする要部構成図である。図中
、４はバッファメモリのデータ部、５はバッフアメそり
のアドレス部、６は命令制御部ＩＵ、７は演算部ＥＵ、
８はレジスタＭＩＲ。
９はレジスタＢＷＲ，１０はレジスタＢＤＲ，１１はレ
ジスタｉｗｉ、ｉ２はレジスタｏｗｒｔ、ｉ３はレジス
タＭＷＲ，１４はレジスタＭＡ ＦＬ、１５はレジスタ
ＢＦＡＲ１”１６はレジスタＥＡＲ，１７はレジスタＢ
ＡＲ，１８および１９は選択回路、２０は比較回路、２
１は制御線、２２および２３はアドレス線、２４および
２５はデータ線を表わす。
ジスタｉｗｉ、ｉ２はレジスタｏｗｒｔ、ｉ３はレジス
タＭＷＲ，１４はレジスタＭＡ ＦＬ、１５はレジスタ
ＢＦＡＲ１”１６はレジスタＥＡＲ，１７はレジスタＢ
ＡＲ，１８および１９は選択回路、２０は比較回路、２
１は制御線、２２および２３はアドレス線、２４および
２５はデータ線を表わす。
なお、本実施例は、ストア番地がバッファメモリにあわ
は、バッファメモリにストアすると同時ニ主記憶装置ｉ
ｉＫもストアするいわゆるストアスル一方式のバッファ
メモリシステムのものである。
は、バッファメモリにストアすると同時ニ主記憶装置ｉ
ｉＫもストアするいわゆるストアスル一方式のバッファ
メモリシステムのものである。
中央処理装置内における命令の実行は次のようにして行
なわれる。命令制御部ＩＵ６（以下ＩＵと呼ぶ）がアド
レス線２２を使用して実行すべき癲令のアドレスを、レ
ジスタＥＡＲＬ ６ （以下ＥＡＲと呼ぶ）ＶＣ送り、
実行すべき命令のアドレスが、バッファメモリのアドレ
ス部５Ｆｃ存在するかどうかが、比較回路２０で調べら
れる。
なわれる。命令制御部ＩＵ６（以下ＩＵと呼ぶ）がアド
レス線２２を使用して実行すべき癲令のアドレスを、レ
ジスタＥＡＲＬ ６ （以下ＥＡＲと呼ぶ）ＶＣ送り、
実行すべき命令のアドレスが、バッファメモリのアドレ
ス部５Ｆｃ存在するかどうかが、比較回路２０で調べら
れる。
実行すべき命令のアドレスがバックアメモリのアドレス
部５Ｖｃ存在することが判明すると、バッファメモリの
データ部４から読み出したＮ個のブロックのいずれかが
、選択回路１８で選択され、ブロック内の実行すべき命
令のワードが、レジスタＢＤ）ｔｌ Ｏ（以下ＢＤＲと
呼ぶ）および選択回路１９を経て、レジスタＩＷＲＩ
１ （以下ＩＷＲと呼ぶ）からＩＵＶｃ送られ、実行さ
れる。
部５Ｖｃ存在することが判明すると、バッファメモリの
データ部４から読み出したＮ個のブロックのいずれかが
、選択回路１８で選択され、ブロック内の実行すべき命
令のワードが、レジスタＢＤ）ｔｌ Ｏ（以下ＢＤＲと
呼ぶ）および選択回路１９を経て、レジスタＩＷＲＩ
１ （以下ＩＷＲと呼ぶ）からＩＵＶｃ送られ、実行さ
れる。
実行すべき命令のアドレスがバッファメモリのアドレス
部５に存在しない場合には、レジスタＭＡＲＩ ４ （
以下ＭＡＲと呼ぶ）から主記憶装置に対して、当該命令
を含むブロックの読み出し要求な出す。
部５に存在しない場合には、レジスタＭＡＲＩ ４ （
以下ＭＡＲと呼ぶ）から主記憶装置に対して、当該命令
を含むブロックの読み出し要求な出す。
主記憶装置から読み出されたブロックは、前述したよう
に８バイト（２ワ〜ド）ずつ８回に分けてレジスタＭＩ
Ｒ８（以下？’ｖｌ Ｉ Ｒと呼ぶ）からレジスタＢＷ
Ｒ９（以下ＢＷＲと呼ぶ）を経て、バッファメモリのデ
ータ部４に登録され、そねとともに実行すべき命令を含
む先頭のワードが、データ線２４および選択回路１９を
経て、ＩＷｒｔからＩＵに送られ実行される。
に８バイト（２ワ〜ド）ずつ８回に分けてレジスタＭＩ
Ｒ８（以下？’ｖｌ Ｉ Ｒと呼ぶ）からレジスタＢＷ
Ｒ９（以下ＢＷＲと呼ぶ）を経て、バッファメモリのデ
ータ部４に登録され、そねとともに実行すべき命令を含
む先頭のワードが、データ線２４および選択回路１９を
経て、ＩＷｒｔからＩＵに送られ実行される。
命令実行にあたっては、ＩＵは制御線２１Ｙ使用して、
演算部ＥＵ７ （以下ＥＵと呼ぶ）Ｋ各種指令な送り、
演算を行なわせる。ＥＵが必要とする１ｆ？ｌのオペラ
ンドデータは、ＩＵの命令語の読み出しと同様に、バッ
クアメモリまたは主記憶装置から読み出さね、レジスタ
０ＷＲＩ ２ （Ｊｇ下ＯＷＲと呼ぶ）を使用して送ら
社る。
演算部ＥＵ７ （以下ＥＵと呼ぶ）Ｋ各種指令な送り、
演算を行なわせる。ＥＵが必要とする１ｆ？ｌのオペラ
ンドデータは、ＩＵの命令語の読み出しと同様に、バッ
クアメモリまたは主記憶装置から読み出さね、レジスタ
０ＷＲＩ ２ （Ｊｇ下ＯＷＲと呼ぶ）を使用して送ら
社る。
また、ＥＵの演算結果を省き込むべきアドレスを含むブ
ロックがバッファメモリ上に登録されている場合には、
演算結果は、データ線２５がらＢＷＲ４経てバッファメ
モリにストアされるとともに、レジスタＭＷ）４１３（
以下ＭＷＲと呼ぶ）を経て、主記憶装置にストアされる
。
ロックがバッファメモリ上に登録されている場合には、
演算結果は、データ線２５がらＢＷＲ４経てバッファメ
モリにストアされるとともに、レジスタＭＷ）４１３（
以下ＭＷＲと呼ぶ）を経て、主記憶装置にストアされる
。
さらに、ＥＵの演算結果を書き込むべきアドレスを含む
ブロックが、バッファメモリに登録されていない場合に
は、ＭＷＲを経て主記憶装置にのみストアを行なう。
ブロックが、バッファメモリに登録されていない場合に
は、ＭＷＲを経て主記憶装置にのみストアを行なう。
さらに、本実施例においては、ＩＵおよびＥＵから同一
番地に対する読み出し参照と書き込み参照を連続して行
なわせる要求にゎを、以後フェッチアンドストアオペレ
ーション、またはＦ＆ＳＴ敬求と呼ぶ）が出された場合
には、先ず、バッファメモリにそのオペランドのアドレ
スが登録されテイルがどうか’＆Ｍべ、登録されていわ
ハ、バックアメモリがら０ＷＲｙＩｌ−使用してＥＵＫ
オペランドを送り、引きつづき、ＥＵからのストアデー
タをバッファメモリおよび主記憶装置に省き込む動作を
行なう。このとき、書き込まわるデータは、バックアメ
モリから読み出されたオペランドデータに対して、ＥＵ
で前記の３命令のそわぞネによる論理演算を施したもの
である。
番地に対する読み出し参照と書き込み参照を連続して行
なわせる要求にゎを、以後フェッチアンドストアオペレ
ーション、またはＦ＆ＳＴ敬求と呼ぶ）が出された場合
には、先ず、バッファメモリにそのオペランドのアドレ
スが登録されテイルがどうか’＆Ｍべ、登録されていわ
ハ、バックアメモリがら０ＷＲｙＩｌ−使用してＥＵＫ
オペランドを送り、引きつづき、ＥＵからのストアデー
タをバッファメモリおよび主記憶装置に省き込む動作を
行なう。このとき、書き込まわるデータは、バックアメ
モリから読み出されたオペランドデータに対して、ＥＵ
で前記の３命令のそわぞネによる論理演算を施したもの
である。
上記Ｆ＆ＳＴ要求によるオペランドデータがバッファメ
モリ内に存在しない場合には、主記憶装置にそのオペラ
ンドを含むブロックの読み出し要求な出し、前述した命
令語の読み出しと同様に、ＥＵが必要とするオペランド
データを含むワードを先頭にしてバッファメモリに’！
き込むとともに、データ線２４から選択回路１９を経て
Ｅ Ｕ Ｋ送られる。
モリ内に存在しない場合には、主記憶装置にそのオペラ
ンドを含むブロックの読み出し要求な出し、前述した命
令語の読み出しと同様に、ＥＵが必要とするオペランド
データを含むワードを先頭にしてバッファメモリに’！
き込むとともに、データ線２４から選択回路１９を経て
Ｅ Ｕ Ｋ送られる。
ＥＵは、このオペランドに対して、前記の３命令のそわ
ぞｆｉＫよる論理演算を雄し、データ線２５に書き込み
データを乗せる。前記主記憶装置からのブロックの登録
の先頭ワードのバッファメモリへの書き込みに引きつづ
いて、ＥＵからの１き込みデータを、バッファメモリと
主記憶装置に省き込む。
ぞｆｉＫよる論理演算を雄し、データ線２５に書き込み
データを乗せる。前記主記憶装置からのブロックの登録
の先頭ワードのバッファメモリへの書き込みに引きつづ
いて、ＥＵからの１き込みデータを、バッファメモリと
主記憶装置に省き込む。
ｍ５１ＮＩ （ａＬ （ｂ）は本実奥側におけるＦ＆Ｓ
Ｔ要求の動作をタイムチャートで示したものである。第
５図（ａ）は、Ｆ＆ＳＴ要求のオペランドがバックアメ
モリ内に存在する場合を示し、第５図（ｂ）は、要求オ
ペランドがバッファメモリ内に存在しない場合を示して
いる。図中のＰ、Ｔ、Ｂ、Ｒ，Ｗ、Ｓはバッファメモリ
なアクセスするにあたってのパイプラインのタイミング
を示しており、それぞれ、以下の意味を持つ。
Ｔ要求の動作をタイムチャートで示したものである。第
５図（ａ）は、Ｆ＆ＳＴ要求のオペランドがバックアメ
モリ内に存在する場合を示し、第５図（ｂ）は、要求オ
ペランドがバッファメモリ内に存在しない場合を示して
いる。図中のＰ、Ｔ、Ｂ、Ｒ，Ｗ、Ｓはバッファメモリ
なアクセスするにあたってのパイプラインのタイミング
を示しており、それぞれ、以下の意味を持つ。
Ｐ・・・・・・バッファメモリアクセスのプライオリテ
ィサイクルＴ・・・・・・バッファメモリのアドレス部
の般１み出しサイクルＢ・・・・・・バッファメモリの
データ部の読み出しサイクルＲ・・・・・・後処理サイ
クル Ｗ・・・・・・バッファメモリのアドレス部の１、き込
みサイクルＳ・・・・・・バッファメモリのデータ部の
壱−き込みサイクル第５図（ａ）［おいて、ＩＵからの
Ｆ＆ＳＴ要求により、バッファメモリのアドレス部の読
み出しを行すい、オペランドアドレスがバッファメモリ
に存在ｊｔｌば、バッファメモリのデータ部を読み出し
て、ＯＷＲからＥＵＶｒオペランドデータを送る。
ィサイクルＴ・・・・・・バッファメモリのアドレス部
の般１み出しサイクルＢ・・・・・・バッファメモリの
データ部の読み出しサイクルＲ・・・・・・後処理サイ
クル Ｗ・・・・・・バッファメモリのアドレス部の１、き込
みサイクルＳ・・・・・・バッファメモリのデータ部の
壱−き込みサイクル第５図（ａ）［おいて、ＩＵからの
Ｆ＆ＳＴ要求により、バッファメモリのアドレス部の読
み出しを行すい、オペランドアドレスがバッファメモリ
に存在ｊｔｌば、バッファメモリのデータ部を読み出し
て、ＯＷＲからＥＵＶｒオペランドデータを送る。
ＥＵはＯＷＲのデータに前記３命令による論理演算を施
し、ＥＵＳＤ（ＥＵストアデータの略）としてＢＷＲ，
ＭＷＲＫデータを送る。続いてパイプラインのＳのタイ
ミングで、データがバッファメモリに書き込まれて、処
理は終了する。
し、ＥＵＳＤ（ＥＵストアデータの略）としてＢＷＲ，
ＭＷＲＫデータを送る。続いてパイプラインのＳのタイ
ミングで、データがバッファメモリに書き込まれて、処
理は終了する。
第５図（ｂ）において、ＩＵからのＦ＆ＳＴ要求により
、バッファメモリ上にオペランドが存在しないことが判
明した場合には、バックアメモリのデータ部の読み出し
は行なわず、主記憶装置に対して当該オペランドを含む
ブロックの読み出しを要求する。
、バッファメモリ上にオペランドが存在しないことが判
明した場合には、バックアメモリのデータ部の読み出し
は行なわず、主記憶装置に対して当該オペランドを含む
ブロックの読み出しを要求する。
主記憶装置からの読み出しデータは、先ずバッファメモ
リをバイパスするプライオリティがとられ、パイプライ
ンのＲのタイミングでＯＷＲがらＥＵに送られ、前記３
命令による論理演算が行なわれた後、ＥＵＳＤとしてＦ
＆ＳＴ要求のパイプラインのＳのタイミングでバックア
メモリｖｃ書き込まれろ。このとき、すでにバッファメ
モリの登録（図中ｏＭＯＤＥ ＩＮ）のためのプライオ
リティはとられており、１７手前のＳのタイミングで、
オペランドのバッファメモリへの登録は終了している。
リをバイパスするプライオリティがとられ、パイプライ
ンのＲのタイミングでＯＷＲがらＥＵに送られ、前記３
命令による論理演算が行なわれた後、ＥＵＳＤとしてＦ
＆ＳＴ要求のパイプラインのＳのタイミングでバックア
メモリｖｃ書き込まれろ。このとき、すでにバッファメ
モリの登録（図中ｏＭＯＤＥ ＩＮ）のためのプライオ
リティはとられており、１７手前のＳのタイミングで、
オペランドのバッファメモリへの登録は終了している。
以上、述べたとおり、請求のオペラン
ドのバッファメモリへの登Ｈニ引きつづいて、同一オペ
ランドに対する省き込みが可能となる。
ランドに対する省き込みが可能となる。
上述した実施例はストアスル一方式のバッファメモリシ
ステムに基づくものとして説明されたが、ストアを必ず
バッファメモリに対して行ない、バッファメモリにスト
ア番地がない場合には、主記憶装置からバッファメモリ
へブロックフェッチしてからストアｆるスワップ方式の
バッファメモリの地合にも、全く同様に適用ｊることか
できる。
ステムに基づくものとして説明されたが、ストアを必ず
バッファメモリに対して行ない、バッファメモリにスト
ア番地がない場合には、主記憶装置からバッファメモリ
へブロックフェッチしてからストアｆるスワップ方式の
バッファメモリの地合にも、全く同様に適用ｊることか
できる。
以上述べたように、本発明によりは、主記憶装置からバ
ッファメモリへの登録が完全に終了していｔ「いブロッ
ク内の既に登録の完了した先頭ワードに対するオペラン
ドの書き込みが、請求を用いて実施することが可能にな
るので、バッファメモリを有する中央処理装置の処理の
高速化を図ることができる。
ッファメモリへの登録が完全に終了していｔ「いブロッ
ク内の既に登録の完了した先頭ワードに対するオペラン
ドの書き込みが、請求を用いて実施することが可能にな
るので、バッファメモリを有する中央処理装置の処理の
高速化を図ることができる。
第１図はバッファメモリ方式の情報処理装置の概念図、
第２図はバックアメモリの構成例を示す説明図、第３図
（ａ）、 （ｂＬ （Ｃ）は本発明が有効に機能する３
種の命令ｔそれぞれ示ｊ貌明図、第４図は本発明にもと
づく中央処理装置の１実施例構成図、第５図はＦ＆ＳＴ
要求の動作例を示すタイムチャートである。 図中、４はバッファメモリのデータ部、５はバッファメ
モリのアドレス部、６は命令制御部ＩＵ、７は演算部Ｅ
Ｕ、８乃至１７はレジスタ、１８および１９は選択回路
、２０は比較回路、２１は制御線、２２および２３はア
ドレス紳、２４および２５はデータ線ン示す。 特許出願人 富士通株式会社 代理人弁理士 長 谷 川 文廣 （外１名）
第２図はバックアメモリの構成例を示す説明図、第３図
（ａ）、 （ｂＬ （Ｃ）は本発明が有効に機能する３
種の命令ｔそれぞれ示ｊ貌明図、第４図は本発明にもと
づく中央処理装置の１実施例構成図、第５図はＦ＆ＳＴ
要求の動作例を示すタイムチャートである。 図中、４はバッファメモリのデータ部、５はバッファメ
モリのアドレス部、６は命令制御部ＩＵ、７は演算部Ｅ
Ｕ、８乃至１７はレジスタ、１８および１９は選択回路
、２０は比較回路、２１は制御線、２２および２３はア
ドレス紳、２４および２５はデータ線ン示す。 特許出願人 富士通株式会社 代理人弁理士 長 谷 川 文廣 （外１名）
Claims (1)
- 主記憶装置の内容の一部の写しを保持するバッファメモ
リを中央処理装置内に有する情報処理装＃において、通
常の読み出し要求および書き込み要求の他匠、同−属地
に対する読み出しか照と書き込み参照と奢連続して実行
する要求をもつバッファメモリ参照手段と、該同一番地
に対する読み出し参照と書き込み参照とを連続して実行
する際、まずバッファメモリの読み出し参照を行ない、
ここで当該番地がバッファメモリ上に存在しなかった場
合に後続の書き込み参照を中止し、主記憶装−、ニ対し
て当該番地ｌ含むブロックの読み出しを請求する手段と
、主記憶装置からバックアメモリへ該ブロックを転送し
、要求のあった番地のワードな先順としてバッファメモ
リへ登録するとともに、該先頭のワードをバッファメモ
リから分岐して参照要求元へ送る手段と、上記バッファ
メモリへの先頭ワードの登録に連続してバッファメモリ
に対する同一番地の書き込み動作を行な５手段とを有す
ることケ特徴とする情報処理装置におけるバッファメモ
リ制御方式。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231105A JPS60123944A (ja) | 1983-12-07 | 1983-12-07 | 情報処理装置におけるバツフアメモリ制御方式 |
| BR8406089A BR8406089A (pt) | 1983-11-30 | 1984-11-20 | Processo para controlar memoria intermediaria em aparelho de processamento de dados |
| CA000468354A CA1228678A (en) | 1983-11-30 | 1984-11-21 | Method for controlling buffer memory in data processing apparatus |
| AU35921/84A AU550540B2 (en) | 1983-11-30 | 1984-11-27 | Method for controlling buffer memory in data processing apparatus |
| KR8407464A KR900000480B1 (en) | 1983-11-30 | 1984-11-28 | Buffer memory control method into data processing apparatus |
| ES538096A ES8606688A1 (es) | 1983-11-30 | 1984-11-29 | Procedimiento para controlar una memoria intermedia de un aparato de proceso de datos |
| EP84402451A EP0144268B1 (en) | 1983-11-30 | 1984-11-30 | Method for controlling buffer memory in data processing apparatus |
| DE3486276T DE3486276T2 (de) | 1983-11-30 | 1984-11-30 | Verfahren zum Steuern eines Pufferspeichers in einem Datenverarbeitungsgerät. |
| CA000526259A CA1233273A (en) | 1983-11-30 | 1986-12-23 | Method for controlling buffer memory in data processing apparatus |
| US07/073,372 US4779193A (en) | 1983-11-30 | 1987-07-08 | Data processing apparatus for writing calculation result into buffer memory after the writing of the beginning word of the read data |
| US07/073,281 US4924425A (en) | 1983-11-30 | 1987-07-08 | Method for immediately writing an operand to a selected word location within a block of a buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231105A JPS60123944A (ja) | 1983-12-07 | 1983-12-07 | 情報処理装置におけるバツフアメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123944A true JPS60123944A (ja) | 1985-07-02 |
| JPH0526216B2 JPH0526216B2 (ja) | 1993-04-15 |
Family
ID=16918372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231105A Granted JPS60123944A (ja) | 1983-11-30 | 1983-12-07 | 情報処理装置におけるバツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196970A2 (en) | 1985-03-29 | 1986-10-08 | Fujitsu Limited | Buffer memory control system |
| US5740394A (en) * | 1993-10-07 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for transferring data divided into blocks with address boundaries |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5054249A (ja) * | 1973-09-11 | 1975-05-13 | ||
| JPS5489434A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Memory access control processing system |
-
1983
- 1983-12-07 JP JP58231105A patent/JPS60123944A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5054249A (ja) * | 1973-09-11 | 1975-05-13 | ||
| JPS5489434A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Memory access control processing system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196970A2 (en) | 1985-03-29 | 1986-10-08 | Fujitsu Limited | Buffer memory control system |
| US4737908A (en) * | 1985-03-29 | 1988-04-12 | Fujitsu Limited | Buffer memory control system |
| US5740394A (en) * | 1993-10-07 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for transferring data divided into blocks with address boundaries |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526216B2 (ja) | 1993-04-15 |
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