JPS6222165A - 主記憶装置アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データと共にキイ情報を保持している主記憶装置を有す
るデータ処理装置において、キイ情報を参照する処理を
伴うキイ参照処理付きアクセス時に、上記データに対す
るアクセスと並行してキイ情報をリードするよう構成し
て、その結果にもとづいて、並行して行いつつある上記
アクセスを続行するか否かを決定するようにすることに
よって。

アクセス処理を効率よく行い得るようにすることが開示
される。

〔産業上の利用分野〕

本発明は、主記憶装置アクセス制御方式、特にキイ参照
処理付きアクセスを行うデータ処理装置において、デー
タ・アクセスと並行してキイ情報リードを行うようにし
た主記憶装置アクセス制御方式に関するものである。

〔従来の技術〕

従来から主記憶装置における記憶内容であるデータが非
所望に破壊されたりすることを防止するためにキイ情報
を用意し、記憶内容に対するアクセスに当っては当該キ
イ情報を参照してチェックすることが行われている。　
　・ このような参照処理に当っては、従来、最初にキイ情報
をリードしてチェックし、対応するデータに対してリー
ド可あるいはライト可である場合に、当該リード・アク
セスあるいはライト・アクセスを起動するようにしてい
た。

〔発明が解決しようとする問題点〕

上記従来の処理の場４合には、　（ｉ）アクセスに要す
る時間が全体として長くなり、ポートの占有時間が長く
なること、（ｉｉ）ボートで待たされている間において
アクセスを起動しないようにするなどの制御を用意する
必要があること、などの問題が内在している。

〔問題点を解決するための手段〕

本発明は上記の点を解決するものであり、第１図は本発
明の原理構成図を示す０図中の符号１−〇は複数個存在
する主記憶装置の１つ、２は記憶制御装置、３−１．３
−２．・・・はバンク、４−０はキイ情報保持部、５−
０．５−１．・・・はレジスタであってバンク対応に用
意されているもの、６はアクセス情報保持レジスタ部、
７はデコーダ。

８はオア回路、９はキイ情報チェック部を表わしている
。

各バンクには記憶内容にあるデータが格納されており、
当冨亥各データに対するリードおよび／またはライトに
ついての保護を行うためのキイ情報がキイ情報保持部４
に格納されている。

〔作用〕

上述した如きキイ参照処理付きアクセスが行われる場合
、今仮にバンク３−２に対して当該アクセスが行われる
ものとすると、当該処理時のアドレス情報がデコーダ７
によって解読され、バンク３−２上の所定の番地に対し
てリードがかけられる。このとき、パイプライン・サイ
クルに同期してキイ情報保持部４に対するアドレスが一
緒に供給され、キイ情報保持部４に対してリードががけ
られる。

キイ情報保持部４は高速素子で構成されており。

キイ情報保持部４からは早期にキイ情報が読出されて記
憶制御装置２に転送される。そして１図示キイ情報チェ
ック部９においてチェックされる。

バンク３−２からのデータは遅れて読出されてくるが、
このとき次の如く処理される。

即ち、当該キイ参照処理付きアクセスがライト・アクセ
スであった場合において、　（ｉ）ライト可であったと
すると、上記リードしてきているデータの一部または全
部をライトすべきデータで置換え、バンク３−２上の当
該番地に格納し、（ｉｉ）ライト不可であったとすると
、当該ライト・アクセスにおける以降の処理を中止する
。また、キイ参照処理付きアクセスがリード・アクセス
であった場合において、　（ｉ）リード可であったとす
ると、上記リードしてきているデータをアクセス要求元
装置に転送し、（ｉｉ）リード不可であったとすると、
当該アクセス要求元装置への転送を中止する。

〔実施例〕

第２図は本発明が適用されるデータ処理装置の一実施例
を示し、第３図は本発明の処理に対応するタイム・チャ
ートを示す。

第２図において、符号１−ｔ、２．４−ｉは夫々第１図
に対応し、１０はプロセッサ、１１はチャネル・プロセ
ッサ、１２はサービス・プロセッサ、１３はシステム・
コンソール・インターフェイスを表わしている。図中の
プロセ・フサ１０．チヤネル・プロセッサ１１．サービ
ス・プロセ、アサ１２、システム・コンソール・インタ
ーフェイス１３は１本発明にいうアクセス要求元装置に
対応している。

アクセス要求元装置からのアクセス要求は、記憶制御装
置２に対して発せられ、記憶制御装置２は、当該アクセ
ス要求にもとづいて例えば主記憶装置１−０に対してア
クセスを行う。リード・アクセスであれば、リード・デ
ータがアクセス要求元装置に転送される。本発明の場合
、キイ参照処理付きアクセス時には、記憶制御装置２が
上述のバンク３−２に対するアクセスとキイ情報保持部
４−０に対するリードとを実質上並行して行うようにさ
れている。

第３図はタイム・チャートを示している。記憶制御装置
（ＭＣＵ）が９図示パイプライン（ｐｉｐｅ−目ｎｅ）
のサイクル「１」において、アクセス要求（ＭＳＵ−Ｇ
ｏ）とオペレーション・コード（ＯＰＣ）とアドレス（
ＡＤＤＲ）とを転送し、サイクル「２」においてライト
であればライト・データ（ＷＤ）を転送する。

主記憶装置（例えばＭＳＵ＃Ｏ）側においては。

サイクル「２」と「３」とにおいて夫々上記情報を受取
り、サイクル「３」において所望するバンク例えば３〜
２に対するアクセス要求（ＢＡＮＫ−Ｇｏ）とアドレス
（ＢＡＮＫ内ＡＤＤＲ）とを発してリードを行うと共に
キイ情報保持部に対してアドレス（ｋｅｙＡＤＤＲ）を
発する。

上述の如くキイ情報保持部は高速素子で構成されており
１例えばサイクル「７」においてキイ情報（Ｋ　ＲＤ）
が読出され１サイクル「８」において記憶制御装置（Ｍ
ＣＵ）におけるキイ情報チェック部９に転送される。そ
してサイクル「９」においてチェックされ、サイクル「
１０」においてアクセス不可であるか否かが判明する。

アクセス不可であった場合には、この旨が主記憶装置（
ＭＳＵ＃Ｏ）にサイクル「１１」において通知される。

アクセス不可であった場合には。

上述の如く以後の処理を中止する。

〔発明の効果〕

以上説明した如（９本発明によれば、キイ参照処理付き
アクセスを行う場合にも、アクセス動作を行うパイプラ
イン上のサイクル内でキイ参照を行うことが可能となり
、従来の場合の如くいわば２回に分けてアクセスを行う
如き必要がなくなる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図はシステム構成の
一実施例、第３図は一実施例タイム・チャートを示す。 図中、１−１は主記憶装置、２は記憶制御装置。 ３−３はバンク、４−１はキイ情報保持部、９はキイ情
報チェック部、１０．１１．１２．１３は夫々アクセス
要求元装置を表わす。 第　２［Ｚ］

Claims (1)

1. 【特許請求の範囲】 １つまたは複数のメモリ・バンク（３）をそなえると共
   に記憶内容に対する保護のためのキイ情報を保持する主
   記憶装置（１）、および該主記憶装置（１）に対するリ
   ード／ライト・アクセスを行うアクセス要求元装置（１
   ０）（１１）・・・を有するデータ処理装置において、 上記アクセス要求元装置（１０）（１１）・・・からの
   アクセスが上記キイ情報を参照する処理を伴うキイ参照
   処理付きアクセスである場合に、上記メモリ・バンク（
   ３）に対するリード・アクセスあるいはライト・アクセ
   スと実質上並行して、上記キイ情報をリードする処理を
   実行するよう構成し、当該リードされてきたキイ情報を
   チェックするキイ情報チェック部（９）をもうけ、 当該チェックの結果にもとづいてアクセスが禁止されて
   いることが判明したとき、当該アクセス処理中で、 当該アクセスがリードの場合には上記並行してリードさ
   れてきたデータを上記アクセス要求元装置（１０）（１
   １）・・・側へ転送することを禁止し、当該アクセスが
   ライトの場合には指示されたライト・データに対応する
   書込み処理を禁止するよう構成した ことを特徴とする主記憶装置アクセス制御方式。