JPH048825B2 - - Google Patents
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- JPH048825B2 JPH048825B2 JP59033022A JP3302284A JPH048825B2 JP H048825 B2 JPH048825 B2 JP H048825B2 JP 59033022 A JP59033022 A JP 59033022A JP 3302284 A JP3302284 A JP 3302284A JP H048825 B2 JPH048825 B2 JP H048825B2
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- 238000001514 detection method Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 9
- 238000006073 displacement reaction Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置におけるメモリのア
クセス制御方式に関し、特にバツフアメモリを介
してメモリアクセスを行うシステムにおいて、ア
クセスデータがバツフアメモリのデータ転送単位
のアドレス境界を越える場合に自動的に連続アク
セスを行うアクセス制御方式に関する。
クセス制御方式に関し、特にバツフアメモリを介
してメモリアクセスを行うシステムにおいて、ア
クセスデータがバツフアメモリのデータ転送単位
のアドレス境界を越える場合に自動的に連続アク
セスを行うアクセス制御方式に関する。
パイプライン型計算機では、待ちすなわちパイ
プラインインターロツクを生じることなくスムー
ズにパイプライン処理できることが望ましい。し
かし、実際には種々の物理的制約や後続命令の種
類などによつて、しばしば待ちが生じており、こ
の待ちをできるだけ少なくすることが処理を高速
化するために必要とされる。
プラインインターロツクを生じることなくスムー
ズにパイプライン処理できることが望ましい。し
かし、実際には種々の物理的制約や後続命令の種
類などによつて、しばしば待ちが生じており、こ
の待ちをできるだけ少なくすることが処理を高速
化するために必要とされる。
この待ちの原因の１つにラインクロスと呼ばれ
るものがある。これはバツフアメモリを介してメ
モリアクセスする際に、アドレスとデータ長との
関係からバツフアメモリのデータ転送単位のアド
レス境界をクロスして、アクセスが２度にわたる
ものである。
るものがある。これはバツフアメモリを介してメ
モリアクセスする際に、アドレスとデータ長との
関係からバツフアメモリのデータ転送単位のアド
レス境界をクロスして、アクセスが２度にわたる
ものである。
すなわちバツフアメモリは、その構造上同時に
アクセスできるデータの大きさが定まつており、
これをｎバイト単位（ことえばｎ＝64）とする
と、第１図に斜線を付して例示されているよう
に、アクセスすべきデータのアドレスとデータ長
によつては、第１回のアクセス単位（ラインと呼
ばれる）でデータが完結せず、右端のアドレス境
界をクロスして第２回のアクセス単位にまたがる
場合が起こる。このようなラインクロスが検出さ
れた場合には、第１回のアクセス後、次のライン
を読み出すため続けて第２回のアクセスが実行さ
れる。
アクセスできるデータの大きさが定まつており、
これをｎバイト単位（ことえばｎ＝64）とする
と、第１図に斜線を付して例示されているよう
に、アクセスすべきデータのアドレスとデータ長
によつては、第１回のアクセス単位（ラインと呼
ばれる）でデータが完結せず、右端のアドレス境
界をクロスして第２回のアクセス単位にまたがる
場合が起こる。このようなラインクロスが検出さ
れた場合には、第１回のアクセス後、次のライン
を読み出すため続けて第２回のアクセスが実行さ
れる。
従来方式では、データアクセスがこのｎバイト
の単位をクロスするアクセスであるか否かの判断
を、アドレス計算を終了してからバツフアメモリ
をアクセスするのと同時的に行つていた。第２図
はこのような従来方式によるアクセス制御回路構
成を示したもので、１はベースレジスタBR、２
はインデクスレジスタXR、３はデイスプレイス
メントレジスタDR、４はアドレス修飾のための
アドレス計算を行う実効アドレス発生器EAG、
５は実効アドレスレジスタEAR、６はラインク
ロス検出回路、７はアドレスレジスタAR、８は
加算器ADDER、９はバツフアメモリBS、１０
はオペランドワードレジスタOWRである。
の単位をクロスするアクセスであるか否かの判断
を、アドレス計算を終了してからバツフアメモリ
をアクセスするのと同時的に行つていた。第２図
はこのような従来方式によるアクセス制御回路構
成を示したもので、１はベースレジスタBR、２
はインデクスレジスタXR、３はデイスプレイス
メントレジスタDR、４はアドレス修飾のための
アドレス計算を行う実効アドレス発生器EAG、
５は実効アドレスレジスタEAR、６はラインク
ロス検出回路、７はアドレスレジスタAR、８は
加算器ADDER、９はバツフアメモリBS、１０
はオペランドワードレジスタOWRである。
実効アドレス発生器EAGは、命令で指示され
たオペランドアドレスの修飾要素Ｂ、Ｘ、Ｄを加
算して実効アドレスを作成し、実効アドレスレジ
スタEARに格納する。EAR中の実効アドレスは
次にバツフアメモリBSとラインクロス検出回路
とアドレスレジスタARへ供給され、BSでデータ
アクセスが実行されると同時に、ラインクロスの
有無が検出される。加算器ADDERは、AR中の
実効アドレスに64（バイト）を加算し、ラインク
ロスが生じた場合の次のラインアクセスのための
アドレスを準備する。
たオペランドアドレスの修飾要素Ｂ、Ｘ、Ｄを加
算して実効アドレスを作成し、実効アドレスレジ
スタEARに格納する。EAR中の実効アドレスは
次にバツフアメモリBSとラインクロス検出回路
とアドレスレジスタARへ供給され、BSでデータ
アクセスが実行されると同時に、ラインクロスの
有無が検出される。加算器ADDERは、AR中の
実効アドレスに64（バイト）を加算し、ラインク
ロスが生じた場合の次のラインアクセスのための
アドレスを準備する。
ラインクロス検出回路が、EAR中の実効アド
レスおよびデータ長Ｌに基づいてラインクロスの
発生を検出したとき、加算器ADDERの出力を
EARへ転送し、２回目のアクセスを実行させる。
レスおよびデータ長Ｌに基づいてラインクロスの
発生を検出したとき、加算器ADDERの出力を
EARへ転送し、２回目のアクセスを実行させる。
第３図は、第２図に示した従来例の構成を制御
するパイプラインのタイミング図であり、ａは命
令制御ユニツトパイプラインのタイミング、ｂは
バツフアアクセスユニツトパイプラインのタイミ
ングを示す。
するパイプラインのタイミング図であり、ａは命
令制御ユニツトパイプラインのタイミング、ｂは
バツフアアクセスユニツトパイプラインのタイミ
ングを示す。
なお、図中の各サイクルの記号の内容を以下に
示す。
示す。
Ｄ：デコードサイクル
Ａ：オペランドアドレス計算サイクル
Ｔ：転送サイクル
Ｂ：オペランドアクセスのためのバツフアサイ
クル Ｅ：演算実行サイクル Ｗ：書き込みサイクル Ｐ：プライオリテイサイクル Ｒ：レジスタリードサイクル の命令を実行するために、のバツフアアク
セスが実行され、Ａサイクルでアドレス計算した
後のＴサイクルでラインクロスが検出される。こ
のため、のように１サイクルおいて２回目のバ
ツフアアクセス（Ｐサイクル）が実行され、結局
必要な全データを得るために、図示のように、
には２サイクルＥの待ちが生じるという問題があ
つた。
クル Ｅ：演算実行サイクル Ｗ：書き込みサイクル Ｐ：プライオリテイサイクル Ｒ：レジスタリードサイクル の命令を実行するために、のバツフアアク
セスが実行され、Ａサイクルでアドレス計算した
後のＴサイクルでラインクロスが検出される。こ
のため、のように１サイクルおいて２回目のバ
ツフアアクセス（Ｐサイクル）が実行され、結局
必要な全データを得るために、図示のように、
には２サイクルＥの待ちが生じるという問題があ
つた。
本発明の目的は、ラインクロスにより生じる待
ちの長さを最小限にしてアクセスの高速化を図る
ことにあり、そのためラインクロスの検出タイミ
ングを早めて、アドレス計算と同時に行うことに
より、続く次のサイクルで次のラインへのアクセ
スを可能にするものである。
ちの長さを最小限にしてアクセスの高速化を図る
ことにあり、そのためラインクロスの検出タイミ
ングを早めて、アドレス計算と同時に行うことに
より、続く次のサイクルで次のラインへのアクセ
スを可能にするものである。
本発明の構成は、バツフアメモリを備えたデー
タ処理装置において、 前記バツフアメモリにアクセスすべきアクセス
アドレスをベースレジスタ、インデクスレジス
タ、デイスプレイスメントレジスタより計算する
第１のアドレス計算器と、 前記バツフアメモリより１度のアクセスで同時
に読みだされるデータの単位幅がｎバイトである
とき、前記第１のアドレス計算器により計算され
たアクセスアドレスとデータ長とで示されるアク
セスデータが上記ｎバイトのアドレス境界を越え
るか否かを検出するアドレス境界回路と、 前記アドレス境界検出回路が前記アクセスすべ
きアドレスがアクセス境界を越えると検出した時
に境界を越えたデータの位置するアドレスを計算
する第２のアドレス計算器とを有し、 前記データ処理装置は、第１のアドレス計算器
によりバツフアメモリにアクセスするアクセスア
ドレスのアドレス計算を行うアドレス計算サイク
ルと、 前記アドレス計算サイクルで計算されたアドレ
スで、バツフアメモリにアクセスする為のサイク
ルであつて前記アドレス計算サイクルの後に位置
するバツフアメモリアクセスサイクルを有するパ
イプライン制御を行う装置であり、 前記アドレス計算サイクルでアクセスアドレス
が計算された時に、前記アドレス計算サイクル内
で前記アドレス境界検出回路は、前記アクセスア
ドレスが前記ｎバイトの境界を越えるかどうか検
出し、 前記ｎバイトを越えると検出された時は、前記
バツフアメモリアクセスサイクルで前記第２のア
ドレス計算器はアクセスアドレスを計算し同時に
前記第１のアドレス計算器で計算されたアクセス
アドレスでバツフアメモリにアクセスを開始し、 次のタイミングで、前記バツフアメモリアクセ
スサイクルで前記第２のアドレス計算器によつて
計算されたアクセスアドレスでバツフアメモリに
アクセスを開始することを特徴とするものであ
る。
タ処理装置において、 前記バツフアメモリにアクセスすべきアクセス
アドレスをベースレジスタ、インデクスレジス
タ、デイスプレイスメントレジスタより計算する
第１のアドレス計算器と、 前記バツフアメモリより１度のアクセスで同時
に読みだされるデータの単位幅がｎバイトである
とき、前記第１のアドレス計算器により計算され
たアクセスアドレスとデータ長とで示されるアク
セスデータが上記ｎバイトのアドレス境界を越え
るか否かを検出するアドレス境界回路と、 前記アドレス境界検出回路が前記アクセスすべ
きアドレスがアクセス境界を越えると検出した時
に境界を越えたデータの位置するアドレスを計算
する第２のアドレス計算器とを有し、 前記データ処理装置は、第１のアドレス計算器
によりバツフアメモリにアクセスするアクセスア
ドレスのアドレス計算を行うアドレス計算サイク
ルと、 前記アドレス計算サイクルで計算されたアドレ
スで、バツフアメモリにアクセスする為のサイク
ルであつて前記アドレス計算サイクルの後に位置
するバツフアメモリアクセスサイクルを有するパ
イプライン制御を行う装置であり、 前記アドレス計算サイクルでアクセスアドレス
が計算された時に、前記アドレス計算サイクル内
で前記アドレス境界検出回路は、前記アクセスア
ドレスが前記ｎバイトの境界を越えるかどうか検
出し、 前記ｎバイトを越えると検出された時は、前記
バツフアメモリアクセスサイクルで前記第２のア
ドレス計算器はアクセスアドレスを計算し同時に
前記第１のアドレス計算器で計算されたアクセス
アドレスでバツフアメモリにアクセスを開始し、 次のタイミングで、前記バツフアメモリアクセ
スサイクルで前記第２のアドレス計算器によつて
計算されたアクセスアドレスでバツフアメモリに
アクセスを開始することを特徴とするものであ
る。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第４図は本発明の１実施例回路の構成図であ
り、１はベースレジスタBR、２はインデクスレ
ジスタXR、３はデイスプレイスメントレジスタ
DR、４はアドレス修飾のためのアドレス計算を
行う実効アドレス発生器EAG、６はラインクロ
ス検出回路、８は加算器ADDER、９はバツフア
メモリBS、１０はオペランドワードレジスタ
OWR、１１は実効アドレスレジスタEARI、１
２は実効アドレスレジスタEARを示す。
り、１はベースレジスタBR、２はインデクスレ
ジスタXR、３はデイスプレイスメントレジスタ
DR、４はアドレス修飾のためのアドレス計算を
行う実効アドレス発生器EAG、６はラインクロ
ス検出回路、８は加算器ADDER、９はバツフア
メモリBS、１０はオペランドワードレジスタ
OWR、１１は実効アドレスレジスタEARI、１
２は実効アドレスレジスタEARを示す。
本実施例において、実効アドレス発生器EAG
は、BR、XR、DRの内容にしたがつてアドレス
計算を行い、実効アドレスを作成して、第１およ
び第２の実効アドレスEARI、EARIIに格納す
る。
は、BR、XR、DRの内容にしたがつてアドレス
計算を行い、実効アドレスを作成して、第１およ
び第２の実効アドレスEARI、EARIIに格納す
る。
ラインクロス検出回路は、アドレス発生器
EAGからEARへの実効アドレス出力タイミング
よりも前に、アドレス計算と並行してラインクロ
ス検出を実行する。
EAGからEARへの実効アドレス出力タイミング
よりも前に、アドレス計算と並行してラインクロ
ス検出を実行する。
加算器ADDERは、EAGからEARへ実効ア
ドレスが転送されると、直ちにEARの実効ア
ドレスに64（バイト）を加算し、次にラインをア
クセスするためのアドレスを発生する。加算器
ADDERが発生したアドレスは、ラインクロス検
出回路６がラインクロスを検出しているときに
EARIに転送される。
ドレスが転送されると、直ちにEARの実効ア
ドレスに64（バイト）を加算し、次にラインをア
クセスするためのアドレスを発生する。加算器
ADDERが発生したアドレスは、ラインクロス検
出回路６がラインクロスを検出しているときに
EARIに転送される。
ラインクロスが検出されている場合には、バツ
フアメモリBSから最初のラインのデータが読み
出された後、続くサイクルで再びバツフアアクセ
スが実行され、EARIに格納されている次のライ
ンのアドレスがバツフアメモリBSに供給される。
フアメモリBSから最初のラインのデータが読み
出された後、続くサイクルで再びバツフアアクセ
スが実行され、EARIに格納されている次のライ
ンのアドレスがバツフアメモリBSに供給される。
第５図は、本発明方式におけるパイプライン制
御のタイミング図であり、第３図と同様に、ａは
命令制御ユニツトパイプラインのタイミング、ｂ
はバツフアアクセスユニツトパイプラインのタイ
ミングを示している。
御のタイミング図であり、第３図と同様に、ａは
命令制御ユニツトパイプラインのタイミング、ｂ
はバツフアアクセスユニツトパイプラインのタイ
ミングを示している。
図示のように、の命令実行のＡサイクルにお
いて、オペランドアドレスの計算と同時にライン
クロス検出を行う。そして次のＴサイクルでの
ように次のラインを読み出すためのアドレス計算
Ａサイクルを実行する。したがつてに示す最初
のラインのバツフアアクセスを開始した後、次の
サイクルで、のように第２回目のラインのバツ
フアアクセスを開始することができ、の命令は
１サイクルの最小の待ちで実行されることができ
る。
いて、オペランドアドレスの計算と同時にライン
クロス検出を行う。そして次のＴサイクルでの
ように次のラインを読み出すためのアドレス計算
Ａサイクルを実行する。したがつてに示す最初
のラインのバツフアアクセスを開始した後、次の
サイクルで、のように第２回目のラインのバツ
フアアクセスを開始することができ、の命令は
１サイクルの最小の待ちで実行されることができ
る。
以上のように、本発明によれば、ラインクロス
発生時のバツフアアクセスを最短時間で行うこと
ができ、パイプライン計算機の処理速度を向上さ
せることができる。
発生時のバツフアアクセスを最短時間で行うこと
ができ、パイプライン計算機の処理速度を向上さ
せることができる。
第１図はラインクロスの説明図、第２図は従来
方式のアクセス制御回路の構成図、第３図は第２
図の回路のパイプライン制御のタイミング図、第
４図は本発明の１実施例のアクセス制御回路の構
成図、第５図は、第４図の回路のパイプライン制
御のタイミング図である。 図中、１はベースレジスタBR、２はインデク
スレジスタXR、３はデイスプレイスメントレジ
スタDR、４は実効アドレス発生器EAG、６はラ
インクロス検出回路、８は加算器ADDER、９は
バツフアメモリBS、１１および１２はそれぞれ
実効アドレスレジスタEAR、EARを示す。
方式のアクセス制御回路の構成図、第３図は第２
図の回路のパイプライン制御のタイミング図、第
４図は本発明の１実施例のアクセス制御回路の構
成図、第５図は、第４図の回路のパイプライン制
御のタイミング図である。 図中、１はベースレジスタBR、２はインデク
スレジスタXR、３はデイスプレイスメントレジ
スタDR、４は実効アドレス発生器EAG、６はラ
インクロス検出回路、８は加算器ADDER、９は
バツフアメモリBS、１１および１２はそれぞれ
実効アドレスレジスタEAR、EARを示す。
Claims (1)
- 【特許請求の範囲】 １ バツフアメモリを備えたデータ処理装置にお
いて、 前記バツフアメモリにアクセスすべきアクセス
アドレスをベースレジスタ、インデクスレジス
タ、デイスプレイスメントレジスタより計算する
第１のアドレス計算器と、 前記バツフアメモリより１度のアクセスで同時
に読みだされるデータの単位幅がｎバイトである
とき、前記第１のアドレス計算器により計算され
たアクセスアドレスとデータ長とで示されるアク
セスデータが上記ｎバイトのアドレス境界を越え
るか否かを検出するアドレス境界回路と、 前記アドレス境界検出回路が前記アクセスすべ
きアドレスがアクセス境界を越えると検出した時
に境界を越えたデータの位置するアドレスを計算
する第２のアドレス計算器とを有し、 前記データ処理装置は、第１のアドレス計算器
によりバツフアメモリにアクセスするアクセスア
ドレスのアドレス計算を行うアドレス計算サイク
ルと、 前記アドレス計算サイクルで計算されたアドレ
スで、バツフアメモリにアクセスする為のサイク
ルであつて前記アドレス計算サイクルの後に位置
するバツフアメモリアクセスサイクルを有するパ
イプライン制御を行う装置であり、 前記アドレス計算サイクルでアクセスアドレス
が計算された時に、前記アドレス計算サイクル内
で前記アドレス境界検出回路は、前記アクセスア
ドレスが前記ｎバイトの境界を越えるかどうか検
出し、 前記ｎバイトを越えると検出された時は、前記
バツフアメモリアクセスサイクルで前記第２のア
ドレス計算器はアクセスアドレスを計算し同時に
前記第１のアドレス計算器で計算されたアクセス
アドレスでバツフアメモリにアクセスを開始し、 次のタイミングで、前記バツフアメモリアクセ
スサイクルで前記第２のアドレス計算器によつて
計算されたアクセスアドレスでバツフアメモリに
アクセスを開始することを特徴とするアクセス制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033022A JPS60176155A (ja) | 1984-02-23 | 1984-02-23 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033022A JPS60176155A (ja) | 1984-02-23 | 1984-02-23 | アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176155A JPS60176155A (ja) | 1985-09-10 |
| JPH048825B2 true JPH048825B2 (ja) | 1992-02-18 |
Family
ID=12375166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033022A Granted JPS60176155A (ja) | 1984-02-23 | 1984-02-23 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176155A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488737A (en) * | 1977-12-26 | 1979-07-14 | Hitachi Ltd | Data processing unit |
| JPS5692640A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Data processor |
| JPS59193592A (ja) * | 1983-12-09 | 1984-11-02 | Hitachi Ltd | デ−タ処理装置 |
-
1984
- 1984-02-23 JP JP59033022A patent/JPS60176155A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488737A (en) * | 1977-12-26 | 1979-07-14 | Hitachi Ltd | Data processing unit |
| JPS5692640A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Data processor |
| JPS59193592A (ja) * | 1983-12-09 | 1984-11-02 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60176155A (ja) | 1985-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |