JPH03240131A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03240131A JPH03240131A JP3563790A JP3563790A JPH03240131A JP H03240131 A JPH03240131 A JP H03240131A JP 3563790 A JP3563790 A JP 3563790A JP 3563790 A JP3563790 A JP 3563790A JP H03240131 A JPH03240131 A JP H03240131A
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- Japan
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- 230000010365 information processing Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に利用され、特に、先行制御装
置を有する情報処理装置に関する。
置を有する情報処理装置に関する。
本発明は、パイプライン型の情報処理装置において、
入力された命令がメモリアクセス命令であるか非メモリ
アクセス命令であるかを識別し、キヤ・ソシュアクセス
部がビジー状態の場合に、非メモリアクセス命令である
と識別された命令は、先行制御を継続して実行させるよ
うにすることにより、処理性能の向上を図ったものであ
る。
アクセス命令であるかを識別し、キヤ・ソシュアクセス
部がビジー状態の場合に、非メモリアクセス命令である
と識別された命令は、先行制御を継続して実行させるよ
うにすることにより、処理性能の向上を図ったものであ
る。
従来、この種の先行制御装置は、そのキャッシュアクセ
ス部がビジー状態であれば、パイプ同期制御を簡素化す
るために、キャッシュアクセス以前のサイクルの処理を
ビジーが解けるまで停止させていた。
ス部がビジー状態であれば、パイプ同期制御を簡素化す
るために、キャッシュアクセス以前のサイクルの処理を
ビジーが解けるまで停止させていた。
前述した従来の先行制御装置は、キャッシュアクセス部
がビジー状態になった場合、先行制御部は停止状態にな
るため、後続の命令が非メモリアクセス命令であった場
合に処理性能が低下する欠点があった。
がビジー状態になった場合、先行制御部は停止状態にな
るため、後続の命令が非メモリアクセス命令であった場
合に処理性能が低下する欠点があった。
本発明の目的は、前記の欠点を除去することにより、後
続の命令が非メモリアクセス命令の場合に、キャッシュ
アクセス部がビジー状態になった場合にも、先行制御を
継続して実行でき、処理性能を低下させることのない先
行制御装置を有する情報処理装置を提供することにある
。
続の命令が非メモリアクセス命令の場合に、キャッシュ
アクセス部がビジー状態になった場合にも、先行制御を
継続して実行でき、処理性能を低下させることのない先
行制御装置を有する情報処理装置を提供することにある
。
本発明は、キャッシュアクセス部を含み、一連の処理過
程が複数のサイクルに分割され各サイクルごとに命令を
実行するパイプラインを有する情報処理装置において、
入力された命令がメモリアクセス命令であるか非メモリ
アクセス命令であるかを識別するメモリアクセス識別手
段と、前記キャッシュアクセス部がビジー状態の場合に
、前記メモリアクセス識別手段により非メモリアクセス
命令と識別された命令は先行制御を継続して実行させる
実行手段とを備えたことを特徴とする。
程が複数のサイクルに分割され各サイクルごとに命令を
実行するパイプラインを有する情報処理装置において、
入力された命令がメモリアクセス命令であるか非メモリ
アクセス命令であるかを識別するメモリアクセス識別手
段と、前記キャッシュアクセス部がビジー状態の場合に
、前記メモリアクセス識別手段により非メモリアクセス
命令と識別された命令は先行制御を継続して実行させる
実行手段とを備えたことを特徴とする。
また、本発明は、前記メモリアクセス識別手段は、入力
された命令に付された動作を規定するフラグ情報をデコ
ードして前記命令がメモリアクセス命令か非メモリアク
セス命令であるかを識別し識別信号を出力するデコーダ
を含み、前記実行手段は、前記キャッシュアクセス部が
ビジー状態になったことを検知して検知信号を出力する
キャッシュアクセス制御部と、前記検知信号と前記識別
信号とにより前記サイクル間の同期を制御する同期制御
部とを含むことができる。
された命令に付された動作を規定するフラグ情報をデコ
ードして前記命令がメモリアクセス命令か非メモリアク
セス命令であるかを識別し識別信号を出力するデコーダ
を含み、前記実行手段は、前記キャッシュアクセス部が
ビジー状態になったことを検知して検知信号を出力する
キャッシュアクセス制御部と、前記検知信号と前記識別
信号とにより前記サイクル間の同期を制御する同期制御
部とを含むことができる。
また、本発明は、前記キャッシュアクセス制御部は、前
記キャッシュアクセス部へのアクセスアドレス信号とそ
れに対する前記キャッシュアクセス部からの出力信号と
の否定論理和をとり前記検知信号を出力する構成であり
、前記同期制御部は、前記検知信号および前記識別信号
の論理レベルの四つの組合せにより所定のサイクルを構
成するレジスタのセット指示およびホールド指示を行う
構成とすることが好ましい。
記キャッシュアクセス部へのアクセスアドレス信号とそ
れに対する前記キャッシュアクセス部からの出力信号と
の否定論理和をとり前記検知信号を出力する構成であり
、前記同期制御部は、前記検知信号および前記識別信号
の論理レベルの四つの組合せにより所定のサイクルを構
成するレジスタのセット指示およびホールド指示を行う
構成とすることが好ましい。
メモリアクセス識別手段は、入力された命令がメモリア
クセス命令であるか否かを、例えば命令に付加されたフ
ラグにより識別し、その結果を出力する。実行手段は、
キャッシュアクセス部がビジー状態になり命令が実行で
きなかった場合、後続の命令が非メモリアクセス命令の
ときには、先行制御を継続してその命令を実行させる。
クセス命令であるか否かを、例えば命令に付加されたフ
ラグにより識別し、その結果を出力する。実行手段は、
キャッシュアクセス部がビジー状態になり命令が実行で
きなかった場合、後続の命令が非メモリアクセス命令の
ときには、先行制御を継続してその命令を実行させる。
従って、キャッシュアクセス部がビジーになっても、従
来のようにビジー状態が解けるまですべての命令を停止
させることがなくなり、全体として処理性能の向上を図
ることが可能となる。
来のようにビジー状態が解けるまですべての命令を停止
させることがなくなり、全体として処理性能の向上を図
ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、一連の処理過程をり、ＡＳＴ、○およびＥ
の五つのサイクル（フェーズ）に分割し、各サイクルご
とに命令を実行するパイプラインを有する場合を示す。
の五つのサイクル（フェーズ）に分割し、各サイクルご
とに命令を実行するパイプラインを有する場合を示す。
そして、レジスタ１０〜２０、ペースレジスタ（ＢＲ）
３０、インデイクスレジスタ（ＧＲ）３１、内部に複数
のペースレジスタを持つレジスタ群３２、内部に複数の
インデイクスレジスタを持つレジスタ群３３、変換テー
ブル部（ＴＬＢ）４０、キャッシュアクセス部（ＣＡＣ
Ｈ）４１、デコーダ５０．３人力のキャリーセーブ加算
器（Ｃ３Ａ）５１．２人力の加算器（ＡＤ）５２、キャ
ッシュアクセス制御部５３、同期制御部５４、セレクタ
５５、ならびに演算器（ＡＬＵ）５６を含んでいる。
３０、インデイクスレジスタ（ＧＲ）３１、内部に複数
のペースレジスタを持つレジスタ群３２、内部に複数の
インデイクスレジスタを持つレジスタ群３３、変換テー
ブル部（ＴＬＢ）４０、キャッシュアクセス部（ＣＡＣ
Ｈ）４１、デコーダ５０．３人力のキャリーセーブ加算
器（Ｃ３Ａ）５１．２人力の加算器（ＡＤ）５２、キャ
ッシュアクセス制御部５３、同期制御部５４、セレクタ
５５、ならびに演算器（ＡＬＵ）５６を含んでいる。
Ｄサイクルでは、命令後で指定されるペースレジスタ３
０およびインデイクスレジスタ３１を索引し、また、デ
コーダ５０で命令がメモリアクセス命令であるか否かを
判別し、非メモリアクセス信号のときは信号線１０１を
通してレジスタ１１に「１」を出力する。
０およびインデイクスレジスタ３１を索引し、また、デ
コーダ５０で命令がメモリアクセス命令であるか否かを
判別し、非メモリアクセス信号のときは信号線１０１を
通してレジスタ１１に「１」を出力する。
Ａサイルでは、ペースレジスタ３０とインデイクスレジ
スタ３１と命令語とで指定されるディスプレイスメント
を加算し、オペランドアドレスを生成する。
スタ３１と命令語とで指定されるディスプレイスメント
を加算し、オペランドアドレスを生成する。
Ｔサイクルでは、Ａサイクルで生成したオペランドアド
レスを変換テーブル４０により物理アドレスに変換する
。
レスを変換テーブル４０により物理アドレスに変換する
。
○サイクルでは、Ｔサイクルで生成したオペランドの物
理アドレスでキャッシュアクセス部４１を索引し、オペ
ランドデータを求める。
理アドレスでキャッシュアクセス部４１を索引し、オペ
ランドデータを求める。
Ｅサイクルでは、○サイクルで索引されたオペランドデ
ータを使用して演算を行い、ペースレジスタ３０または
インデイクスレジスタ３１を更新する。
ータを使用して演算を行い、ペースレジスタ３０または
インデイクスレジスタ３１を更新する。
キャッシュアクセス制御部５３は、変換テーブル４０お
よびキャッシュアクセス部４１のアクセスに関して制御
しており、キャッシュアクセスが可能な場合は信号線１
０２より「１」を出力する。
よびキャッシュアクセス部４１のアクセスに関して制御
しており、キャッシュアクセスが可能な場合は信号線１
０２より「１」を出力する。
この制御は、信号線１０３と信号線１０４との論理レベ
ルの否定論理和すなわち、 １０２ ＝１０３ ＋１０４ をとり、信号線１０２の論理出力が定められる。
ルの否定論理和すなわち、 １０２ ＝１０３ ＋１０４ をとり、信号線１０２の論理出力が定められる。
同期制御部５４は、信号線１０１および１０２を入力と
して、第１表に示す論理をとり、信号線１０５．１０６
．１０７および１０８に出力し、ＤサイクルおよびＡサ
イクルのサイクル制御を行う。
して、第１表に示す論理をとり、信号線１０５．１０６
．１０７および１０８に出力し、ＤサイクルおよびＡサ
イクルのサイクル制御を行う。
第１表 同期制御部５４の論理出力
Ｓ：セット指示
Ｈ：ホールド指示
レジスタ１４は、命令語で指示される演算に使用するレ
ジスタで、イ□デイエイトデータを持つレジスタであり
、レジスタ１６．１８および２０は各々前記値を、Ｔサ
イクル、○サイクルおよびＥサイクル対応に持ちまわる
ためのレジスタである。
ジスタで、イ□デイエイトデータを持つレジスタであり
、レジスタ１６．１８および２０は各々前記値を、Ｔサ
イクル、○サイクルおよびＥサイクル対応に持ちまわる
ためのレジスタである。
レジスタ１０は、命令語を持つレジスタであり、Ｆフィ
ールドは当該命令の動作を規定しているフィールドであ
る。
ールドは当該命令の動作を規定しているフィールドであ
る。
ペースレジスタ３０およびインデイクスレジスタ３１は
それぞれ複数のレジスタを持つレジスタ群であり、キャ
リーセーブ加算器５１は、ペースレジスタ３０の出力と
インデイクスレジスタ３１との出力とレジスタ１０のデ
ィスブレスメント部分を入力して、レジスタ１２とレジ
スタ１３とに加算結果を出力する。
それぞれ複数のレジスタを持つレジスタ群であり、キャ
リーセーブ加算器５１は、ペースレジスタ３０の出力と
インデイクスレジスタ３１との出力とレジスタ１０のデ
ィスブレスメント部分を入力して、レジスタ１２とレジ
スタ１３とに加算結果を出力する。
加算器５２は、レジスタ１２とレジスタ１３との出力を
入力して加算を行い、加算結果をオペランド論理アドレ
スとしてレジスタ１５に出力する。
入力して加算を行い、加算結果をオペランド論理アドレ
スとしてレジスタ１５に出力する。
変換テーブル部４０は、レジスタ１５からのオペランド
論理アドレスをアドレスとして索引し、索引結果をオペ
ランド物理アドレスとしてレジスタ１７に出力する。
論理アドレスをアドレスとして索引し、索引結果をオペ
ランド物理アドレスとしてレジスタ１７に出力する。
キャッシュアク−セス部４１は、レジスタ１７からのオ
ペランド物理アドレスをアドレスとして索引し、索引結
果をオペランドデータとしてレジスタ１９に出力する。
ペランド物理アドレスをアドレスとして索引し、索引結
果をオペランドデータとしてレジスタ１９に出力する。
レジスタ群３２および３３は、それぞれレジスタ１９お
よび２０に対応するバッファであり、実際に演算器５６
でデータが使用されるまで、データをバッファリングし
ておくレジスタ群である。
よび２０に対応するバッファであり、実際に演算器５６
でデータが使用されるまで、データをバッファリングし
ておくレジスタ群である。
本発明の特徴は、第１図において、先行制御手段として
、入力された命令がメモリアクセス命令であるか否かを
識別するメモリアクセス識別手段としてのデコーダ５０
およびレジスタ１１と、キャッシュアクセス部４１がビ
ジー状態の場合に、デコーダ５０により非メモリアクセ
ス命令であると識別された命令は先行制御を継続して実
行させる実行手段としての、キャッシュアクセス制御部
５３および同期制御部５４を設けたことにある。
、入力された命令がメモリアクセス命令であるか否かを
識別するメモリアクセス識別手段としてのデコーダ５０
およびレジスタ１１と、キャッシュアクセス部４１がビ
ジー状態の場合に、デコーダ５０により非メモリアクセ
ス命令であると識別された命令は先行制御を継続して実
行させる実行手段としての、キャッシュアクセス制御部
５３および同期制御部５４を設けたことにある。
次に、本実施例の全体の動作について、第２図および第
３図に示すタイミングチャートを参照して示す。ここで
、第２図は本実施例についてタイミングチャートを示し
、第３図は第１図において、デコーダ５０、レジスタ１
１、キャッシュアクセス制御部５３および同期制御部５
４を設けない、従来例についてのタイミングチャートで
ある。
３図に示すタイミングチャートを参照して示す。ここで
、第２図は本実施例についてタイミングチャートを示し
、第３図は第１図において、デコーダ５０、レジスタ１
１、キャッシュアクセス制御部５３および同期制御部５
４を設けない、従来例についてのタイミングチャートで
ある。
第２図および第３図において、命令０および３はメモリ
アクセス命令、命令１および２は非メモリアクセス命令
である。
アクセス命令、命令１および２は非メモリアクセス命令
である。
第２図はＴ２サイクルで命令０がキャッシュミスヒツト
をおこしたが、命令１よび２は非メモリアクセス命令で
あったため、ＤサイクルおよびＡサイクルのパイプを停
止させることなく動かしつづけた例である。
をおこしたが、命令１よび２は非メモリアクセス命令で
あったため、ＤサイクルおよびＡサイクルのパイプを停
止させることなく動かしつづけた例である。
一方、第３図は、同様にＴ２サイクルで命令０がキャッ
シュミスヒツトをおこしたために、ＤサイクルおよびＡ
サイクルのパイプが停止してしまった例である。
シュミスヒツトをおこしたために、ＤサイクルおよびＡ
サイクルのパイプが停止してしまった例である。
以上説明したように、本発明は、命令がメモリアクセス
命令か非メモリアクセス命令かを識別し、キャッシュア
クセス部がビジー状態であっても、非メモリアクセスで
命令であることが指示されたら先行制御を継続させるこ
とにより、命令処理を高速に行うことができる効果があ
る。
命令か非メモリアクセス命令かを識別し、キャッシュア
クセス部がビジー状態であっても、非メモリアクセスで
命令であることが指示されたら先行制御を継続させるこ
とにより、命令処理を高速に行うことができる効果があ
る。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその動作を示すタイムチャート。
第３図は従来例のタイムチャート。
１０〜２０・・・レジスタ、３０・・・ペースレジスタ
（ＢＲ）、３１・・・インデイクスレジスタ （ＧＲ
） 、３２．３３・・・レジスタ群、４０・・・変換テ
ーブル部（ＴＬＢ） 、４１・・・キャッシュアクセス
Ｎ （ＣＡＣＨ） 、５０・・・デコーダ、５■・・・
キャリーセーブ加算器（Ｃ３Ａ）、５２・・・加算器（
ＡＤ）、５３・・・キャッシュアクセス制御部、５４・
・・同期制御部、５５・・・セレクタ、５６・・・演算
器（ＡＬＵ） 、１０１〜１０８・・・信号線。
（ＢＲ）、３１・・・インデイクスレジスタ （ＧＲ
） 、３２．３３・・・レジスタ群、４０・・・変換テ
ーブル部（ＴＬＢ） 、４１・・・キャッシュアクセス
Ｎ （ＣＡＣＨ） 、５０・・・デコーダ、５■・・・
キャリーセーブ加算器（Ｃ３Ａ）、５２・・・加算器（
ＡＤ）、５３・・・キャッシュアクセス制御部、５４・
・・同期制御部、５５・・・セレクタ、５６・・・演算
器（ＡＬＵ） 、１０１〜１０８・・・信号線。
Claims (1)
- 【特許請求の範囲】 １、キャッシュアクセス部を含み、一連の処理過程が複
数のサイクルに分割され各サイクルごとに命令を実行す
るパイプラインを有する情報処理装置において、 入力された命令がメモリアクセス命令であるか非メモリ
アクセス命令であるかを識別するメモリアクセス識別手
段と、 前記キャッシュアクセス部がビジー状態の場合に、前記
メモリアクセス識別手段により非メモリアクセス命令と
識別された命令は先行制御を継続して実行させる実行手
段と を備えたことを特徴とする情報処理装置。 ２、前記メモリアクセス識別手段は、入力された命令に
付された動作を規定するフラグ情報をデコードして前記
命令がメモリアクセス命令か非メモリアクセス命令であ
るかを識別し識別信号を出力するデコーダを含み、前記
実行手段は、前記キャッシュアクセス部がビジー状態に
なったことを検知して検知信号を出力するキャッシュア
クセス制御部と、前記検知信号と前記識別信号とにより
前記サイクル間の同期を制御する同期制御部とを含む請
求項１記載の情報処理装置。 ３、前記キャッシュアクセス制御部は、前記キャッシュ
アクセス部へのアクセスアドレス信号とそれに対する前
記キャッシュアクセス部からの出力信号との否定論理和
をとり前記検知信号を出力する構成であり、前記同期制
御部は、前記検知信号および前記識別信号の論理レベル
の四つの組合せにより所定のサイクルを構成するレジス
タのセット指示およびホールド指示を行う構成である請
求項２記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3563790A JP2819733B2 (ja) | 1990-02-16 | 1990-02-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3563790A JP2819733B2 (ja) | 1990-02-16 | 1990-02-16 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240131A true JPH03240131A (ja) | 1991-10-25 |
| JP2819733B2 JP2819733B2 (ja) | 1998-11-05 |
Family
ID=12447394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3563790A Expired - Fee Related JP2819733B2 (ja) | 1990-02-16 | 1990-02-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819733B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11055101B2 (en) | 2018-06-07 | 2021-07-06 | Fujitsu Limited | Processing apparatus and controlling method for processing apparatus |
-
1990
- 1990-02-16 JP JP3563790A patent/JP2819733B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11055101B2 (en) | 2018-06-07 | 2021-07-06 | Fujitsu Limited | Processing apparatus and controlling method for processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819733B2 (ja) | 1998-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |