JPH04353928A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、パイプライン構造の命
令による演算の実行を処理する演算処理装置に関する。

【０００３】

【従来の技術】パイプライン方式は高速化技法の一つで
あり、命令を何段かのステージに分割して処理させ、各
々のステージを並列動作させることにより処理速度を向
上させる方式である。このようなパイプライン構造を有
する演算処理装置においては、ある命令があるレジスタ
から読み出しを行なうとき、その前の命令でレジスタに
データが書き込まれる場合、一般的にはそのデータ書き
込み命令の実行を待つ必要があるが、この命令実行の待
機はパイプラインの構造やバイパス機能を有するか否か
によって決定される。例えば、全ての命令が１クロック
で実行されるＲＩＳＣ（Ｒｅｄｕｃｅｄ　Ｉｎｓｔｒｕ
ｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ）型のプロセッ
サにおいては、バイパスを設けることにより、命令の実
行を送らせることなくプログラムを実行することが可能
であり、また、動的に命令実行のスケジューリングを行
なうスーパースケーラにおいては、スコアボーディング
機構により、命令の実行順序を入れ替えることで命令の
実行延期を防止することが可能である。このスーパース
ケーラの場合、動的にスコアボーディングを停止する機
能はなく、レジスタの出力がまだ有効でない時にはスコ
アボーディング機構が自動的に動作する。

【０００４】ところで、パイプライン構造を有するプロ
セッサなどで全ての命令を見かけ上１クロックで実行す
る演算処理装置（ＲＩＳＣ型など）は問題ないが、パイ
プライン構造を有し一つの命令実行に複数クロックを要
するもので動的な命令スケジューリングを備えていない
演算処理装置においては、スコアボーディング機構が命
令の実行を阻害することがある。以下、図面を参照し説
明する。

【０００５】図２に３段パイプライン方式の構成を示す
が、図２において、Ｓ１　ステージは命令デコードステ
ージで、レジスタの読み出しを行なう。Ｓ２　ステージ
は命令の実行（狭義）またはメモリからのデータ取り込
みを行なうステージで、狭義の意味での命令の実行はＡ
ＬＵ（Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ　
）などの演算を行なう演算装置を使用し何らかの演算を
行なうことである。ただし、特殊な例として何もしない
場合もあり得る。また、Ｓ３　はレジスタへの書き込み
を行なうステージである。なお、上記パイプラインにお
いては、１つのパイプラインを使用して命令を実行する
場合、その命令は１パイプラインかかると記述するもの
とする。

【０００６】ここで、複数のクロックをかけて実行する
命令があり、その命令を例えばいくつかのマイクロ命令
によって実行する場合、図３に示すようにマイクロ命令
列は実行速度を上げるために実行順序を入れ替えること
がある。図３（ａ）は入れ替え前の状態、図３（ｂ）は
入れ替え後の状態をそれぞれ示す図である。

【０００７】図３（ａ）において、パイプラインＰ１ａ
はレジスタＲ１　の内容をレジスタＲ２に移すマイクロ
命令で、Ｓ１　ステージで命令をデコードしてレジスタ
Ｒ１　の内容を読み出し、Ｓ２　ステージでは無操作で
、そしてＳ３　ステージで読み出したレジスタＲ１　の
内容をレジスタＲ２　に書き込む。このように、あるレ
ジスタの内容を別のレジスタに書き込むには１パイプラ
インを要する。また、パイプラインＰ２ａとＰ３　はレ
ジスタＲ１　にメモリＭから読み出したデータを書き込
むマイクロ命令で、パイプラインＰ２ａのＳ１　ステー
ジでは無操作で、Ｓ２　ステージでメモリＭからデータ
を読み出し、Ｓ３　ステージでは無操作となり、そして
パイプラインＰ３のＳ１　ステージとＳ２　ステージで
は無操作で、Ｓ３　ステージでメモリＭから読み出した
データをレジスタＲ１　に書き込む。このように、メモ
リからデータを読み出してレジスタに書き込むには、読
み出しに１パイプラインおよび書き込みに１パイプライ
ンの合計２パイプラインを必要としている。図中、縦方
向に見て同じ位置にあるステージは同時に実行されるス
テージである。

【０００８】そこで、レジスタＲ１　にメモリＭのデー
タが書き込まれるまでに時間がかかるので、パイプライ
ンＰ２ｂでレジスタＲ１　の内容を読み出すときレジス
タＲ１　の内容が書き潰されていないことを利用し、図
３（ａ）の命令実行順序を図３（ｂ）に示すように、パ
イプラインＰ１ｂにおいてＳ１　ステージで命令をデコ
ードして、Ｓ２　ステージでメモリＭのデータを読み出
し、Ｓ３　ステージでは無操作とし、そして、パイプラ
インＰ２ｂにおいてＳ１　ステージでレジスタＲ１　の
内容を読み出し、Ｓ２　ステージでメモリＭから読み出
したデータをレジスタＲ２　に書き込み、Ｓ３　ステー
ジでレジスタＲ１　から読み出した内容をレジスタＲ２
　に書き込む実行順序に入れ替え、２パイプライン構成
としたものである。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
ように実行順序を入れ替えることにより必要とするパイ
プラインの数は減少するが、スコアボーディング機構が
パイプラインＰ１ｂの時点で次のパイプラインＰ２ｂに
おいてレジスタＲ１　にデータが書き込まれることを検
知し、パイプラインＰ２ｂにおけるレジスタＲ１　の読
み出しを延期するように作用する。ところが、パイプラ
インＰ２ｂにおいてはレジスタＲ１　の読み出しが終了
してからレジスタＲ１　にデータを書き込む実行順序に
なっているので、パイプラインＰ２ｂの命令は永久に実
行されない。

【００１０】すなわち、従来のスコアボーディング機構
のように自動的に動作するものにおいては、一つの命令
の中に同一レジスタからの書き込みと読み出しが存在す
る場合には、そのレジスタを読み出そうとしたときスコ
アボーディング機構が動作し命令の実行が停止してしま
うという問題があった。

【００１１】本発明は、上記事情に鑑みてなされたもの
で、複数クロック必要とする命令の実行を阻害しないよ
うにスコアボーディング機構の動作を停止させる演算処
理装置を提供することを目的とする。

【００１２】［発明の構成］

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するために、パイプライン構造の命令を実行する演算
処理装置において、上記命令の実行を制御する実行制御
手段と、この実行制御部により上記命令に基づいて指定
されるレジスタ群からなるレジスタ部と、このレジスタ
部における上記命令が指定するレジスタを監視し連続す
る命令が同一レジスタを指定するとき後続の命令の実行
を遅延させる遅延手段と、上記命令の実行に要するクロ
ック数を監視し上記連続する命令のうち後続の命令が複
数クロックを要するとき上記遅延手段による命令の実行
の遅延を停止する停止手段とを具備したことを特徴とす
る。

【００１４】

【作用】本発明は上記のように構成したので、連続する
命令が同一レジスタを指定するとき後続の命令の実行を
遅延手段により遅延させ、さらに、後続の命令の実行に
複数クロックを要すると判定したとき停止手段により遅
延手段による命令の実行の遅延を停止することにより、
パイプライン中の命令の並列動作をできる限り妨げるこ
となく進めることができる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１６】図１は、本発明の一実施例の演算処理装置
の構成を示すブロック図である。

【００１７】同図において、１０はデコーダ１１に読み
込まれたパイプライン構造のマイクロ命令を解読し、レ
ジスタ部１２のどのレジスタをアクセスするかを指定す
るレジスタ番号指定信号（以下、番号指定信号と称す）
ａをレジスタぶ１２に供給するとともにその指定された
レジスタに対する命令実行が読み出しか書き込みかを指
定するレジスタ読み出し書き込み指定信号（以下、Ｒ／
Ｗ指定信号と称す）ｂ　をレジスタ部１２に出力する実
行制御部であり、解読された命令が複数クロック必要と
する命令であるかどうかを判定する命令判定部１３を含
んでおり、解読された命令が複数クロック必要とする場
合には命令判定部１３により複数クロック命令信号（以
下、命令信号と称す）ｃ　がアクティブになる。

【００１８】レジスタ部１２は複数のレジスタの集合体
であり、番号指定信号ａ　およびＲ／Ｗ指定信号ｂ　に
したがって、メモリなどの外部から与えられるデータの
読み書きを行ない、ＡＬＵなどからなる演算部１４にデ
ータを出力する。演算部１４はメモリ部１２から供給さ
れたデータに何らかの演算を行ない、その演算結果を外
部にあるいはメモリ部１２出力する。

【００１９】また、１５は実行制御部１０から出力され
る番号指定信号ａ　とＲ／Ｗ指定信号ｂ　を監視し命令
がレジスタ部１２のどのレジスタにアクセスするかを２
クロック分履歴として保持するスコアボーディング部で
あり、命令判定部１３から出力される命令信号ｃ　を監
視するスコアボーディング停止部１６を含んでいる。番
号指定信号ａ　とＲ／Ｗ指定信号ｂ　の監視の結果、直
前の命令で書き込まれるレジスタに次の命令がアクセス
するような場合には、スコアボーディング部１５は実行
延期信号ｄ　を実行制御部１０に出力し、命令の実行延
期を指示する。ただし、この命令の実行延期を指示する
実行延期信号ｄ　は２つの命令が１クロックで終了する
場合に出力されるが、スコアボーディング停止部１６に
より２番目の命令が複数クロックを必要としていること
が判明した場合には、所定クロック数後に実行延期信号
ｄ　の出力は停止される。

【００２０】次に、上記構成の本発明の一実施例の作用
について説明する。

【００２１】図２に示すようなパイプライン構造を有す
る２つのマイクロ命令列Ｃ１　、Ｃ２があり、マイクロ
命令Ｃ１　は１クロックで終了する命令で、２番目のマ
イクロ命令Ｃ２　は複数クロックを必要とする命令であ
るとする。

【００２２】ここで、マイクロ命令Ｃ１　がレジスタ部
１２のレジスタＲにデータを書き込む命令で、マイクロ
命令Ｃ２　の１パイプラインで同一のレジスタＲからデ
ータを読み出す命令である場合には、番号指定信号ａ　
とＲ／Ｗ指定信号ｂ　を監視するスコアボーディング部
１５により同一のレジスタＲにアクセスすることを判別
され、スコアボーディング部１５から実行制御部１０に
実行延期信号ｄ　が出力され、マイクロ命令Ｃ１　の実
行後、マイクロ命令Ｃ２　の１パイプラインの実行を所
定クロック数、例えば２クロック分以上遅延させる。続
いて、スコアボーディング停止部１６がマイクロ命令Ｃ
２　は複数クロックを必要としていることを判別してい
ることにより、所定クロック数後に実行延期信号ｄ　の
出力が停止され、マイクロ命令Ｃ２　が実行される。

【００２３】また、マイクロ命令Ｃ１　も複数クロック
を必要とする命令である場合も同様で、例えば、マイク
ロ命令Ｃ１　の最後のパイプラインでレジスタＲにデー
タを書き込み、マイクロ命令Ｃ２　の最初のパイプライ
ンでレジスタＲからデータを読み出すときには、上記と
同様に、スコアボーディング部１５が動作しマイクロ命
令Ｃ２の実行が遅延され、続いてスコアボーディング停
止部１６が動作してその命令実行の遅延が解除されてマ
イクロ命令Ｃ２　が実行される。

【００２４】なお、上記実施例ではマイクロ命令を適用
して説明したが、これに限ることはなく、一般の命令で
あるマクロ命令に適用してもよい。

【００２５】また、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲で種々変形
可能であることは勿論である。

【００２６】

【発明の効果】以上詳述したように、本発明の演算処理
装置によれば、連続する命令が同一レジスタを指定する
とき後続の命令の実行を遅延させ、さらに、後続の命令
の実行に複数クロックを要するとき遅延されている命令
の実行を停止することにより、複数クロックを必要とす
る命令の実行をできる限り並列に行なうことができ、処
理速度の低下を防止することができる。

【００２７】また、命令実行を並列に行なうか逐次的に
行なうかを選択できるようにするという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の演算処理装置の構成を示す
ブロック図である。

【図２】パイプラインの構造を示す図である。

【図３】マイクロ命令列の実行順序を入れ替えを示す図
で、図３（ａ）は入れ替え前の状態、図３（ｂ）は入れ
替え後の状態をそれぞれ示す図である。

【符号の説明】

１０…実行制御部（実行制御手段） １２…レジスタ部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　パイプライン構造の命令を実行する演
   算処理装置において、上記命令の実行を制御する実行制
   御手段と、この実行制御部により上記命令に基づいて指
   定されるレジスタ群からなるレジスタ部と、このレジス
   タ部における上記命令が指定するレジスタを監視し連続
   する命令が同一レジスタを指定するとき後続の命令の実
   行を遅延させる遅延手段と、上記命令の実行に要するク
   ロック数を監視し上記連続する命令のうち後続の命令が
   複数クロックを要するとき上記遅延手段による命令の実
   行の遅延を停止する停止手段とを具備したことを特徴と
   する演算処理装置。