JPH04367936A - スーパースカラープロセッサ - Google Patents

スーパースカラープロセッサ

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JPH04367936A
JPH04367936A JP3144560A JP14456091A JPH04367936A JP H04367936 A JPH04367936 A JP H04367936A JP 3144560 A JP3144560 A JP 3144560A JP 14456091 A JP14456091 A JP 14456091A JP H04367936 A JPH04367936 A JP H04367936A
Authority
JP
Japan
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instruction
pipeline
data
stage
execution means
Prior art date
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Pending
Application number
JP3144560A
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English (en)
Inventor
Chikako Ikenaga
池永　知嘉子
Hideki Ando
秀樹 安藤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to DE4207148A priority patent/DE4207148A1/de
Publication of JPH04367936A publication Critical patent/JPH04367936A/ja
Priority to US08/225,265 priority patent/US5636353A/en
Priority to US08/865,308 priority patent/US6233670B1/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824—Operand accessing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般にスーパースカ
ラープロセッサに関し、特に、並行して実行される複数
の命令において使われるデータをパイプライン間で直接
に転送され得るスーパースカラープロセッサに関する。
【０００２】
【従来の技術】「スーパースカラー」は、マイクロプロ
セッサの処理速度を高めるためのアーキテクチャのつ１
つとして知られる。スーパースカラーを用いたマイクロ
プロセッサでは、与えられた複数の命令のうち同時に実
行可能なものが検出され、検出された命令が複数のパイ
プラインを使って同時にまたは並行して処理される。
【０００３】図７は、この発明の背景を示すスーパース
カラープロセッサのブロック図である。図７を参照して
、このスーパースカラープロセッサ２０は、命令メモリ
１内にストアされた複数の命令を取出す命令フェッチス
テージ２と、命令フェッチステージ２において取出され
た命令をデコードする命令デコードステージ３と、各々
がパイプライン構造を有する機能ユニット１４ないし１
７と、命令を実行するのに使われるデータを一時的に保
持するレジスタファイル９とを含む。機能ユニット１４
ないし１７は、データバス１１を介して外部のデータメ
モリ８にアクセスすることができる。レジスタファイル
９は、ＲＡＭによって構成され、かつ機能ユニット１４
ないし１７からアクセスされる。
【０００４】命令フェッチステージ２は、プログラムカ
ウンタ（図示せず）を備えており、プログラムカウンタ
から発生されたアドレス信号を命令メモリ１に与える。 与えられたアドレス信号により指定された複数の命令が
取出され、命令フェッチステージ２において保持される
。
【０００５】命令デコードステージ３は、命令フェッチ
ステージ２から複数の命令を受け、それらをデコードす
る。命令のデコードにより、与えられた複数の命令のう
ち同時に実行することのできる命令が検出される。これ
に加えて、命令デコードステージ３は、機能ユニット１
４ないし１７とレジスタファイル９との間のデータの中
継を行なう。すなわち、命令デコードステージ３は、機
能ユニット１４ないし１７が与えられた命令を実行する
のに使われるデータをレジスタファイル９から読出し、
読出されたデータを機能ユニット１４ないし１７に与え
る。
【０００６】各機能ユニット１４ないし１７は、パイプ
ライン構造を有している。すなわち、このスーパースカ
ラープロセッサ２０は、４つの機能ユニット１４ないし
１７により構成された４つのパイプラインを有している
。
【０００７】４つの機能ユニット１４ないし１７は、た
とえば、次のような予め定められた演算を実行する。機
能ユニット１４および１５は、整数演算を行なう。機能
ユニット１６は、データメモリ８へのデータのロードお
よびストアを実行する。機能ユニット１７は、浮動小数
点演算を行なう。各機能ユニット１４および１５は、実
行ステージ（ＥＸＣ）と、レジストファイル９へのライ
トバックステージ（ＷＢ）とを含む。機能ユニット１６
は、アドレス処理ステージ（ＡＤＲ）と、メモリアクセ
スステージ（ＭＥＭ）と、ライトバックステージ（ＷＢ
）とを含む。機能ユニット１７は、３つの実行ステージ
（ＥＸ１　，ＥＸ２，ＥＸ３）と、ライトバックステー
ジ（ＷＥ）とを含む。一般に、実行ステージは演算およ
びアドレス計算を行ない、一方、メモリアクセスステー
ジはデータメモリ８からの／への読出／書込を行なう。
【０００８】スーパースカラープロセッサ２０は、外部
的に与えられる２相のノンオーバーラップクロック信号
φ１およびφ２に応答して動作する。すなわち、命令フ
ェッチステージ２，命令デコードステージ３および機能
ユニット１４ないし１７内の様々なステージは、パイプ
ライン制御の下で、クロック信号φ１およびφ２に応答
して動作される。２相のノンオーバーラップクロック信
号の例が、図６において示される。
【０００９】動作において、命令デコードステージ３は
、与えられた複数の命令のうち同時に実行可能な命令を
検出し、検出された命令を機能ユニット１４ないし１７
（場合によっては機能ユニット１４ないし１７のうちの
いくつか）に与える。機能ユニット１４ないし１７は、
パイプライン構造を有しているので、同時にまたは並行
して与えられた命令を実行することができる。
【００１０】ここで、あるスーパースカラープロセッサ
が３つの機能ユニット（パイプライン）を有し、かつ各
機能ユニットが実行ステージ（ＥＸＣ）、メモリアクセ
スステージ（ＭＥＭ）およびライトバックステージ（Ｗ
Ｂ）を有するものと仮定する。この場合におけるパイプ
ライン処理の進行の一例が図８（Ａ）に示される。図８
（Ａ）を参照して、３つのパイプラインＰＬ１，Ｌ２お
よびＰＬ３が命令１，２および３をそれぞれ実行するも
のと仮定する。パイプラインＰＬ１では、期間Ｔ１にお
いて命令フェッチステージ２における処理が行なわれ、
期間Ｔ２において命令デコードステージ３における処理
が行なわれる。実行ステージ，メモリアクセスステージ
およびライトバックステージにおける処理が期間Ｔ３，
Ｔ４およびＴ５においてそれぞれ実行される。一方、パ
イプラインＰＬ２では、期間Ｔ２において命令フェッチ
ステージ２における処理が開始される。パイプライン１
と同様に、期間Ｔ３ないしＴ６において、それぞれのス
テージ（ＩＤ，ＥＸＣ，ＭＥＭ，ＷＢ）が行なわれる。 さらには、パイプラインＰＬ３においても、期間Ｔ３に
おいて命令フェッチステージ２における処理が開始され
た後、期間Ｔ４ないしＴ７においてそれぞれのステージ
における処理が行なわれる。図８（Ａ）からわかるよう
に、各パイプラインＰＬ１ないしＰＬ３ごとに、与えら
れた命令１ないし３を実行するため、それぞれのステー
ジが同時にかつ並行して進行されることが理解される。 しかしながら、次のような場合には、処理に要する時間
の観点から問題が生じる。
【００１１】
【発明が解決しようとする課題】図８（Ｂ）を参照して
、今、２つの命令１１および１２が与えられ、それらが
パイプラインＰＬ１およびＰＬ２によって処理されるも
のと仮定する。これに加えて、命令１１の実行により得
られる結果のデータが、命令１２の処理の中で使われる
ものと仮定する。言い換えると、命令１１の実行により
得られるデータを使ってそれ自身の処理を実行するよう
な命令１２が与えられるものと仮定する。
【００１２】従来的には、このような場合において、ま
ず、命令１１が実行され、かつ終了される。すなわち、
パイプラインＰＬ１において、期間Ｔ１において命令フ
ェッチステージ２が実行され、期間Ｔ２において命令デ
コードステージ３が実行される。期間Ｔ３，Ｔ４および
Ｔ５において、実行ステージ，メモリアクセスステージ
およびライトバックステージがそれぞれ行なわれる。ラ
イトバックステージの実行により、命令１１の実行によ
り得られるデータが、図７に示したレジスタファイル９
に一旦ストアされる。一方、パイプラインＰＬ２におい
て、期間Ｔ２において命令フェッチステージ２が実行さ
れ、期間Ｔ３において命令デコードステージ３が実行さ
れる。しかしながら、期間Ｔ４およびＴ５において命令
１２の実行が停止される。その理由は、前述のように命
令１２が命令１１の実行により得られるデータを使うも
のであるため、命令１１の実行の終了を待たなければな
らないからである。したがって、パイプラインＰＬ１に
おけるライトバックステージが期間Ｔ５において終了さ
れるまで、パイプラインＰＬ２における処理が停止され
る。言い換えると、パイプラインＰＬ２が期間Ｔ４およ
びＴ５において待機状態（パイプラインインターロック
）にもたらされる。
【００１３】期間Ｔ５の後、命令１１の実行により得ら
れたデータは、レジスタファイル９内にストアされてい
る。したがって、パイプラインＰＬ２において、期間Ｔ
６において命令１２の実行が再開される。すなわち、期
間Ｔ６において命令デコードステージ３が実行された後
、期間Ｔ７ないしてＴ９において、実行ステージ，メモ
リアクセスステージおよびライトバックステージがそれ
ぞれ実行される。
【００１４】このように、命令１１の実行により得られ
たデータが一旦レジスタファイル９に書込まれた後、別
の命令１２の処理においてレジスタファイル９がアクセ
スされる。言い換えると、１つのパイプラインＰＬ１に
おける処理の実行により得られたデータは、レジスタフ
ァイル９を介して別のパイプラインＰＬ２に与えられる
。しかしながら、図８（Ｂ）に示すように、命令１１の
実行により得られるデータは、期間Ｔ３の実行ステージ
における処理によりすでに得られているのであるが、２
つのパイプラインＰＬ１およびＰＬ２間のデータの伝送
がレジスタファイル９を介して行なわれるので、パイプ
ラインＰＬ２は、パイプラインＰＬ１におけるライトバ
ックステージの実行の終了を待たなければならない。 その結果、命令の実行を完了するのに長い時間を要して
いた。言い換えると、スーパースカラープロセッサの処
理速度が低下していた。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、２以上の命令を同時にまたは並
行して実行可能なスーパースカラープロセッサにおいて
、１つの命令の実行により得られたデータを使用して別
の命令が実行されるのに要する時間を短縮することを目
的とする。
【００１６】
【課題を解決するための手段】この発明にかかるスーパ
ースカラープロセッサは、データ記憶手段内にストアさ
れたデータを使って、先に与えられる第１の複数の命令
と後に与えられる第２の複数の命令とをパイプライン制
御の下で実行する。各命令は、命令を実行するのに使わ
れるデータがストアされているデータ記憶手段内のアド
レスを示すソースアドレスと、実行されたデータがスト
アされるべきデータ記憶手段内のアドレスをしめす行先
アドレスとを含む。このスーパースカラープロセッサは
、与えられた第１または第２の複数の命令の中から、同
時に実行可能な命令を検出する同時実行可能命令検出手
段と、同時実行可能命令検出手段によって検出されたそ
れぞれの命令をパイプライン制御の下で並行してかつ同
時に実行する第３の複数のパイプライン処理実行手段と
を含む。各パイプライン処理実行手段は、与えられた命
令をパイプライン制御の下で順次に実行する先の命令実
行手段および後の命令実行手段を含む。第３の複数のパ
イプライン処理実行手段のうちの少なくとも１つの中に
設けられた後の命令実行手段は、与えられた命令に含ま
れるソースアドレスと他のパイプライン処理実行手段の
先の命令実行手段において実行されている命令に含まれ
る行先アドレスとの一致を検出するアドレス一致検出手
段と、アドレス一致検出手段に応答して、他のパイプラ
イン処理実行手段の先の命令実行手段において実行され
たデータを、少なくとも１つのパイプライン処理実行手
段中に設けられた後の命令実行手段に直接に与える直接
供与手段とを備える。
【００１７】
【作用】この発明におけるスーパースカラープロセッサ
では、直接供与手段が、アドレス一致検出手段に応答し
て、他のパイプライン処理実行手段の先の命令実行手段
において実行されたデータを、少なくとも１つのパイプ
ライン処理実行手段中に設けられた後の命令実行手段に
直接に与える。すなわち、少なくとも１つのパイプライ
ン処理実行手段内の後の命令実行手段は、データ記憶手
段を介することなく、他のパイプライン処理実行手段の
先の命令実行手段において実行されたデータを直接に受
けるので、短時間で命令を完了することができる。
【００１８】
【実施例】図１は、この発明の一実施例を示すスーパー
スカラープロセッサのブロック図である。図１を参照し
て、スーパースカラープロセッサ１０は、命令フェッチ
ステージ２と、命令デコードステージ３と、改善された
機能ユニット４，５，６および７と、レジスタファイル
９と、新たに設けられたバイパスライン１２とを含む。 各機能ユニット４ないし７は、実行ステージ（ＥＸＣ）
４１と、メモリアクセスステージ（ＭＥＭ）４２と、ラ
イトバックステージ（ＷＢ）４３とを含む。このスーパ
ースカラープロセッサ１０は、外部的に与えられる２相
のノンオーバーラップクロック信号φ１およびφ２に応
答して、パイプライン制御の下で動作される。基本的な
動作は、図７に示した従来のスーパースカラープロセッ
サ２０と同様であるので説明が省略される。
【００１９】バイパスライン１２は、それぞれの機能ユ
ニット４ないし７間に設けられており、機能ユニット内
の実行ステージにおいて得られたデータがバイパスライ
ン１２を介して伝送される。これに加えて、特に図示さ
れていないが、機能ユニット４ないし７間で、それぞれ
の機能ユニットにおいて処理される命令に含まれる行先
アドレスが機能ユニット４ないし７間で伝送される。
【００２０】図１に示した改善された１つの機能ユニッ
トが図２において示される。図２を参照して、改善され
た機能ユニットは、命令を実行するための実行ステージ
１と、データメモリ８またはレジスタファイル９にアク
セスするためのメモリアクセスステージ４２と、命令の
実行により得られたデータをレジスタファイル９へ書込
むためのライトバックステージ４３とを含む。
【００２１】実行ステージ４１は、ソースアドレスおよ
び行先アドレスを比較するアドレス比較器８０と、比較
結果を示す信号Ｓ１１ないしＳ１８およびＳ２１ないし
Ｓ２８に応答して、演算において使われるデータを選択
するデータセレクタ８３と、選択されたデータに基づい
て演算を実行する演算実行器８４とを含む。デコードス
テージ３から与えられる１つの命令は、命令コードＯＰ
と、２つのソースアドレスＳＡ１およびＳＡ２と、行先
アドレスＤＡとを含む。アドレス比較器８０は、与えら
れた命令に含まれるソースアドレスＳＡ１およびＳＡ２
を受ける。これに加えて、アドレス比較器８０は、図１
に示した他の機能ユニット５，６および７において扱わ
れる命令に含まれる行先アドレスＤＡｂ１，ＤＡｂ２，
ＤＡｃ１，ＤＡｃ２，ＤＡｄ１およびＤＡｄ２を受ける
。さらには、アドレス比較器８０は、実行ステージ４１
における行先アドレスＤＡａ１と、メモリアクセスステ
ージ４２における行先アドレスＤＡａ２とを受ける。 アドレス比較器８０は、ソースアドレスＳＡ１およびＳ
Ａ２と行先アドレスＤＡａ１ないしＤＡｄ２とを比較し
、一致を検出するのであるが、その詳細については後で
説明する。
【００２２】行先レジスタ８１は、デコードステージ３
から与えられる行先アドレスＤＡを保持する。保持され
た行先アドレスＤＡａ１は、アドレス比較器８０および
メモリアクセスステージ４２内の行先レジスタ８２に与
えられる。
【００２３】データセレクタ８３は、デコードステージ
３を介してレジスタファイル９より与えられる２つのデ
ータＤＴ１およびＤＴ２を受けるように接続される。デ
ータＤＴ１およびＤＴ２は、実行ステージ４１における
命令により要求されるものである。これに加えて、デー
タセレクタ８３は、新たに設けられたバイパスライン１
２を介して、図１に示した他の機能ユニット５，６およ
び７の実行ステージにおいて実行されたデータＤｂ１，
Ｄｂ２，Ｄｃ１，Ｄｃ２，Ｄｄ１およびＤｄ２を受ける
。さらには、データセレクタ８３は、メモリアクセスス
テージ４２内のデータレジスタ８６により保持されたデ
ータＤａ１と、実行ステージ４１内のデータレジスタ８
５により保持されたデータＤａ２とを受ける。データセ
レクタ８３は，アドレス比較器８０から与えられる選択
信号Ｓ１１ないしＳ１８およびＳ２１ないしＳ２８に応
答して動作するのであるが、詳細は後に説明する。
【００２４】演算実行器８４は、データライン３１およ
び３２を介してデータセレクタ８３に接続される。デー
タセレクタ８３により選択されたデータが、データライ
ン３１および３２を介して演算実行器８４に与えられ、
そこで、与えられた命令に基づく演算が実行される。演
算の実行結果を示すデータがデータレジスタ８５により
保持される。
【００２５】メモリアクセスステージ５２は、行先アド
レスを保持するための行先レジスタ８２と、演算結果を
示すデータを保持するためのデータレジスタ８６とを含
む。ライトバックステージ４３は、行先レジスタ８２に
より保持された行先アドレスと、データレジスタ８６に
より保持された実行されたデータとを受ける。ライトバ
ックステージ４３は、与えられた行先アドレスに従って
、実行されたデータをレジスタファイル９内に書込む。
【００２６】図２に示したアドレス比較器の一例が図３
に示される。図３を参照して、アドレス比較器８０は、
ソースアドレスＳＡ１および行先アドレスの一致を検出
する一致検出器８１１ないし８１８と、ソースアドレス
ＳＡ２および行先アドレスの一致を検出する一致検出器
８２１ないし８２８とを含む。ソースアドレスＳＡ１お
よびＳＡ２は、デコードステージ３から与えられる命令
の中に含まれている。一致検出器８１１ないし８１８は
、他の機能ユニットから与えられる行先アドレスＤＡｂ
１，ＤＡｂ２，ＤＡｃ１，ＤＡｃ２，ＤＡｄ１およびＤ
Ａｄ２と、それ自身の行先アドレスＤＡａ１およびＤＡ
ａ２とをそれぞれ受ける。一致検出器８２１ないし８２
８も、同様に行先アドレスを受ける。１つの一致検出器
、たとえば検出器８１１は、与えられたソースアドレス
ＳＡ１および行先アドレスＤＡｂ１の一致を検出し、高
レベルの一致検出信号Ｓ１１を発生する。一致検出手段
Ｓ１１ないしＳ１８およびＳ２１ないしＳ２８は、演算
において使われるデータを選択するための選択信号とし
てデータセレクタ８３に与えられる。
【００２７】データセレクタ８３の一例が図４に示され
る。図４を参照して、データセレクタ８３は、データラ
イン３１に接続されたトライステートバッファ９１０な
いし９１８と、データライン３２に接続されたトライス
テートバッファ９２０ないし９２８と、２つのＮＯＲゲ
ート９０１および９０２とを含む。トライステートバッ
ファ９１０および９２０は、レジスタファイル９から与
えられるデータＤＴ１およびＤＴ２をそれぞれ受けるよ
うに接続される。トライステートバッファ９１１ないし
９１８は、他の機能ユニット５，６および７からバイパ
スライン１２を介して与えられるデータＤｂ１，Ｄｂ２
，Ｄｃ１，Ｄｃ２，Ｄｄ１およびＤｄ２をそれぞれ受け
る。トライステートバッファ９１７および９１８は、そ
れ自身の実行されたデータＤａ１およびＤａ２をそれぞ
れ受ける。トライステートバッファ９２１ないし９２８
も、トライステートバッファ９１１ないし９１８と同様
に、与えられたデータを受ける。トライステートバッフ
ァ９１１ないし９１８は、アドレス比較器８０から与え
られるデータ選択信号Ｓ１１ないしＳ１８に応答してそ
れぞれ制御される。たとえば、トライステートバッファ
９１１は、高レベルのデータ選択信号Ｓ１１が与えられ
たとき、バイパスライン１２上のデータＤｂ１をデータ
ライン３１に与える。一方、トライステートバッファ９
１０は、ＮＯＲゲート９０１からの出力信号に応答して
動作する。もし、すべてのデータ選択信号Ｓ１１ないし
Ｓ１８が低レベルを示すとき、ＮＯＲゲート９０１は高
レベルの出力信号をトライステートバッファ９１０に与
えるので、レジスタファイル９から与えられたデータＤ
Ｔ１がデータライン３１に与えられる。
【００２８】トライステートバッファ９２１ないし９２
８は、データ選択信号Ｓ２１ないしＳ２８に応答してそ
れぞれ動作する。トライステートバッファ９２０は、Ｎ
ＯＲゲート９０２からの出力信号に応答して動作する。 トランスミッションゲート９１０ないし９１８および９
２０ないし９２８によって選択されたデータは、データ
ライン３１および３２を介して演算実行器８４に与えら
れる。
【００２９】演算実行器８４の一例が図５に示される。 図５を参照して、演算実行器８４は、データライン３１
および３２を介して与えられたデータをそれぞれ保持す
るためのレジスタ８４１および８４２と、レジスタ８４
１および８４２によって保持されたデータを用いて演算
を実行する演算器（ＡＬＵ）８４３とを含む。演算器８
４３における演算の実行により得られたデータは、図２
に示したデータレジスタ８５に与えられる。
【００３０】次に、図１ないし図５および図８（Ｃ）を
参照して、図１に示したスーパースカラープロセッサ１
０の動作について説明する。以下の説明においても、図
１に示したスーパースカラープロセッサ１０が、図８（
Ｂ）を参照して説明した命令１１および１２を実行する
ものと仮定する。図８（Ｃ）を参照して、期間Ｔ１にお
いて、命令フェッチステージ１１が命令１１を実行する
（パイプラインＰＬ１）。期間Ｔ２において、命令デコ
ードステージ３が命令１１を実行し（パイプラインＰＬ
１）、一方、命令フェッチステージ２が命令１２を実行
する。期間Ｔ３において、パイプラインＰＬ１において
命令１１が実行され、実行されたデータが得られる。 実行されたデータは、命令１１に含まれる行先アドレス
に従って、レジスタファイル９に書込まれるように予定
されている。しかしながら、実行されたデータは、パイ
プラインＰＬ２の実行ステージにおいて使われることが
命令１２において予定されているので、実行されたデー
タは図１に示したバイパスライン１２を介してパイプラ
インＰＬ２に次のように与えられることになる。なお、
以下の記載では、パイプラインＰＬ１が機能ユニット５
に相当し、パイプラインＰＬ２が機能ユニット４に相当
している。
【００３１】パイプラインＰＬ２を構成する機能ユニッ
ト４は、図２に示した構成を有している。図２を参照し
て、アドレス比較器８０は、与えられた命令１２に含ま
れる行先アドレスＳＡ１およびＳＡ２と行先アドレスＤ
Ａａ１，ＤＡａ２，…ＤＡｄ１，ＤＡｄ２とを比較する
。再び図３を参照して、一致が検出されたとき、高レベ
ルの一致検出信号Ｓ１１ないしＳ１８またはＳ２１ない
しＳ２８が選択信号として発生される。
【００３２】図４に示したデータセレクタ８３は、デー
タ選択信号Ｓ１１ないしＳ１８およびＳ２１ないしＳ２
８に応答して、バイパスライン１２を介して与えられた
データを選択的にデータライン３１および３２に与える
。もし、すべてのデータ選択信号Ｓ１１ないしＳ１８お
よびＳ２１ないしＳ２８が低レベルであるとき、言い換
えると、ソースアドレスと行先アドレスとの間の一致が
まったく検出されないとき、レジスタファイル９から与
えられたデータＤＴ１およびＤＴ２がデータライン３１
および３２に与えられることになる。したがって、図３
に示したアドレス比較器８０において少なくとも１つの
一致が検出されたとき、バイパスライン１２を介して（
すなわちレジスタファイル９を介することなく）、他の
機能ユニット（すなわちパイプラインＰＬ１）のデータ
が機能ユニット４（すなわちパイプラインＰＬ２）に伝
送されることになる。他のパイプラインＰＬ１において
実行されたデータが、レジスタファイル９を介すること
なくパイプラインＰＬ２に与えられるので、パイプライ
ンＰＬ２がパイプラインＰＬ１におけるメモリアクセス
ステージおよびライトバックステージにおける実行の終
了を待つ必要がなくなる。
【００３３】すなわち、再び図８（Ｃ）を参照して、期
間Ｔ３においてパイプラインＰＬ１の実行ステージにお
いて得られた実行されたデータがバイパスライン１２を
介してパイプラインＰＬ２に与えられるので、期間Ｔ４
においてパイプラインＰＬ２の実行ステージが動作でき
る。図７に示した従来のスーパースカラープロセッサ２
０では、図８（Ｂ）に示すように期間Ｔ４およびＴ５に
おいてパイプラインＰＬ２における処理の実行が待たさ
れていたが（パイプラインインターロック）、図１に示
したスーパースカラープロセッサ１０ではこの期間Ｔ４
およびＴ５において実行ステージおよびメモリアクセス
ステージにおける処理の実行を続けることができる。言
い換えると、パイプラインインターロックが生じない。 その理由は、パイプラインＰＬ１において実行されたデ
ータが、バイパスライン１２を介してパイプラインＰＬ
２に与えられるので、パイプラインＰＬ１におけるメモ
リアクセスステージおよびライトバックステージの実行
の終了を待つ必要がなくなるからである。
【００３４】その結果、図８（Ｂ）および（Ｃ）比較す
るとわかるように、パイプラインＰＬ２が命令１２の実
行を完了するのに要する期間（Ｔ２ないしＴ６）が、従
来のスーパースカラープロセッサにおいて要する期間（
Ｔ２ないしＴ９）よりも短縮される。したがって、スー
パースカラープロセッサにおけるより高い速度での処理
が達成できる。
【００３５】なお、図１に示した例では、各々が同じパ
イプライン構造（すなわちステージ）を有するスーパー
スカラープロセッサ１０について説明がなされたが、こ
の発明の適用はそのようなものに制限されるものではな
いことが指摘される。すなわち、スーパースカラープロ
セッサが互いに異なったパイプライン構造を有していて
も、パイプライン間にバイパスラインを設けることによ
り、処理に要する時間における上記の利点が得られる。
【００３６】
【発明の効果】以上のように、この発明によれば、アド
レス一致検出手段に応答して、他のパイプライン処理実
行手段の先の命令実行手段において実行されたデータを
、少なくとも１つのパイプライン処理実行手段中に設け
られた後の命令実行手段に直接に与える直接供与手段を
設けたので、命令の実行に要する時間を短縮することの
できるスーパースカラープロセッサが得られた。
【図面の簡単な説明】
【図１】この発明の一実施例を示すスーパースカラープ
ロセッサのブロック図である。
【図２】図１に示した１つの機能ユニットのブロック図
である。
【図３】図２に示したアドレス比較器のブロック図であ
る。
【図４】図２に示したデータセレクタのブロック図であ
る。
【図５】図２に示した演算実行器のブロック図である。
【図６】２相のノンオーバーラップクロック信号のタイ
ミングチャートである。
【図７】この発明の背景を示すスーパースカラープロセ
ッサのブロック図である。
【図８】パイプライン処理の進行を示すタイミングチャ
ートである。
【符号の説明】
１　　命令メモリ ２　　命令フェッチステージ ３　　命令デコードステージ ４　　機能ユニット ８　　データメモリ ９　　レジスタファイル １２　　バイパスライン ４１　　実行ステージ ４２　　メモリアクセスステージ ４３　　ライトバックステージ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　データ記憶手段を含み、前記データ記
    憶手段にストアされたデータを使って、先に与えられる
    第１の複数の命令と後に与えられる第２の複数の命令と
    をパイプライン制御の下で実行するスーパースカラープ
    ロセッサであって、各前記命令は、その命令を実行する
    のに使われるデータがストアされている前記データ記憶
    手段内のアドレスを示すソースアドレスと、実行された
    データがストアされるべき前記データ記憶手段内のアド
    レスを示す行先アドレスとを含み、与えられた前記第１
    または第２の複数の命令の中から、同時に実行可能な命
    令を検出する同時実行可能命令検出手段と、前記同時実
    行可能命令検出手段によって検出されたそれぞれの命令
    をパイプライン制御の下で並行してかつ同時に実行する
    第３の複数のパイプライン処理実行手段とを含み、各前
    記第３のパイプライン処理実行手段は、与えられた命令
    をパイプライン制御の下で順次に実行する先の命令実行
    手段および後の命令実行手段を含み、　　前記第３の複
    数のパイプライン処理実行手段のうちの少なくとも１つ
    の中に設けられた後の命令実行手段は、与えられた命令
    に含まれるソースアドレスと、他のパイプライン処理実
    行手段内の先の命令実行手段において実行されている命
    令に含まれる行先アドレスとの一致を検出するアドレス
    一致検出手段と、前記アドレス一致検出手段に応答して
    、前記他のパイプライン処理実行手段内の先の命令実行
    手段において実行されたデータを、前記少なくとも１つ
    のパイプライン処理実行手段中に設けられた前記後の命
    令実行手段に直接に与える直接供与手段とを備える、ス
    ーパースカラープロセッサ。
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