JPH08272608A - パイプライン処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 第１の命令がキャッシュミスを発生しても、
それによるブロック転送によるペナルティを低減するパ
イプライン処理装置を提供することにある。 【構成】 レジスタファイルへの書き込みステージ（Ｗ
ステージ）は、前段の命令キャンセルステージ（Ｎステ
ージ）に保持されている制御情報及びデータをパイプラ
イン制御回路２２の制御の下に退避保持する制御情報保
持回路６を備え、パイプライン制御回路２２は、第１の
命令がロード命令またはストア命令のメモリアクセス命
令であり、かつ該命令によりデータキャッシュメモリ１
８がメモリアクセスステージ（Ａステージ）でアクセス
され、Ｎステージでデータキャッシュミスが発生したと
き、Ｎステージに保持されている制御情報及びデータを
制御情報保持回路６に退避保持させ、前記第１の命令の
データキャッシュミスによって発生するブロック転送中
も後続命令の実行を停止させずに実行処理する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データキャッシュを持
ち、各命令を複数のステージに分割してパイプライン処
理するパイプライン処理装置に係り、特に、データキャ
ッシュをアクセスする命令でミスが発生した場合でも後
続命令を高速で処理するパイプライン処理装置に関する
ものである。

【０００２】

【従来の技術】従来のパイプライン処理装置の１例では
あるが各命令は、命令読み出しステージ（ＩＦステー
ジ）、命令デコードステージ（Ｄステージ）、命令演算
ステージ（Ｅステージ）、メモリアクセスステージ（Ａ
ステージ）、命令キャンセルステージ（Ｎステージ）、
書き込みステージ（Ｗステージ）の６つのステージに分
割されて処理されるものとする。これは１例であり、使
用するデバイス、回路、キャッシュ回路等の技術によっ
てパイプラインステージの分割は異なりうる。図８に従
来のパイプライン処理装置の構成図を示す。Ｄステージ
には命令の制御情報を保持する制御情報保持回路２を備
え、Ｅステージ以降にはそれぞれのステージの制御情報
および演算結果のデータを保持する保持回路３、４、
５、７、８、９を備え、ＩＦステージにはプログラムの
カウントを行うプログラムカウンタ１１を備え、Ｄステ
ージには先行命令とのデータ依存関係を検出する検出回
路１３、１４、１５を備え、Ｅステージには命令の演算
を行う演算装置１７を備え、Ｎステージにはデータキャ
ッシュメモリ１８とデータアドレスタグ１９とデータキ
ャッシュのヒット判定を行う判定回路２０を備えてい
る。命令はＩＦステージで命令キャッシュメモリ１２か
ら読み出しが行われ、データはＡステージでデータキャ
ッシュメモリ１８から読み出しが行われる。またレジス
タファイル２１からの読み出しはＤステージで行われ、
レジスタファイル２１への書き込み、またはデータキャ
ッシュ１８への書き込みはＷステージで行われる。

【０００３】以下、第１の命令がメモリアクセス命令で
キャッシュミスを発生しかつ、第２以降の命令はその命
令の種類が任意である場合の従来技術における動作につ
いて説明する。以降は第１のメモリアクセス命令の例と
してロード命令について説明する。図９には従来技術に
従うパイプライン処理装置において、第１ロード命令が
キャッシュミスした場合のタイムチャートを示してい
る。まず第１の命令であるロード命令がＩＦステージで
命令キャッシュ１２から読み出される。次に第１の命令
であるロード命令はＤステージでレジスタファイル２１
からロード命令のアドレス計算用のレジスタをそれぞれ
データ線１０９、１１０に読み出す。第１の命令である
ロード命令はＥステージでデータ１１１、１１２を用い
て演算装置１７で演算を実行し、データキャッシュの読
み出しアドレス１１４を出力する。このとき第２の命令
はＤステージに存在している。第１の命令であるロード
命令はＡステージでデータキャッシュ１８およびデータ
アドレスタグ１９を読み出す。読み出されたデータアド
レスタグ１９は、第１の命令であるロード命令のキャッ
シュのヒット判定を行うヒット判定回路２０まで送られ
る。第１の命令であるロード命令がＮステージでキャッ
シュミスと判断した場合には、Ｎステージにはキャッシ
ュメモリ１８から無効なデータが読み出されているの
で、該ロード命令は有効なデータをＮステージに読み出
すためにブロック転送を行う。キャッシュミスを制御線
１２５で受け取ったパイプライン制御回路２２は、ステ
ージロック信号１２０、１２２を送出し、第１の命令で
あるロード命令はブロック転送中はステージロック信号
１２２によりＮステージで保持される。第２の命令は、
ブロック転送が完了するまでステージロック信号１２２
によりＡステージで保持され、その次の後続命令は同様
にステージロック信号１２２によりＥステージで保持さ
れ、さらにその次の後続命令はステージロック信号１２
０によりＤ、ＩＦステージで保持される。キャッシュミ
スが判明してから複数サイクルの後ブロック転送が終了
すると、各ステージロック信号１２０、１２２は解除さ
れ、第１の命令であるロード命令が存在するＮステージ
には有効なデータが読み出されている。第１の命令であ
るロード命令はＷステージでレジスタに有効データ２１
を書き込む。これと同時に第２の命令以降はパイプライ
ン処理を再開する。

【０００４】従来技術に従うパイプライン処理装置にお
いて第１の命令であるロード命令がキャッシュミスした
場合、第１の命令の他に第２以降の命令も全て実行停止
していた。このようにパイプライン制御を行うことによ
り、パイプライン制御を簡単化し、また依存関係の保証
も簡単に行っていた。以上は第１の命令がロード命令に
ついて説明をしたが、第１の命令がストア命令であって
も全く同様である。ストア命令は、レジスタファイルか
らＤステージで読み出したデータを、Ｅステージでアド
レス計算した結果を用い、Ａステージでデータキャッシ
ュをアクセスし、データをＷステージでデータキャッシ
ュへ書き込むが、ストア命令がＡステージでデータキャ
ッシュアクセスをした結果がキャッシュミスした場合、
第１の命令の他に第２以降の命令も全て実行停止してい
た。

【０００５】図９の例は第１の命令のブロック転送サイ
クルを３サイクルとしているので、第２およびそれ以降
の命令は３サイクルのペナルティがある。

【０００６】しかし近年では、データキャッシュを有す
るパイプライン処理装置はさらに高い性能が求められて
いる。特にデータキャッシュミスによるブロック転送に
よるペナルティが処理装置の性能のネックとなってお
り、このペナルティを低減することが重要である。

【０００７】

【発明が解決しようとする課題】本発明は上述のような
事情に鑑みてなされたものであり、本発明の目的は、第
１の命令がキャッシュミスを発生しても、それによるブ
ロック転送によるペナルティを低減するパイプライン処
理装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の命令と第１の命令の次に実行する
第２の命令及びそれ以降の命令とをそれぞれ複数のステ
ージに分割してパイプライン制御回路の制御の下にパイ
プライン処理するパイプライン処理実行手段と、データ
キャッシュメモリを備えるパイプライン処理装置におい
て、前記パイプライン制御回路は、前記第１の命令がロ
ード命令またはストア命令のメモリアクセス命令であ
り、かつ該メモリアクセス命令により前記データキャッ
シュメモリがアクセスされ、データキャッシュミスが発
生したとき、該メモリアクセス命令に関する制御情報及
びデータを退避保持する制御情報保持回路を備え、前記
制御情報保持回路に退避保持させる制御手段を備え、前
記第１の命令のデータキャッシュミスによって発生する
ブロック転送中も第２の命令およびそれ以降の命令実行
を停止させずに実行処理し続けることができるようにし
ている。また、前記第１のロード命令のデータキャッシ
ュミスによって発生するブロック転送のデータの前記レ
ジスタファイルの書き込みと、後続するレジスタファイ
ル書き込み命令によるデータの前記レジスタファイルの
書き込みとの競合、または前記第１のストア命令のデー
タキャッシュミスによって発生するブロック転送のデー
タの前記データキャッシュメモリへの書き込みと、後続
するデータキャッシュ書き込み命令によるデータの前記
データキャッシュメモリへの書き込みとの競合を検出す
る競合検出回路を前記パイプライン処理実行手段に備
え、前記パイプライン制御回路は、該競合検出回路から
の競合検出信号を受け後続命令の各ステージでの実行を
一時停止するステージロック信号を生成送出する手段を
備えるようにしている。また、前記レジスタファイル
は、前記データキャッシュメモリからの読み出しデータ
を書き込むための書き込みポートと前記データキャッシ
ュメモリからの読み出しデータ以外のデータを書き込む
ための書き込みポートを備えるようにしている。

【０００９】

【作用】上記手段により、第１の命令であるメモリアク
セス命令がデータキャッシュミスを発生してもその後続
命令の実行を継続することができる。また、第１の命令
のブロック転送完了によるレジスタファイルまたはデー
タキャッシュ書き込みと、後続命令によるレジスタファ
イルまたはデータキャッシュ書き込みを同時に行う競合
を避けることができる。また、第１の命令のブロック転
送完了によるレジスタファイルへの書き込みと後続する
命令によるレジスタファイルへの書き込みとを同時に実
行することができる。

【００１０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１に第１の実施例のパイプライン処理装置の構
成を示す。本例は第１の命令がロード命令であり、かつ
データキャッシュミスを発生する場合についての例であ
る。第１の実施例におけるパイプライン処理装置は、各
ステージにはそれぞれのステージの制御情報、データを
保持する保持回路２、３、４、５、６、７、８、９を備
え、ＩＦステージにはプログラムのカウントを行うプロ
グラムカウンタ１１を備え、Ｄステージには先行命令と
のデータ依存関係の検出回路１３、１４、１５を備え、
Ｅステージには命令の演算を行う演算装置１７を備え、
Ｎステージにはデータキャッシュのヒット判定を行う判
定回路２０を備えている。命令はＩＦステージで命令キ
ャッシュメモリ１２から読み出しが行われ、データはＡ
ステージでデータキャッシュメモリ１８から読み出しが
行われる。またレジスタファイル２１からの読み出しは
Ｄステージで行われ、レジスタファイル２１への書き込
みはＷステージで行われる。図２には第１の実施例のパ
イプライン処理装置において、第１の命令であるロード
命令がキャッシュミスした場合のタイムチャートを示
す。

【００１１】以下、第１の実施例のパイプライン処理装
置の具体的な動作について説明する。第１の命令として
ロード命令がＩＦステージで命令キャッシュ１２から読
み出される。次に第１の命令であるロード命令はＤステ
ージでレジスタファイル２１からアドレス計算用のレジ
スタ内のデータをそれぞれデータ線１０９、１１０に出
力する。本例ではアドレス計算用のデータはレジスタフ
ァイル２１から読み出されているが、第１の命令のロー
ド命令に先行する演算命令がロード命令で使用するレジ
スタを書き換えた場合は、ロード命令のレジスタ読み出
しは、必ずしも先行演算命令の完了を待ってレジスタフ
ァイルから読み出す必要はなく、該先行命令の演算結果
をバイパスして使用してもよいが、その読み出しをバイ
パスするかどうかは本発明には影響しない。このとき第
２の命令がＩＦステージで命令キャッシュ１２から読み
出される。次に、第１の命令であるロード命令はＥステ
ージでデータ１１１、１１２を用いて演算装置１７で演
算を実行し、データキャッシュの読み出しアドレス１１
４を出力する。このとき第２の命令はＤステージに存在
する。

【００１２】第１の命令であるロード命令は引き続き処
理され、Ａステージでデータキャッシュ読み出しアドレ
ス１１４を用いデータキャッシュ１８およびデータアド
レスタグ１９を読み出す。データアドレスタグ１９を読
み出し、第１の命令であるロード命令のキャッシュのヒ
ット判定を行うヒット判定回路２０まで送る。第１の命
令であるロード命令がＮステージでヒット判定回路２０
によってキャッシュミスと判明した場合には、第１の命
令のＡステージで読み出されたデータは無効なデータで
あるので、該ロード命令は有効なデータを読み出すため
にメインメモリからのブロック転送をブロック転送制御
回路の制御の下に実行させる。その際、従来技術による
パイプライン処理装置では該ロード命令はＮステージを
占有したままであり、その制御情報はＮステージの制御
情報保持回路５で保持されていた。一方本発明では、ミ
スヒットが生じた場合、該ロード命令の制御情報を、パ
イプライン制御回路２２からの制御信号１２７の下に、
退避レジスタとして動作するＷステージに設けた制御情
報保持回路６にセット保持する。これにより、Ｎステー
ジの実行制御情報保持回路５は第２の命令により使用す
ることができる。従って、該ロード命令により行なわれ
るメインメモリからのブロック転送中もパイプラインを
ロックせずに第２の命令および後続命令を実行し続ける
ことができる。

【００１３】キャッシュミスを起こしたロード命令のブ
ロック転送中は、該ロード命令の制御情報はミスヒット
中の制御情報保持回路６で保持されており、ブロック転
送制御回路２４でブロック転送の完了が検出されると、
データパス１１９によってメインメモリ２５から送られ
てくるブロック転送データを、データキャッシュ１８へ
書き込み、それからパス１１５を通ってパイプライン制
御回路２２からの選択信号１２８の制御の下に選択回路
２６で選択されデータ保持回路９に送られ、パイプライ
ン制御回路２２からの信号１２９によりデータ保持回路
９にセット保持された後、レジスタファイル書き込みパ
ス１１７へ送られ、ブロック転送されたロードデータを
制御情報保持回路６の制御の下にレジスタファイル２１
へ書き込む。レジスタファイル書き込み情報は、制御情
報保持回路６に保持された内容であり、制御線１０８を
用いてレジスタファイル２１へ送られる。以上で第１の
命令であるロード命令の実行を完了する。

【００１４】本実施例はレジスタファイル２１への書き
込みポートが１つしかない処理装置を示している。ここ
で、メインメモリ２５からのブロック転送方式は、本発
明には無関係であり、メインメモリとデータキャッシュ
との間にセカンドキャッシュがあっても同様である。ま
たメインメモリからレジスタファイルへの書き込みパス
は先にデータキャッシュへ書き込む必要はなく、メイン
メモリからレジスタファイルへ書き込むバイパスルート
が存在しても同様である。

【００１５】また、第１の実施例において後続する命令
の種類は任意であり、レジスタファイルへの書き込みを
行う演算命令であっても該ロード命令とアドレスの依存
関係のないメモリアクセス命令であってもよい。ただ
し、後続命令がメモリアクセス命令であり、かつこれも
またキャッシュミスを起こす場合は本例では実行を継続
することはできない。この場合は後続メモリアクセス命
令がＮステージでキャッシュミスと判明した場合には、
パイプライン制御回路２２からステージロック信号１２
２が発せられ、該メモリアクセス命令はＮステージで保
持されるとともに、その後続命令もまた各ステージにて
ステージロック信号１２０、１２２で保持される。

【００１６】第１の実施例ではミスヒット中の制御情報
を保持する制御情報保持回路が１つのケースを示してい
るが、該制御情報を保持する制御情報保持回路を複数持
つ処理装置においては、後続命令がメモリアクセス命令
であり、かつこれもまたキャッシュミスを起こす場合に
第２の退避レジスタに後続メモリアクセス命令の制御情
報を保持することにより、第１のロードと、後続命令メ
モリアクセス命令に依存関係のない命令はさらに継続実
行することができる。以上により、第１のロード命令が
キャッシュミスをしてブロック転送中も、その後続命令
の実行を継続することができるので第２およびそれ以降
の命令はペナルティなしで実行可能になり、少ないハー
ドウェアの投資と簡単な制御手段で実行性能を大幅に改
善することができる。

【００１７】同様の目的を達成するために、第１のロー
ド命令がキャッシュミスをしてブロック転送中も、その
後続命令の実行を継続するために、該後続命令用に新た
に別セットの実行手段を持ち、該後続命令は別セットの
実行手段で実行することにより、該後続命令の実行を継
続する方法も考えられるが、その場合は投資すべきハー
ドウェアは多い上、第１のロード命令の実行手段と該後
続命令の実行手段の切り替えるという複雑な制御を必要
とする。従って本発明は少ないハードウェアの投資と簡
単な制御手段を用い、大幅な実行性能の改善を実現する
ことができる。

【００１８】第１の実施例では、第１の命令がロード命
令の場合について説明したが、本発明は第１の命令がロ
ード命令に限らず一般のメモリアクセス命令についても
同様である。第２の実施例は第１の命令がストア命令の
場合である。以下第２の実施例について簡単に説明す
る。

【００１９】第１の命令であるストア命令がＮステージ
でヒット判定回路２０によってキャッシュミスと判明し
た場合には、該ストア命令はストアするサブブロックを
含む有効なブロックのデータを読み出すためにブロック
転送を行い、ブロック転送で読み出したデータの内の該
ストア命令でストアするサブブロックデータに対応する
部分を該ストアするサブブロックデータで置き換え、す
なわち、該ストア命令でストアするサブブロックデータ
とブロック転送で読み出したデータとをマージしてデー
タキャッシュに書き込む。その際、従来技術によるパイ
プライン処理装置では該ストア命令はＮステージを占有
したままであり、その制御情報はＮステージで保持され
ており、その後続命令の実行は該ストア命令のブロック
転送完了まで停止していた。一方本発明によると該スト
ア命令の制御情報およびストアデータを保持回路で保持
することにより、Ｎステージはその後続命令が使用する
ことができる。従って該ロード命令のブロック転送中も
パイプラインをロックせずに第２の命令および後続命令
を実行し続けることができる。

【００２０】次に第１の実施例において、第１のロード
命令とその後続命令との間に依存関係が存在する場合に
ついて図３のタイムチャートを用いて説明する。第１の
ロード命令のブロック転送中に実行する命令が該ロード
命令と依存関係があると、その後続命令との依存関係の
保証が必要となる。一例として該ロード命令で書き換え
るレジスタを使用する場合、該ロード命令のデータはそ
のブロック転送完了までは保証されていないので、該ロ
ード命令で書き換えるレジスタを使用する命令は実行す
ることはできない。第１のロード命令とその後続命令と
の間の依存関係はこれに限らず、ロードで書き換えるレ
ジスタと、後続命令で書き換えるレジスタが一致した場
合でも同様である。通常の命令間の依存関係は検出回路
１３、１４、１５を用いて行われる。

【００２１】具体的には第１のロード命令がＥステージ
にあり、該ロード命令の結果を使用する後続命令がＤス
テージにある場合、該ロード命令のロードデータはまだ
求められていないので、Ｅステージの第１のロード命令
の実行制御情報保持回路３のデータと、Ｄステージの後
続命令の実行制御情報保持回路２のデータとを用い、依
存関係検出回路１３で両者の間の依存関係をチェック
し、依存関係が存在する場合は制御線１２１でパイプラ
イン制御回路２２へ報告される。パイプライン制御回路
２２は、Ｄステージのロック信号１２０を送出し、該後
続命令はＤステージで保持される。Ａステージの実行制
御情報保持回路４のデータと、Ｄステージの後続命令の
実行制御情報保持回路２のデータとの依存関係検出回路
１４も同様の動作をする。またＮステージの実行制御情
報保持回路５のデータと、Ｄステージの後続命令の実行
制御情報保持回路２のデータとの依存関係検出回路１５
も同様の動作をする。

【００２２】図３において、第１のロード命令のキャッ
シュミスによるブロック転送中も第２、第３の命令はそ
の実行を継続しており、第４の命令が第１のロード命令
と依存関係がある場合、第１の命令の実行制御情報はミ
スヒット中は保持回路６で保持しているので、第１のロ
ード命令の実行制御情報保持回路６のデータと、Ｄステ
ージの第４の命令の実行制御情報保持回路２のデータと
を用い、依存関係検出回路１６で両者の間の依存関係を
チェックし、依存関係が存在する場合は制御線１２１で
パイプライン制御回路２２に報告される。パイプライン
制御回路２２は、Ｄステージのロック信号１２０を送出
し、第４の命令はＤステージで保持される。このように
して、第１の命令のブロック転送中にその後続命令を実
行する際の最も制御困難である、両者の間の依存関係を
保証しなければならない問題を少ない回路と簡単な制御
で解決することができる。第１の実施例では第１の命令
がロード命令の場合について説明したが、本発明は第１
の命令がロード命令に限るものではなく、一般のメモリ
アクセス命令についても同様である。第１の命令がスト
ア命令ある第２の実施例についても全く同様である。

【００２３】次に第１の実施例において、第１のロード
命令がキャッシュミスをしてブロック転送中にその後続
命令の実行を継続する場合に、該ロード命令のブロック
転送が終了して転送された該ロードデータをレジスタフ
ァイルへ書き込むサイクルと、後続命令によるレジスタ
ファイルへ書き込むサイクルとが競合する場合について
図４を用いて説明する。これまでの説明のとおり、第１
のロード命令がキャッシュミスをしてブロック転送中に
その後続命令の実行を継続する場合は、その後続命令は
該ロード命令との依存関係がない限り、実行し続けるこ
とができる。しかし、該ロード命令のブロック転送が終
了して転送された該ロードデータをレジスタファイルへ
書き込むサイクルと、後続命令によるレジスタファイル
へ書き込むサイクルとが競合するというリソース競合が
発生する。これはレジスタファイルへの書き込みポート
が１つしかない処理装置においては重要な問題である。
この場合のタイムチャートが図４である。図４では第４
の命令がレジスタファイルへの書き込みを行う演算命令
である。

【００２４】第４の命令の実行をそのまま継続すると、
第１のロード命令のレジスタファイル書き込みであるＷ
ステージと、第４の命令のＷステージが競合し、レジス
タファイルの書き込みポートが１つしかないので正常動
作を保証することができない。

【００２５】このケースでは、第１のロード命令のブロ
ック転送を制御するブロック転送制御回路２４におい
て、ブロック転送でデータが転送される１サイクル前に
次のサイクルでブロック転送が完了することを示す制御
信号１２４を送出する。競合検出回路２３は、該制御信
号１２４が報告され、そのサイクルで第４の命令がレジ
スタファイルに書き込みを行う命令である場合、レジス
タファイルの書き込みリソースの競合検出信号１２３
を、パイプライン制御回路２２へ送る。パイプライン制
御回路２２はステージロック信号１２０、１２２を送出
し、第４の命令およびその後続命令を各ステージで１サ
イクルで保持して、その後で第４の命令およびその後続
命令の実行を再開する。即ち第４の命令およびその後続
命令のペナルティは１サイクルである。第４の命令がレ
ジスタファイルに書き込みを行わない命令である場合
は、Ｗステージでのレジスタファイル書き込みは競合し
ないので、ステージロックなしに命令実行を継続するこ
とができる。また第１の実施例は第４の命令がレジスタ
ファイルに書き込みを行なう命令のみを、Ａステージで
１サイクル実行停止するものだが、実行停止するサイク
ルはＡステージに限るものでなく、他のステージの実行
制御情報を用いて、他のステージで実行停止を行っても
よい。また、実行停止サイクルは１サイクルに限るもの
ではない。

【００２６】第３の実施例として、第１の実施例におい
て、第４の命令がレジスタファイルに書き込みをするか
どうかによらず、すべての命令実行を１サイクル停止す
る処理装置も容易に実現することができる。第３の実施
例では、第１のロード命令のブロック転送を制御する制
御回路２４において、ブロック転送でデータが転送され
る１サイクル前に次のサイクルでブロック転送が完了す
ることを示す制御信号１２４を送出された場合に、その
サイクルで第４の命令がレジスタファイルに書き込みを
行なう命令であるか否かに係りなく、パイプライン制御
回路２２はステージロック信号１２０、１２２を送出
し、第４の命令およびその後続命令を各ステージで１サ
イクルで保持して、その後で第４の命令およびその後続
命令を実行を再開する。第３の実施例ではＡステージに
いる第４の命令とのレジスタファイル書き込みリソース
競合は発生しないので、検出回路２３は不要になり、ま
た制御も容易になるが、実行性能は落ちてしまう。第３
の実施例でも実行停止するサイクルはＡステージに限る
ものでなく、他のステージの実行制御情報を用いて、他
のステージで実行停止を行ってもよい。また、実行停止
サイクルは１サイクルに限るものではない。このように
して、レジスタファイルの書き込みポートが１つしかな
い処理装置における、第１のロード命令のブロック転送
中にその後続命令を実行する際のレジスタファイルの書
き込みポート競合の問題を少ない回路と簡単な制御で解
決することができる。

【００２７】第１の実施例では第１の命令がロード命令
の場合について説明したが、本発明は第１の命令がロー
ド命令に限らず一般のメモリアクセス命令についても同
様である。第２の実施例において、データキャッシュへ
の書き込みポートが１つしかない処理装置において、第
１のストア命令がキャッシュミスをしてブロック転送中
にその後続命令の実行を継続する場合に、該ストア命令
のブロック転送が終了して転送された該ストアデータを
データキャッシュへ書き込むサイクルと、後続ストア命
令によるデータキャッシュへ書き込むサイクルとが競合
する問題を第１の実施例のロード命令の場合と同様の手
段を用いて、解決することができる。即ち第２の実施例
において、第４の命令がデータキャッシュへの書き込み
を行うストア命令である場合を考える。第４の命令の実
行をそのまま継続すると、第１のストア命令のデータキ
ャッシュ書き込みであるＷステージと、第４の命令のＷ
ステージが競合し、データキャッシュの書き込みポート
は１つしかないので正常動作を保証することができな
い。第２の実施例では、第１のストア命令のブロック転
送を制御するブロック転送制御回路２４において、ブロ
ック転送でデータが転送される１サイクル前に次のサイ
クルでブロック転送が完了することを示す制御信号１２
４を送出する。該制御信号１２４と、そのサイクルでＡ
ステージにいる第４の命令の実行制御情報保持回路４と
を用い、競合検出回路２３は、第４の命令がデータキャ
ッシュに書き込みを行う命令である場合、データキャッ
シュへの書き込みリソースの競合検出信号１２３を、パ
イプライン制御回路２２へ送る。パイプライン制御回路
２２はステージロック信号１２０、１２２を送出し、第
４の命令およびその後続命令を各ステージで１サイクル
で保持して、その後の第４の命令およびその後続命令を
実行を再開する。即ち第４の命令およびその後続命令の
ペナルティは１サイクルである。

【００２８】第４の命令がデータキャッシュに書き込み
を行わない命令である場合は、Ｗステージでのデータキ
ャッシュ書き込みは競合しないので、ステージロックな
しに命令実行を継続することができる。第２の実施例は
第４の命令がデータキャッシュに書き込みを行う命令の
みを、Ａステージで１サイクル実行停止するものだが、
実行停止するサイクルはＡステージに限るものでなく、
他のステージの実行制御情報を用いて、他のステージで
実行停止を行ってもよい。また、実行停止サイクルは１
サイクルに限るものではない。

【００２９】第４の実施例として、第２の実施例におい
て、第４の命令がデータキャッシュに書き込みをするか
どうかによらず、すべての命令実行を１サイクル停止す
る処理装置も容易に実現することができる。このように
して、データキャッシュの書き込みポートが１つしかな
い処理装置における、第１のロード命令のブロック転送
中にその後続命令を実行する際のデータキャッシュの書
き込みポート競合の問題を少ない回路と簡単な制御で解
決することができる。

【００３０】第５、第６の実施例としては、第１の実施
例のパイプライン処理装置においてレジスタファイルの
書き込みポートを増やした構成とする。図５に第５の実
施例を、図６に第６の実施例の構成を示す。第５の実施
例は、第１の実施例で説明した第１のロード命令のレジ
スタファイル書き込みと、第４のロード命令でない後続
命令のレジスタファイル書き込みとの競合による１サイ
クルの性能低下を避ける発明である。第１のロード命令
がキャッシュミスをしてブロック転送中に該第４の命令
の実行を継続する場合に、該ロード命令のブロック転送
が終了して転送された該ロードデータをレジスタファイ
ルへ書き込むサイクルと、該第４の命令によるレジスタ
ファイルへ書き込むサイクルとが競合するが、レジスタ
ファイルの書き込みポートは２つあるので両者のレジス
タファイルへの書き込みを同時に行なうことができる。
すなわち、第１のロード命令のレジスタファイルへの書
き込みは１１８により行われ、該第４の命令によるレジ
スタファイルへの書き込みは１１７により行われ、図７
に示すタイムチャートで処理される。即ち第４の命令お
よびその後続命令のペナルティはない。第５の実施例
は、メインメモリ２５からのレジスタファイル書き込み
とデータキャッシュ１８からのレジスタファイル書き込
みは、同一のレジスタファイル書き込みパス１１８を介
して行われるので、第４の命令がロード命令でレジスタ
ファイルへ書き込みを行う命令の場合は、第４の命令の
実行は同時に行えないので、第４のロード命令は１サイ
クル実行停止する必要があり、図４に示すタイムチャー
トで処理される。

【００３１】第６の実施例は、第５の実施例に対し、メ
インメモリ２５からのレジスタファイル書き込みパスと
データキャッシュ１８からのレジスタファイル書き込み
パスを分離した構成とする。図６に第６の実施例の構成
を示す。第６の実施例は、第５の実施例において、第４
の命令がロード命令であっても、該第４の命令の実行処
理を停止することなく実行することができる。即ち、第
１のロード命令がキャッシュミスをしてブロック転送中
に該第４の命令の実行を継続する場合に、第１のロード
命令のブロック転送が終了して転送された第１のロード
データをレジスタファイルへ書き込むサイクルと、該第
４の命令によるレジスタファイルへ書き込むサイクルと
が競合するが、第１の命令のロード命令のレジスタファ
イルへの書き込みはパス１１９により行われ、該第４の
命令によるレジスタファイルへの書き込みは１１８によ
り行われ、図７に示すタイムチャートで処理される。即
ち第４のおよびその後続命令のペナルティはない。この
ように、パス１１９によるレジスタファイル書き込みポ
ートを増やすことで、第１のロード命令のブロック転送
中の後続命令実行性能をさらに上げることができる。

【００３２】第７の実施例は、第５の実施例で第１の命
令をストア命令にしたものに対応する。

【００３３】即ち、第２の実施例に対し、データキャッ
シュの書き込みポートを増やすことで、第１のをストア
命令のデータキャッシュ書き込みと、第４の後続命令の
データキャッシュ書き込みとの競合による１サイクルの
性能低下を避けるものである。データキャッシュのポー
トを増やすことにより、第１のストア命令のデータキャ
ッシュ書き込みと、第４の後続命令のデータキャッシュ
書き込みを同時に行うことができ、後続データキャッシ
ュ書き込み命令をペナルティなしで処理することができ
る。

【００３４】以上は、パイプラインがＩＦ〜Ｗの６ステ
ージで構成されている場合についての実施例であるが、
本発明はこのパイプラインステージの段数、分割に限ら
れるものではない。これまでの説明のとうり、パイプラ
インステージの段数、パイプラインステージの分割は、
本発明の本質であるキャッシュミスを発生した命令の制
御情報を保持する回路を持ち、その制御手段を持つと言
うことに対して関係はなく、パイプラインステージの段
数、分割が変わっても容易に適用することができる。本
例ではキャッシュミスがＮステージで判明する為、Ｎス
テージの情報をＷステージで保持するようになってい
る。しかし、保持される情報は、特にＮステージといっ
た特定のステージに限定されるものではなく、また、保
持するステージも、特にＷステージに限定されるもので
はない。

【００３５】

【発明の効果】本発明によれば、第１の命令であるメモ
リアクセス命令がキャッシュミスしても、該メモリアク
セス命令の後続命令の実行処理を続けることができる。
第１のメモリアクセス命令がキャッシュミスして、該メ
モリアクセス命令と後続命令との間の依存関係があると
き、依存関係のある後続命令の実行を停止することによ
り、依存関係の保証を行うことができる。レジスタファ
イルに対する書込みポートが１つであるとき、第１のメ
モリアクセス命令がロード命令であり該ロード命令がキ
ャッシュミスして、該ロード命令の後続命令を実行処理
し続ける場合に、レジスタファイル書込みを行う後続命
令の実行を遅らせることにより、同時にレジスタファイ
ル書込みを行うことを回避することができる。データキ
ャッシュに対する書込みポートが１つであるとき、第１
のメモリアクセス命令がストア命令であり該ストア命令
がキャッシュミスして、該ストア命令の後続命令を実行
処理し続ける場合に、データキャッシュ書込みを行う後
続命令の実行を遅らせることにより、同時にデータキャ
ッシュ書込みを行うことを回避することができる。レジ
スタファイルの書き込みポートを複数設けることによ
り、第１のメモリアクセス命令がロード命令であり、そ
のキャッシュミス時のブロック転送によるレジスタファ
イルへの書込みと、後続のレジスタファイルへの書込み
命令による書き込みが競合するとき、両書き込みをペナ
ルティなしに実行することができる。

【図面の簡単な説明】

【図１】第１の実施例のパイプライン処理装置の構成を
示す図である。

【図２】第１の実施例においてロード命令がキャッシュ
ミスした場合のタイムチャートを示す図である。

【図３】第１の実施例においてロード命令とその後続命
令との依存関係が存在する場合のタイムチャートを示す
図である。

【図４】第１の実施例においてロード命令によるブロッ
ク転送データのレジスタファイルへの書き込みとその後
続命令によるレジスタファイルへの書き込みとが競合し
た場合のタイムチャートを示す図である。

【図５】第５の実施例のパイプライン処理装置の構成を
示す図である。

【図６】第６の実施例のパイプライン処理装置の構成を
示す図である。

【図７】第５と第６の実施例においてロード命令による
ブロック転送データのレジスタファイルへの書き込みと
その後続命令によるレジスタファイルへの書き込みとが
競合した場合のタイムチャートを示す図である。

【図８】従来技術に従うパイプライン処理装置の構成を
示す図である。

【図９】図８のパイプライン処理装置おいてロード命令
のキャッシュミス時における該ロード命令と後続命令と
のタイムチャートを示す図である。

【符号の説明】

１ アドレス保持回路 ２、３、４、５、６ 制御情報保持回路 ７、８、９、１０ データ保持回路 １１ プログラムカウンタ １２ 命令キャッシュメモリ １３、１４、１５、１６ 依存関係検出回路 １７ 演算装置 １８ データキャッシュメモリ １９ データアドレスタグ ２０ ヒット判定回路 ２１ レジスタファイル ２２ パイプライン制御装置 ２３ 競合検出回路 ２４ ブロック転送制御回路 ２５ メインメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕司 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の命令と第１の命令の次に実行する
   第２の命令及びそれ以降の命令とをそれぞれ複数のステ
   ージに分割してパイプライン制御回路の制御の下にパイ
   プライン処理するパイプライン処理実行手段と、データ
   キャッシュメモリを備えるパイプライン処理装置におい
   て、 前記パイプライン制御回路は、前記第１の命令がロード
   命令またはストア命令のメモリアクセス命令であり、か
   つ該メモリアクセス命令により前記データキャッシュメ
   モリがアクセスされ、データキャッシュミスが発生した
   とき、該メモリアクセス命令に関する制御情報及びデー
   タを退避保持する制御情報保持回路を備え、前記制御情
   報保持回路に退避保持させる制御手段を備え、 前記第１の命令のデータキャッシュミスによって発生す
   るブロック転送中も第２の命令およびそれ以降の命令実
   行を停止させずに実行処理し続けることを特徴とするパ
   イプライン処理装置。
2. 【請求項２】 請求項１記載のパイプライン処理装置に
   おいて、 前記第１のロード命令のデータキャッシュミスによって
   発生するブロック転送のデータの前記レジスタファイル
   の書き込みと、後続するレジスタファイル書き込み命令
   によるデータの前記レジスタファイルの書き込みとの競
   合、または前記第１のストア命令のデータキャッシュミ
   スによって発生するブロック転送のデータの前記データ
   キャッシュメモリへの書き込みと、後続するデータキャ
   ッシュ書き込み命令によるデータの前記データキャッシ
   ュメモリへの書き込みとの競合を検出する競合検出回路
   を前記パイプライン処理実行手段に備え、 前記パイプライン制御回路は、該競合検出回路からの競
   合検出信号を受け後続命令の各ステージでの実行を一時
   停止するステージロック信号を生成送出する手段を備え
   ることを特徴とするパイプライン処理装置。
3. 【請求項３】 請求項１記載のパイプライン処理装置に
   おいて、 前記レジスタファイルは、前記データキャッシュメモリ
   からの読み出しデータを書き込むための書き込みポート
   と前記データキャッシュメモリからの読み出しデータ以
   外のデータを書き込むための書き込みポートを備えるこ
   とを特徴とするパイプライン処理装置。