JPH10187634A - 同期制御方法および主記憶共有型並列プロセッサ - Google Patents
同期制御方法および主記憶共有型並列プロセッサInfo
- Publication number
- JPH10187634A JPH10187634A JP34290696A JP34290696A JPH10187634A JP H10187634 A JPH10187634 A JP H10187634A JP 34290696 A JP34290696 A JP 34290696A JP 34290696 A JP34290696 A JP 34290696A JP H10187634 A JPH10187634 A JP H10187634A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- synchronization
- processors
- instruction
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 主記憶共有型並列プロセッサにおけるプロセ
ッサ間の同期処理において、同期による待ち時間を減少
させる。 【解決手段】 プロセッサから送出される主記憶アクセ
スリクエストまたはプロセッサ間同期専用制御リクエス
トは、記憶制御装置５内のリクエストスタック５０にス
タックされる。スタック５０から取り出された同期専用
制御リクエストは、デコーダ５１によってデコードされ
る。ＡＮＤゲート５８は、全てのプロセッサからの同期
専用制御リクエストをデコードしたことを検出し、同期
完了信号５１０を出力する。同期完了信号５１０は、ゲ
ート５９、５６、ゲート５７を介してアウトポインタ５
５を更新する。スタック５０から次のリクエストが取り
出され、同期専用制御命令以降の主記憶アクセスリクエ
ストを再開する。
ッサ間の同期処理において、同期による待ち時間を減少
させる。 【解決手段】 プロセッサから送出される主記憶アクセ
スリクエストまたはプロセッサ間同期専用制御リクエス
トは、記憶制御装置５内のリクエストスタック５０にス
タックされる。スタック５０から取り出された同期専用
制御リクエストは、デコーダ５１によってデコードされ
る。ＡＮＤゲート５８は、全てのプロセッサからの同期
専用制御リクエストをデコードしたことを検出し、同期
完了信号５１０を出力する。同期完了信号５１０は、ゲ
ート５９、５６、ゲート５７を介してアウトポインタ５
５を更新する。スタック５０から次のリクエストが取り
出され、同期専用制御命令以降の主記憶アクセスリクエ
ストを再開する。
Description
【０００１】
【発明の属する技術分野】本発明は、同期による待ち時
間を短縮させた複数のプロセッサ間の同期制御方法およ
び主記憶共有型並列プロセッサに関する。
間を短縮させた複数のプロセッサ間の同期制御方法およ
び主記憶共有型並列プロセッサに関する。
【０００２】
【従来の技術】主記憶共有型並列プロセッサにおいて
は、プロセッサ間の主記憶アクセス順を保証するための
同期制御が必要になる。従来、同期制御命令の前にｓｙ
ｎｃ（シンク）命令を挿入したり、あるいは、同期専用
インタフェースをプロセッサ間で用意することにより、
高速に同期処理を実現する方法がある。
は、プロセッサ間の主記憶アクセス順を保証するための
同期制御が必要になる。従来、同期制御命令の前にｓｙ
ｎｃ（シンク）命令を挿入したり、あるいは、同期専用
インタフェースをプロセッサ間で用意することにより、
高速に同期処理を実現する方法がある。
【０００３】プロセッサは、上記したｓｙｎｃ命令をデ
コードすると、それ以前の主記憶アクセス命令を含むす
べての命令の処理を完了するまで次の命令の処理を抑止
する。そして、ｓｙｎｃ命令を完了すると次の同期制御
命令をデコードし、他プロセッサに同期点到達を知らせ
る。
コードすると、それ以前の主記憶アクセス命令を含むす
べての命令の処理を完了するまで次の命令の処理を抑止
する。そして、ｓｙｎｃ命令を完了すると次の同期制御
命令をデコードし、他プロセッサに同期点到達を知らせ
る。
【０００４】また、上記した同期専用インタフェース
は、すべてのプロセッサが同期点到達を知らせるとＯＮ
になり、各プロセッサに同期成立を伝達し、同期処理が
完了する。同期制御命令以降の主記憶アクセス命令の処
理は、この同期処理完了を待って記憶制御装置に送出さ
れる。
は、すべてのプロセッサが同期点到達を知らせるとＯＮ
になり、各プロセッサに同期成立を伝達し、同期処理が
完了する。同期制御命令以降の主記憶アクセス命令の処
理は、この同期処理完了を待って記憶制御装置に送出さ
れる。
【０００５】
【発明が解決しようとする課題】上記した従来の方法
は、プロセッサが同期処理以前の主記憶アクセスの完了
を保証した上で同期を成立させ、その後、同期処理以降
の主記憶アクセスをプロセッサから送出している。
は、プロセッサが同期処理以前の主記憶アクセスの完了
を保証した上で同期を成立させ、その後、同期処理以降
の主記憶アクセスをプロセッサから送出している。
【０００６】しかし、上記した同期処理によって保証し
なければならないことは、主記憶のアクセス順序のみで
あるにも係らず、命令レベルで処理を停止していること
から、同期処理時間が長くなるという問題がある。
なければならないことは、主記憶のアクセス順序のみで
あるにも係らず、命令レベルで処理を停止していること
から、同期処理時間が長くなるという問題がある。
【０００７】本発明の目的は、複数のプロセッサ間の同
期処理において、プロセッサ間の主記憶アクセスの順序
保証をプロセッサで行うのではなく、より主記憶に近
い、記憶制御装置で行うことにより、同期による待ち時
間を減少させた同期制御方法および主記憶共有型並列プ
ロセッサを提供することにある。
期処理において、プロセッサ間の主記憶アクセスの順序
保証をプロセッサで行うのではなく、より主記憶に近
い、記憶制御装置で行うことにより、同期による待ち時
間を減少させた同期制御方法および主記憶共有型並列プ
ロセッサを提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、プロセッサ間同期専用制御命令による
プロセッサ間同期専用制御リクエストを各プロセッサか
ら記憶制御装置に通常主記憶アクセス命令の主記憶アク
セスリクエストと同様に流し込み、記憶制御装置ではプ
ロセッサ間同期専用制御リクエストを検出すると、対応
するプロセッサからの主記憶アクセス処理を停止させ、
主記憶アクセスの実行順序を保証すべきすべてのプロセ
ッサに対応するプロセッサ間同期専用制御リクエストを
検出すると主記憶アクセス処理の停止を解除する制御機
構を設けることを特徴としている。また、記憶制御装置
内でプロセッサ間同期専用制御命令によって同期待ちの
状態にある主記憶アクセス処理に対し、外部からの信号
によって同期待ちの状態を強制的に解除させる機構を備
えたことを特徴としている。更に、同期待ち状態の時間
を計るカウンタと同期待ち時間を設定できるレジスタを
備え、該カウンタと該レジスタの値が一致したことを検
出し、同期待ち状態を強制的に解除させる機構を備えた
ことを特徴としている。
に、本発明では、プロセッサ間同期専用制御命令による
プロセッサ間同期専用制御リクエストを各プロセッサか
ら記憶制御装置に通常主記憶アクセス命令の主記憶アク
セスリクエストと同様に流し込み、記憶制御装置ではプ
ロセッサ間同期専用制御リクエストを検出すると、対応
するプロセッサからの主記憶アクセス処理を停止させ、
主記憶アクセスの実行順序を保証すべきすべてのプロセ
ッサに対応するプロセッサ間同期専用制御リクエストを
検出すると主記憶アクセス処理の停止を解除する制御機
構を設けることを特徴としている。また、記憶制御装置
内でプロセッサ間同期専用制御命令によって同期待ちの
状態にある主記憶アクセス処理に対し、外部からの信号
によって同期待ちの状態を強制的に解除させる機構を備
えたことを特徴としている。更に、同期待ち状態の時間
を計るカウンタと同期待ち時間を設定できるレジスタを
備え、該カウンタと該レジスタの値が一致したことを検
出し、同期待ち状態を強制的に解除させる機構を備えた
ことを特徴としている。
【０００９】
【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。図２は、本発明の実施例の概
略構成図を示す。図において、１、２、３、４はプロセ
ッサであり、記憶制御装置５に接続され、記憶制御装置
５は主記憶装置６に接続されている。記憶制御装置５に
はプロセッサの同期待ちの状態を解除するための信号を
入力するリセット機構７が接続されている。
用いて具体的に説明する。図２は、本発明の実施例の概
略構成図を示す。図において、１、２、３、４はプロセ
ッサであり、記憶制御装置５に接続され、記憶制御装置
５は主記憶装置６に接続されている。記憶制御装置５に
はプロセッサの同期待ちの状態を解除するための信号を
入力するリセット機構７が接続されている。
【００１０】各プロセッサには、命令デコード部１０、
２０、３０、４０と、同期到達レジスタ１１、２１、３
１、４１と、同期成立レジスタ１２、２２、３２、４２
が設けられている。以下、プロセッサ１について説明す
るが、プロセッサ２、３、４についても同様である。
２０、３０、４０と、同期到達レジスタ１１、２１、３
１、４１と、同期成立レジスタ１２、２２、３２、４２
が設けられている。以下、プロセッサ１について説明す
るが、プロセッサ２、３、４についても同様である。
【００１１】主記憶アクセス命令は、プロセッサ１の命
令デコード部１０によってデコードされると、主記憶ア
クセスリクエストを信号線１００を介して記憶制御装置
５に送出する。プロセッサ間同期専用制御命令が命令デ
コード部１０によってデコードされると、同期到達レジ
スタ１１を‘１’にセットし、プロセッサ間同期専用制
御リクエストを信号線１００を介して記憶制御装置５に
送出する。
令デコード部１０によってデコードされると、主記憶ア
クセスリクエストを信号線１００を介して記憶制御装置
５に送出する。プロセッサ間同期専用制御命令が命令デ
コード部１０によってデコードされると、同期到達レジ
スタ１１を‘１’にセットし、プロセッサ間同期専用制
御リクエストを信号線１００を介して記憶制御装置５に
送出する。
【００１２】同期到達レジスタ１１がセットされると、
プロセッサ１は同期待ちの状態になり、プロセッサ間同
期専用制御命令以降の処理を停止する。同期到達レジス
タ１１はオープンドレイン型出力回路に接続されてお
り、すべてのプロセッサの同期到達レジスタ１１、２
１、３１、４１がセットされると各プロセッサ内の同期
成立レジスタ１２、２２、３２、４２がセットされる。
プロセッサ１は同期待ちの状態になり、プロセッサ間同
期専用制御命令以降の処理を停止する。同期到達レジス
タ１１はオープンドレイン型出力回路に接続されてお
り、すべてのプロセッサの同期到達レジスタ１１、２
１、３１、４１がセットされると各プロセッサ内の同期
成立レジスタ１２、２２、３２、４２がセットされる。
【００１３】各プロセッサ内の同期成立レジスタ１２、
２２、３２、４２がセットされるとプロセッサ内の処理
が再開され、プロセッサ間同期専用制御命令以降の主記
憶アクセス命令による主記憶アクセスリクエストは、プ
ロセッサ間同期制御リクエストに続いて、記憶制御装置
５に送られる。
２２、３２、４２がセットされるとプロセッサ内の処理
が再開され、プロセッサ間同期専用制御命令以降の主記
憶アクセス命令による主記憶アクセスリクエストは、プ
ロセッサ間同期制御リクエストに続いて、記憶制御装置
５に送られる。
【００１４】図１は、本発明の記憶制御装置の構成を示
す。図の点線部は、各プロセッサに対応して設けられ、
リクエストスタック５０、デコーダ５１、インポインタ
５３、アウトポインタ５５、ＡＮＤゲート５６、ＯＲゲ
ート５７から構成されている。また、各プロセッサ共通
に、プライオリティ回路６０、同期待ち時間カウンタ６
３、同期待ち時間限界レジスタ６４、比較器６５、ＡＮ
Ｄゲート５８、ＯＲゲート５９、６６が設けられてい
る。
す。図の点線部は、各プロセッサに対応して設けられ、
リクエストスタック５０、デコーダ５１、インポインタ
５３、アウトポインタ５５、ＡＮＤゲート５６、ＯＲゲ
ート５７から構成されている。また、各プロセッサ共通
に、プライオリティ回路６０、同期待ち時間カウンタ６
３、同期待ち時間限界レジスタ６４、比較器６５、ＡＮ
Ｄゲート５８、ＯＲゲート５９、６６が設けられてい
る。
【００１５】信号線１００を介してプロセッサ１から送
出された主記憶アクセスリクエストまたはプロセッサ間
同期専用制御リクエストは、リクエストスタック５０に
スタックされる。リクエストスタック５０から取り出さ
れた通常の主記憶アクセスリクエストがデコーダ５１に
よってデコードされ、プライオリティ回路６０に入力さ
れる。
出された主記憶アクセスリクエストまたはプロセッサ間
同期専用制御リクエストは、リクエストスタック５０に
スタックされる。リクエストスタック５０から取り出さ
れた通常の主記憶アクセスリクエストがデコーダ５１に
よってデコードされ、プライオリティ回路６０に入力さ
れる。
【００１６】プライオリティ回路６０によってプロセッ
サ間のリクエストの優先順序が付けられ、選択されたリ
クエストは主記憶装置６に対して信号線５００により主
記憶アクセスリクエストとして発行される。そして、発
行元プロセッサに対応したリクエストスタック５０のア
ウトポインタ５５を更新（＋１）する。
サ間のリクエストの優先順序が付けられ、選択されたリ
クエストは主記憶装置６に対して信号線５００により主
記憶アクセスリクエストとして発行される。そして、発
行元プロセッサに対応したリクエストスタック５０のア
ウトポインタ５５を更新（＋１）する。
【００１７】リクエストスタック５０から取り出された
同期専用制御リクエストがデコーダ５１によってデコー
ドされるとＡＮＤゲート５８に入力される。ＡＮＤゲー
ト５８は、全てのプロセッサ１、２、３、４からのプロ
セッサ間同期専用制御リクエストをデコードしたことを
検出し、同期完了信号５１０を出力する。同期完了信号
５１０は、ＯＲゲート５９、ＡＮＤゲート５６、ＯＲゲ
ート５７を介してアウトポインタ５５を更新する。これ
により、リクエストスタック５０から次のリクエストが
取り出され、プロセッサ間同期専用制御命令以降の主記
憶アクセス命令によるリクエストの処理を再開する。
同期専用制御リクエストがデコーダ５１によってデコー
ドされるとＡＮＤゲート５８に入力される。ＡＮＤゲー
ト５８は、全てのプロセッサ１、２、３、４からのプロ
セッサ間同期専用制御リクエストをデコードしたことを
検出し、同期完了信号５１０を出力する。同期完了信号
５１０は、ＯＲゲート５９、ＡＮＤゲート５６、ＯＲゲ
ート５７を介してアウトポインタ５５を更新する。これ
により、リクエストスタック５０から次のリクエストが
取り出され、プロセッサ間同期専用制御命令以降の主記
憶アクセス命令によるリクエストの処理を再開する。
【００１８】以下、本発明のプロセッサ間同期制御命令
（以下、セットバリア命令）を含む命令列を用いて、本
実施例の動作を説明する。図３は、説明を簡単にするた
め、同期動作を行うプロセッサが２台の場合のプロセッ
サ１（ＩＰ１）、プロセッサ２（ＩＰ２）の命令列の一
例を示す。図３において、「ｓｔ（ストア）」は主記憶
上に書き込む命令であり、「ｓｅｔｂｒｒ（セットバリ
ア）」命令は、本発明のプロセッサ間同期制御命令であ
る。また、命令４、７の「ｌｄ（ロード） ｂｒｒ」
は、同期成立レジスタ１２、２２の内容（ｂｒｒビッ
ト）を読み込む命令であり、命令５、８の「ＢＣ（ｉｆ
ｂｒｒ＝０）」は、同期成立レジスタ１２、２２の内
容が「０」のときに、命令４、７に分岐する条件付き分
岐命令であり、命令４と命令５または命令７と命令８に
より同期が完了するまでループを実行する。また、命令
１と命令２のストアにおけるＡとＢは主記憶上の同一バ
ンクに属するものとする。
（以下、セットバリア命令）を含む命令列を用いて、本
実施例の動作を説明する。図３は、説明を簡単にするた
め、同期動作を行うプロセッサが２台の場合のプロセッ
サ１（ＩＰ１）、プロセッサ２（ＩＰ２）の命令列の一
例を示す。図３において、「ｓｔ（ストア）」は主記憶
上に書き込む命令であり、「ｓｅｔｂｒｒ（セットバリ
ア）」命令は、本発明のプロセッサ間同期制御命令であ
る。また、命令４、７の「ｌｄ（ロード） ｂｒｒ」
は、同期成立レジスタ１２、２２の内容（ｂｒｒビッ
ト）を読み込む命令であり、命令５、８の「ＢＣ（ｉｆ
ｂｒｒ＝０）」は、同期成立レジスタ１２、２２の内
容が「０」のときに、命令４、７に分岐する条件付き分
岐命令であり、命令４と命令５または命令７と命令８に
より同期が完了するまでループを実行する。また、命令
１と命令２のストアにおけるＡとＢは主記憶上の同一バ
ンクに属するものとする。
【００１９】プログラムの流れとしては、プロセッサ１
側の命令２のストアで主記憶上のＡという領域に書き込
みを行い、ストアが完了してから、プロセッサ２側の命
令９のロードを実行するために、命令３と命令６によっ
てプロセッサＩＰ１とプロセッサＩＰ２の同期をとる。
図４は、このときの主記憶に対するトランザクションを
時間の経過に従って示す。
側の命令２のストアで主記憶上のＡという領域に書き込
みを行い、ストアが完了してから、プロセッサ２側の命
令９のロードを実行するために、命令３と命令６によっ
てプロセッサＩＰ１とプロセッサＩＰ２の同期をとる。
図４は、このときの主記憶に対するトランザクションを
時間の経過に従って示す。
【００２０】図４は３つのステージに分かれている。第
１ステージ（）は、プロセッサから命令が発行される
ステージであり、第２ステージ（）は、プロセッサの
命令デコード部（１０、２０）により命令がデコードさ
れるステージであり、第３ステージ（）は、記憶制御
装置５内のリクエストスタック５０にリクエストがスタ
ックされるステージである。
１ステージ（）は、プロセッサから命令が発行される
ステージであり、第２ステージ（）は、プロセッサの
命令デコード部（１０、２０）により命令がデコードさ
れるステージであり、第３ステージ（）は、記憶制御
装置５内のリクエストスタック５０にリクエストがスタ
ックされるステージである。
【００２１】図４の（ａ）に示す状態は、ＩＰ２側の第
２ステージにおいて、命令デコード部２０がセットバリ
ア命令（ｓｅｔｂｒｒ）をデコードし、これによって同
期到達レジスタ２１が「１」にセットされた状態を示し
ている。また、ＩＰ１側の第１ステージにおいて、図示
しない例えば命令キャッシュからセットバリア命令がフ
ェッチされ、第２ステージにおいて、命令デコード部１
０がストア命令（ｓｔＡ）をデコードし、第３ステージ
においてストア命令（ｓｔ Ｂ）がスタックされている
状態を示している。この時間をｔ＝ｎとする。
２ステージにおいて、命令デコード部２０がセットバリ
ア命令（ｓｅｔｂｒｒ）をデコードし、これによって同
期到達レジスタ２１が「１」にセットされた状態を示し
ている。また、ＩＰ１側の第１ステージにおいて、図示
しない例えば命令キャッシュからセットバリア命令がフ
ェッチされ、第２ステージにおいて、命令デコード部１
０がストア命令（ｓｔＡ）をデコードし、第３ステージ
においてストア命令（ｓｔ Ｂ）がスタックされている
状態を示している。この時間をｔ＝ｎとする。
【００２２】図４の（ｂ）に示す状態は、（ａ）より１
マシンサイクル経過後の状態である。すなわち、ＩＰ１
側では命令１のストアが記憶制御装置５から主記憶装置
６に送られ、命令２のストアがリクエストスタック５０
にスタックされ、命令３のセットバリア命令がデコード
されて同期到達レジスタ１１が「１」にセットされた状
態にある。また、ＩＰ２側ではセットバリア命令がリク
エストスタック５０にスタックされて、主記憶へのアク
セス要求の送出が停止されている状態を示す。このと
き、ＩＰ２側のアウトポインタ５５はセットバリア命令
を指している。
マシンサイクル経過後の状態である。すなわち、ＩＰ１
側では命令１のストアが記憶制御装置５から主記憶装置
６に送られ、命令２のストアがリクエストスタック５０
にスタックされ、命令３のセットバリア命令がデコード
されて同期到達レジスタ１１が「１」にセットされた状
態にある。また、ＩＰ２側ではセットバリア命令がリク
エストスタック５０にスタックされて、主記憶へのアク
セス要求の送出が停止されている状態を示す。このと
き、ＩＰ２側のアウトポインタ５５はセットバリア命令
を指している。
【００２３】図４の（ｃ）は、命令１のストア命令（ｓ
ｔ Ｂ）が完了してから１マシンサイクル経過した状態
である（ストアが完了するまでの時間をｎｓとする）。
ＩＰ１、ＩＰ２の同期到達レジスタ１１、２１が共に
「１」にセットされ、これにより同期成立レジスタ１
２、２２が「１」にセットされる。この結果、命令４、
５および命令７、８の分岐条件が成立しないので、命令
９のｌｄが命令デコード部２０でデコードされ、ＩＰ２
のリクエストスタック５０にスタックされる。
ｔ Ｂ）が完了してから１マシンサイクル経過した状態
である（ストアが完了するまでの時間をｎｓとする）。
ＩＰ１、ＩＰ２の同期到達レジスタ１１、２１が共に
「１」にセットされ、これにより同期成立レジスタ１
２、２２が「１」にセットされる。この結果、命令４、
５および命令７、８の分岐条件が成立しないので、命令
９のｌｄが命令デコード部２０でデコードされ、ＩＰ２
のリクエストスタック５０にスタックされる。
【００２４】一方、ＩＰ１側は命令２のストアを主記憶
に送出し、アウトポインタ５５を更新し、セットバリア
命令を指す。これにより、ＩＰ１、ＩＰ２のアウトポイ
ンタ５５は共にセットバリア命令を指し、同期がとられ
ることになる。
に送出し、アウトポインタ５５を更新し、セットバリア
命令を指す。これにより、ＩＰ１、ＩＰ２のアウトポイ
ンタ５５は共にセットバリア命令を指し、同期がとられ
ることになる。
【００２５】図４の（ｄ）は、（ｃ）から１マシンサイ
クル経過後の状態を示す。（ｃ）の状態で、ＩＰ１、Ｉ
Ｐ２のアウトポインタ５５が共にセットバリア命令を選
択するので、セットバリア命令がＩＰ１、ＩＰ２から共
に取り出される。そして、それぞれデコーダ５１によっ
てセットバリア命令がデコードされ、前述したように、
ＡＮＤゲート５８（この例では２入力のＡＮＤゲート）
がオンとなり、同期完了信号５１０を出力する。この同
期完了信号５１０によってＩＰ２側のアウトポインタ５
５が更新され、ＩＰ２のロード命令（ｌｄ）が主記憶に
送出可能となる。なお、同期完了信号５１０によって同
期到達レジスタ１１、２１、同期成立レジスタ１２、２
２が「０」にリセットされる。
クル経過後の状態を示す。（ｃ）の状態で、ＩＰ１、Ｉ
Ｐ２のアウトポインタ５５が共にセットバリア命令を選
択するので、セットバリア命令がＩＰ１、ＩＰ２から共
に取り出される。そして、それぞれデコーダ５１によっ
てセットバリア命令がデコードされ、前述したように、
ＡＮＤゲート５８（この例では２入力のＡＮＤゲート）
がオンとなり、同期完了信号５１０を出力する。この同
期完了信号５１０によってＩＰ２側のアウトポインタ５
５が更新され、ＩＰ２のロード命令（ｌｄ）が主記憶に
送出可能となる。なお、同期完了信号５１０によって同
期到達レジスタ１１、２１、同期成立レジスタ１２、２
２が「０」にリセットされる。
【００２６】図４の（ｅ）は、（ｄ）から１マシンサイ
クル経過後の状態を示す。ＩＰ２側が主記憶アクセス命
令を送出可能となったので、（ｅ）から１マシンサイク
ル経過後に、図４の（ｆ）に示すように主記憶にロード
命令（ｌｄ Ａ）が送られる。このようにして、本発明
のセットバリア命令によるプロセッサ間の主記憶アクセ
ス順序の保証が実現される。
クル経過後の状態を示す。ＩＰ２側が主記憶アクセス命
令を送出可能となったので、（ｅ）から１マシンサイク
ル経過後に、図４の（ｆ）に示すように主記憶にロード
命令（ｌｄ Ａ）が送られる。このようにして、本発明
のセットバリア命令によるプロセッサ間の主記憶アクセ
ス順序の保証が実現される。
【００２７】上記した例は２台のプロセッサの場合であ
るが、３台以上でも同様に説明される。例えば３台の場
合では、プロセッサ１、２の命令列を図３と同様にし、
プロセッサ３の命令列を、 命令１０ ｓｅｔｂｒｒ 命令１１ ｌｄ ｂｒｒ 命令１２ ＢＣ（ｉｆ ｂｒｒ＝０） 命令１３ ｌｄ Ｂ とすると、図４（ｄ）では、ＩＰ２のリクエストスタッ
クからロード命令（ｌｄＡ）が送出可能となり、ＩＰ３
のリクエストスタックからロード命令（ｌｄＢ）が送出
可能となる。図４（ｅ）、（ｆ）では、プライオリティ
回路６０によって、ロード命令（ｌｄ Ａ）と（ｌｄ
Ｂ）の優先順位が付けられ、ロード命令（ｌｄ Ａ）の
優先順位が高いとすると、まず、ＩＰ２のロード命令
（ｌｄＡ）が主記憶装置に送られ、次いでロード命令
（ｌｄ Ｂ）が主記憶装置に送られる。
るが、３台以上でも同様に説明される。例えば３台の場
合では、プロセッサ１、２の命令列を図３と同様にし、
プロセッサ３の命令列を、 命令１０ ｓｅｔｂｒｒ 命令１１ ｌｄ ｂｒｒ 命令１２ ＢＣ（ｉｆ ｂｒｒ＝０） 命令１３ ｌｄ Ｂ とすると、図４（ｄ）では、ＩＰ２のリクエストスタッ
クからロード命令（ｌｄＡ）が送出可能となり、ＩＰ３
のリクエストスタックからロード命令（ｌｄＢ）が送出
可能となる。図４（ｅ）、（ｆ）では、プライオリティ
回路６０によって、ロード命令（ｌｄ Ａ）と（ｌｄ
Ｂ）の優先順位が付けられ、ロード命令（ｌｄ Ａ）の
優先順位が高いとすると、まず、ＩＰ２のロード命令
（ｌｄＡ）が主記憶装置に送られ、次いでロード命令
（ｌｄ Ｂ）が主記憶装置に送られる。
【００２８】本実施例では、また、リセット機構７から
同期待ちリセット信号が出力されると、ＯＲゲート６
６、５９を介してＡＮＤゲート５６の一方に入力され
る。ＡＮＤゲート５６の他方には、同期専用制御リクエ
ストをデコードした出力が入力されるので、ＡＮＤゲー
ト５６がオンとなる。従って、他のプロセッサからのプ
ロセッサ間同期専用制御リクエストの待ちによって処理
を停止しているリクエストスタックに対してのみアウト
ポインタ５５が更新され、プロセッサ間同期専用制御命
令以降の主記憶アクセス命令によるリクエストの処理が
再開される。
同期待ちリセット信号が出力されると、ＯＲゲート６
６、５９を介してＡＮＤゲート５６の一方に入力され
る。ＡＮＤゲート５６の他方には、同期専用制御リクエ
ストをデコードした出力が入力されるので、ＡＮＤゲー
ト５６がオンとなる。従って、他のプロセッサからのプ
ロセッサ間同期専用制御リクエストの待ちによって処理
を停止しているリクエストスタックに対してのみアウト
ポインタ５５が更新され、プロセッサ間同期専用制御命
令以降の主記憶アクセス命令によるリクエストの処理が
再開される。
【００２９】本実施例では、さらに、同期待ち時間限界
レジスタ６４には、何れかのプロセッサ１、２、３、４
からのプロセッサ間同期制御リクエストによって同期待
ちの状態になってからの待ち時間の上限がセットされ
る。そして、同期待ち時間カウンタ６３は、同期待ちの
状態になってからの時間を計測する。比較器６５は、同
期待ち時間カウンタ６３の値と同期待ち時間限界レジス
タ６４とを比較し、これらが一致するとＯＲゲート６
６、５９を通してＡＮＤゲート５６がオンとなり、プロ
セッサ間リクエストによって処理を停止しているリクエ
ストスタックに対してのみアウトポインタ５５を更新
し、プロセッサ間同期専用制御命令以降の主記憶アクセ
ス命令によるリクエストの処理を再開させる。
レジスタ６４には、何れかのプロセッサ１、２、３、４
からのプロセッサ間同期制御リクエストによって同期待
ちの状態になってからの待ち時間の上限がセットされ
る。そして、同期待ち時間カウンタ６３は、同期待ちの
状態になってからの時間を計測する。比較器６５は、同
期待ち時間カウンタ６３の値と同期待ち時間限界レジス
タ６４とを比較し、これらが一致するとＯＲゲート６
６、５９を通してＡＮＤゲート５６がオンとなり、プロ
セッサ間リクエストによって処理を停止しているリクエ
ストスタックに対してのみアウトポインタ５５を更新
し、プロセッサ間同期専用制御命令以降の主記憶アクセ
ス命令によるリクエストの処理を再開させる。
【００３０】
【発明の効果】以上、説明したように、本発明によれ
ば、主記憶共有型並列プロセッサにおける主記憶アクセ
ス順序保証のためのプロセッサ間同期処理による待ち合
わせを、プロセッサで実行するのではなく、記憶制御装
置内で行ない、プロセッサ間同期専用制御命令以降の主
記憶アクセス命令を、記憶制御装置のリクエストスタッ
クに発行しているので、プロセッサ間同期処理以降の処
理の開始が早くなり、高速な並列プロセッサ間の同期制
御方式を実現することができる。
ば、主記憶共有型並列プロセッサにおける主記憶アクセ
ス順序保証のためのプロセッサ間同期処理による待ち合
わせを、プロセッサで実行するのではなく、記憶制御装
置内で行ない、プロセッサ間同期専用制御命令以降の主
記憶アクセス命令を、記憶制御装置のリクエストスタッ
クに発行しているので、プロセッサ間同期処理以降の処
理の開始が早くなり、高速な並列プロセッサ間の同期制
御方式を実現することができる。
【図１】本発明の記憶制御装置の構成を示す。
【図２】本発明の実施例の概略構成図を示す。
【図３】複数のプロセッサが実行する、プロセッサ間同
期専用制御命令を含む命令列の一例を示す。
期専用制御命令を含む命令列の一例を示す。
【図４】（ａ）〜（ｆ）は、同期動作を行うプロセッサ
から主記憶に送出されるトランザクションの時間経過を
示す。
から主記憶に送出されるトランザクションの時間経過を
示す。
【符号の説明】 １、２、３、４ プロセッサ ５ 記憶制御装置 ６ 主記憶装置 ７ 同期待ちリセット機構 １１、２１、３１、４１ 同期到達レジスタ １２、２２、３２、４２ 同期成立レジスタ ５０ リクエストスタック ５１ デコーダ ５３ インポインタ ５５ アウトポインタ ６０ プライオリティ回路 ６３ 同期待ち時間カウンタ ６４ 同期待ち時間限界レジスタ ６５ 比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 幸樹 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (5)
- 【請求項１】 複数のプロセッサと、該複数のプロセッ
サによって共有される主記憶装置と、前記複数のプロセ
ッサと主記憶装置間を制御する記憶制御装置とを備えた
主記憶共有型並列プロセッサにおいて、前記複数のプロ
セッサ間の同期制御方法であって、前記各プロセッサ
が、主記憶アクセスの実行順序を保証するためのプロセ
ッサ間同期専用制御命令を実行したとき、前記記憶制御
装置に対してプロセッサ間同期専用制御リクエストを発
行し、前記記憶制御装置は、全てのプロセッサからの前
記リクエストを検出するまで、前記プロセッサを同期待
ちの状態にし、前記プロセッサの前記主記憶装置に対す
るアクセス処理を停止することを特徴とする同期制御方
法。 - 【請求項２】 前記記憶制御装置は、前記全てのプロセ
ッサからのリクエストを検出したとき、前記アクセス処
理の停止を解除し、処理を再開させることを特徴とする
請求項１記載の同期制御方法。 - 【請求項３】 主記憶アクセスの実行順序を保証するた
めのプロセッサ間同期専用制御命令を実行する複数のプ
ロセッサと、該複数のプロセッサによって共有される主
記憶装置と、前記複数のプロセッサと主記憶装置間を制
御する記憶制御装置とを備えた主記憶共有型並列プロセ
ッサであって、前記命令を実行したときプロセッサから
のプロセッサ間同期専用制御リクエストを検出する手段
と、該リクエストを検出したとき、他の全てのプロセッ
サからのプロセッサ間同期専用制御リクエストを検出す
るまで前記プロセッサを同期待ちの状態にし、前記プロ
セッサの主記憶装置に対するアクセス処理を停止させる
手段とを、前記記憶制御装置に設けたことを特徴とする
主記憶共有型並列プロセッサ。 - 【請求項４】 前記同期待ちの状態を外部から解除し、
前記プロセッサの主記憶装置に対するアクセス処理を再
開させる手段を、前記記憶制御装置に設けたことを特徴
とする請求項３記載の主記憶共有型並列プロセッサ。 - 【請求項５】 前記同期待ちの状態にあるとき、同期待
ちの状態の時間を計測する手段と、同期待ちの時間を予
め設定する手段と、該計測された時間と該設定された時
間を比較する手段と、比較の結果、一致したことに応じ
て前記同期待ちの状態を解除し、前記プロセッサの主記
憶装置に対するアクセス処理を再開させる手段とを、前
記記憶制御装置に設けたことを特徴とする請求項３記載
の主記憶共有型並列プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34290696A JP3375505B2 (ja) | 1996-12-24 | 1996-12-24 | 同期制御方法および主記憶共有型並列プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34290696A JP3375505B2 (ja) | 1996-12-24 | 1996-12-24 | 同期制御方法および主記憶共有型並列プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187634A true JPH10187634A (ja) | 1998-07-21 |
| JP3375505B2 JP3375505B2 (ja) | 2003-02-10 |
Family
ID=18357440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34290696A Expired - Fee Related JP3375505B2 (ja) | 1996-12-24 | 1996-12-24 | 同期制御方法および主記憶共有型並列プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3375505B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466988B1 (en) | 1998-12-28 | 2002-10-15 | Hitachi, Ltd. | Multiprocessor synchronization and coherency control system |
| WO2011087076A1 (ja) * | 2010-01-14 | 2011-07-21 | 日本電気株式会社 | 並列計算機システム、同期方法、及びプログラム |
-
1996
- 1996-12-24 JP JP34290696A patent/JP3375505B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466988B1 (en) | 1998-12-28 | 2002-10-15 | Hitachi, Ltd. | Multiprocessor synchronization and coherency control system |
| WO2011087076A1 (ja) * | 2010-01-14 | 2011-07-21 | 日本電気株式会社 | 並列計算機システム、同期方法、及びプログラム |
| JPWO2011087076A1 (ja) * | 2010-01-14 | 2013-05-20 | 日本電気株式会社 | 計算機、並列計算機システム、同期方法、及びコンピュータプログラム |
| JP5780157B2 (ja) * | 2010-01-14 | 2015-09-16 | 日本電気株式会社 | 計算機、並列計算機システム、同期方法、及びコンピュータプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3375505B2 (ja) | 2003-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8516483B2 (en) | Transparent support for operating system services for a sequestered sequencer | |
| JP2748822B2 (ja) | 情報処理装置 | |
| JPS63127368A (ja) | ベクトル処理装置の制御方式 | |
| US9342474B2 (en) | Switching a computer system from a high performance mode to a low power mode | |
| US5659760A (en) | Microprocessor having interrupt vector generation unit and vector fetching command unit to initiate interrupt processing prior to returning interrupt acknowledge information | |
| JPH08147161A (ja) | データ処理装置 | |
| JPH10187634A (ja) | 同期制御方法および主記憶共有型並列プロセッサ | |
| JPH06295243A (ja) | データ処理装置 | |
| US6910119B1 (en) | Instruction pipe and stall therefor to accommodate shared access to return stack buffer | |
| JPH08272608A (ja) | パイプライン処理装置 | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JPS6259829B2 (ja) | ||
| JP2768878B2 (ja) | データ処理装置、命令実行の同期方法、例外発生時の命令アドレス待避方法及び例外発生時の命令処理無効化方法 | |
| JP2875546B2 (ja) | 情報処理システム | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPS61133439A (ja) | 命令先取り制御方式 | |
| JPS6022768B2 (ja) | デ−タ処理方法 | |
| JPS58205258A (ja) | デ−タ処理装置 | |
| JP2002215421A (ja) | デバッグ装置およびデバッグ装置のブレーク方法 | |
| JPH0364903B2 (ja) | ||
| JPH04191938A (ja) | 情報処理システム | |
| JPH064467A (ja) | バス・サイクル制御方式 | |
| JPH1097422A (ja) | マイクロプロセッサ | |
| JPH02100137A (ja) | 命令実行制御方式 | |
| JP2000090003A (ja) | 主記憶メモリのプリフェッチ機構を備えたマイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071129 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20081129 |
|
| LAPS | Cancellation because of no payment of annual fees |