JPS6022768B2 - デ−タ処理方法 - Google Patents

Description

【発明の詳細な説明】 この発明はパイプライン制御方式により命令、データの
先取りを行う電子計算機のデータ処理方法に関し、特に
例外条件の処理に関するものである。

第１図はパイプライン制御方式によりデータ処理を行う
電子計算機システムの構成例を示すブロック図であって
、、１は主記憶装置、２は記憶制御プロセッサ、３は先
取りプロセッサ、４は実行プロセッサである。

記憶制御プロセッサ２は主記憶装置１と先取りプロセッ
サ３、実行プロセッサ４間のインタフェースとなり高速
バッファメモリを備え、先取りプロセッサ３は記憶制御
プロセッサ２を介して命令やデータを受取り、命令の解
読、インデツクシング（ｉｎｄｅ幻ｎｇ）、オペランド
データの先取り、ブランチ先命令ストリームの先取り、
命令、オペランドデータのキューィン、グ（ｑ雌ｕｅｉ
ｎｇ）などを行い、実行プロセッサ４は先取りプロセッ
サ３で準備された命令やオペランドデータを使って実際
に命令を実行する。パイプライン制御方式では、１つの
命令の１つの、ステップが実行プロセッサ４内の１つの
回路で実行されると、その命令のすべてのステップの実
行が完了する前に、上記回路では次の命令の１つのステ
ップが実行され、このようにして各命令の処理ステップ
をオーバーラップ（ｏｖｅｒｌａｐ）させて命令の並行
処理を行い処理を高速化している。

第２図は先取りプロセッサ３のにおける先取りされる命
令の流れを示すブロック図であって、１０は命令バッフ
ァ、１１は命令レジスタ、１２は命令キュー（命令の待
ち行列）である。

命令レジスタ１０は記憶制御プロセッサ２から送られる
命令を一時保持するバッファレジスタであって、第２図
に、示す実施例では１０ａと１ｏｂの２セットを持ち各
セット４語の容量を有し、いずれも４語アドレス境界と
なり主記憶装置１から同時に読出される４語が格納され
る。したがって命令バッファ１０ａ又は１０ｂは命令が
アドレス順に処理されてその内容が空になると記憶制御
プロセッサ２に命令の先取り要求を出し、主記憶装置か
ら４藷分同時に入力される。命令レジスタ１１はアドレ
ス順に従って命令バッファー０から命令部を取り出すレ
ジスタであって、この取り出された命令に応じたィンデ
ツクシング、オペランドデータの先取り等の実行を決定
する。

命令キュー１２は先取りプロセッサ３と実行プロセッサ
４との命令の種類にともなう処理時間の違いを吸収し、
命令が、できるだけ淀みなく実行されるようにするため
のバッファレジスタである。ところ、で、パイプライン
制御方式によって、命令、オペランドデータの先取り中
に、例外条件が検出されることがある。

例外条件とはたとえばアドレスサーチ、（ａｄｄｒｅｓ
ｓｓｅａｒｃｈ）、アドレスオーバ（ａｄｄｒｅｓｓｏ
ｖｅｒ）等であって、アドレスサーチとは所定のアドレ
スの命令を実行した後、中央処理装置をストップ（ｓめ
ｐ）ごせたり割込みをおこしたりする機能を言い、アド
レスオーバは実在しないアドレスから仮空の命令を持っ
てこようとすることをいう。このような例外条件を処理
するステップはパイプライン制御方式によって並行処理
されている他の命令のステップとは類似点の少ないもの
である。従来の方法では先取りプロセッサ３が例外条件
を検出した時点では、実行プロセッサ４に報告すること
ができず、当該命令が実行プロセッサ４で実行される直
前又は直後までこの命令を先取りプロセッサ３で保持し
ておく必要があり、処理が複雑になり処理に必要なハー
ドウェアを増加しなければならぬという欠点があつた。
この発明は従釆の方法における上記の欠点を除去するた
めになされたもので、この発明の方法では、先取りプロ
セッサ３が例外条件を検出した時点の先取りプロセッサ
３の動作が、実行プロセッサ４にとって先取り動作であ
るか当該命令の前処理の動作であるかを判断し（キュ−
１２がすべて空になっているか杏かによりこの判断がで
きる）、先取り動作であればプリ割込み（ｐｒｅ−肌ｅ
ｍｕｐｔ）を、先取り動作でなく当該命令の前処理なら
ばカレント割込み（ｃｕｍｅｎｔ一ｉｎｔｅｍｕｐｔ）
又はトラップ（ｔねｐ）を実行プロセッサ４に送出し、
ブリ割込みの場合、には、実行プロセッサ４は現在実行
している命令の切れ目で、割込み処理ルーチンへ飛び、
先取りプロセッサ３の先取り、動作をすべてリセットし
次命令アドレスからの先取り再開を要求するスタートア
ップ（ｓねｒｔｕｐ）信号を出し、このようにして例外
条件の発生タイミングを実際の実行と同期をとったもの
である。

以下、この発明の実施例を図について説明する。

第３図はこの発明の一実施例を示すブロック図で、アド
レスサーチの場合を示す。第３図の１０ａは第１図の１
０ａに相当するバッファレジスタ（先取りプロセッサ３
内の）、２０ａは主記憶装置１又は記憶制御プロセッサ
２内に、ある命令群Ａ，Ｂ，Ｃ，・・・，日と昇順、ア
ドレスとなっておりＡ，Ｅ，…が４語境界の各先頭語と
する。今、アドレスサーチが行われていて命令Ｃのアド
レスが指定されたアドレスとして設定されており、この
設定されたアドレスの命令（すなわち命令Ｃ）を実行し
た後、たとえば中央処理装置をストップさせたり割込を
おこしたりするものとする。先取りプロセッサ３は４藷
アドレス境界で命令をバッファレジスタ１０ａに入力す
る（すなわち命令をフェツチする）が、この命令の先取
り中に命令のアドレスのうち下位２ビットを無視したア
ドレス（命令は４語アドレス境界でフェッチされるので
アドレスのうち下位２ビットを無視したアドレスが上記
４語すなわち第３図の例ではＡ，Ｂ，Ｃ，Ｄの４語に共
通である）とアドレスサー／チのため設定されているア
ドレスの下位２ビットを無視したアドレスとの一致条件
が発生するとプＩＪ割込み信号２１を実行プロセッサ４
に与える。

第３図ａはこの段階を示す。すなわち、第３図ａで命令
Ａ，Ｂ，Ｃ，Ｄをフェツチしてくることは実行プロセッ
サ４にとっては先取り動作であるので、この時アドレス
サーチに関する例外条件が検出されるとプリ割込み信号
２１が出力されるのである。実行プロセッサ４は現在実
行中の命令の切れ目で、プリ割込み信号２１を受付け先
取りプロセッサ３をリセットすると同時に次命令アドレ
スからの先取再開要求であるスタートアップ信号を出す
。一方、先取りプロセッサ３はスタートアップ信号を受
けとる時点でその命令アドレスとアドレスサーチのため
設定されたアドレスとの全ビット比較を行い、、全ビッ
ト一致するまで、又は分岐命令等で命令ストリームが変
り、下位２ビットを除いた部分も一致しなくなるまで、
実行プロセッサ４に対しプリ割込み信号２１を送出する
。

またスタートアップ動作によって命令が順次１つあて実
行されてゆく。すなわち第３図ａでプリ割込み信号２１
が出力され、実行プロセッサ４は命令Ａを実行しその切
れ目でブリ割込み信号２１受付けスタートアップ信号を
出し、先取りプロセッサ３で命令Ａの次命令である命令
Ｂの先取りを再開し命令Ｂのアドレスとアドレスサーチ
のため設定されたアドレスとの全ビット比較を行いプリ
割込み信号２１が出力された段階では第３図ｂの状態に
あり命令Ａは実行済である。このようにして次に第３図
ｃの状態では命令Ｃのアドレスとアドレスサーチのため
設定されたアドレスとの全ビットが一致するので、この
ときの先取りプロセッサ３の動作は実行プロセッサにと
って先取り動作ではなく当該命令の前処理であるのでカ
レント割込み信号２２が先取りプロセッサ３から実行プ
ロセッサ４に与えられる。実行プロセッサ４はカレント
割込み信号２２を受けると本来のアドレスサーチ動作（
アドレスサーチストツプ又はアドレスサーチ割込み）を
実行する。第４図はこの発明の他の実施例を示すブロッ
ク図で、アドレスオーバの場合を示す。

第４図において第２図及び第３図と同一符号は同一又は
相当部分を示すものである。また命令Ｄは分岐命令であ
るとし、２０ｂは分岐命令Ｄで決定される分岐先の命令
ストリームであり、、Ｓ，Ｔ，Ｕ，Ｖと昇順アドレスと
なっているとする。先取りプロセッサ３は４語アドレス
境界の命令Ａ〜Ｄをバッファレジスタ１０ａに持つてく
る。

分岐命令である命令Ｄがデコードされる前に、命令Ａ〜
Ｄより先に処理されていたバッファレジスタ１０ｂ内の
命令の処理が終り、、バッファレジスタ１０ｂが空にな
っているので、、引続き未実装領域から仮空の命令Ｂ〜
日をもって来てバッファレジスター０ｂに入力しようと
する。しかし、命令Ｅ〜日は実在せず、そのアドレスも
実際しない為、主記憶装置１又は記憶制御プロセッサ２
からアドレスオーバの信号が送出される。すなわち例外
条件が検出されたことになる。しかし、この場合仮空の
命令Ｅ〜日をもってこようとする先取りプロセッサ３の
動作は実行プロセッサ４にとって先取り動作であるので
、、先取りプロセッサ３から実行プロセッサ４へプリ割
込み信号２１が送出される。実行プロセッサ４は現在実
行中の命令の切れ目で、プリ割込み信号２１を受付け先
取りプロセッサ３をリセットすると同時にスタートアッ
プ信号を出す。先取りプロセッサ３はスタートアップ信
号によって次命令アドレスからの先取りをしようとする
と再びアドレスオーバの信号が出るので再びプリ割込み
信号２１を実行プロセッサ４に送り、このようにして１
命令ずつ進んでゆき、第４図ａの状態になると先取りプ
ロセッサ３が分岐命令Ｄをデコードして分岐先の命令ス
トリーム２０ｂからバッファレジスタ１０へ命令Ｓ〜Ｕ
，Ｗ〜を持つてくることにより、第４図ｂの状態になっ
てアドレスオーバの条件がなくなる。すなわち、第４図
の実施例では、はじめからアドレスオーバという例外条
件は発生しなかったことと等価になる。本来、分Ｘ皮命
令Ｄによって、実在しない命令列Ｅ〜日の実行には決し
てこないのであるから、アドレスオーバの例外条件が発
生してはならないのである。以上のように、先取り動作
中の例外条件の発生であるか、実行プロセッサ４の当該
命令実行に対する前処理動作中の例外条件の発生である
かを区別し、前者の場合はプリ割込み信号を、後者の場
合はカレント割込み信号を先取りプロセッサから実行プ
ロセッサ４に与えるという２様の処理レベルを設けるだ
けで、特別なハードウェアを設けることなく、先取り中
の例外条件を命令の実行に同期したものに変えることが
できる。

例外条件は、発生する頻度が極めて少ないため、数命令
にわたって毎回プリ割込２１を出力し、これによって毎
回先取り動作がリセットされ毎回次命令アドレスからス
タートアップされても綜合的なデータ処理理時間に与え
る影響は殆んどなく、かつ発生頻度の少ない例外条件の
処理を最少限のハードウェアで実現することは、綜合的
に見て最も経済的な設計になる。

なお、上述の実施例では、アドレスサーチ、アドレスオ
ーバの例外条件について説明したが、メモリアドレス、
データ等のパリティエラー（ｐａｒｉｔｙｅｒｒｏｒ）
などのマシンチェック（ｍａｃｈｉｎｅｃｈｅｃｋ）の
例外条件等に対しても同様にこの発明の方法を用いるこ
とができる。

また上述の実施例では命令アドレスについてのアドレス
サーチ、アドレスオーバの例外条件について述べたが、
命令アドレスだけでなくオペランドデータのアドレスサ
ーチやアドレスオーバ、又は先取りプロセッサ３内のデ
ータのパリティエラー等の例外条件についても同様にこ
の発明の方法を用いることができる。以上のように、こ
の発明によれば、実際の命令実行と先取りとの時間的ず
れをプリ割込みとカレント割込みという２様の処理レベ
ルを設け、プリ割込みの場合はカレント割込みになるま
で１命令ずつ実行する方式としたので、例外条件を命令
キューと同様実行する時点まで付けて回る必要がなくハ
ードウェアが安価にできるという効果がある。

【図面の簡単な説明】

第１図はパイプライン制御方式によりデ−タ処理を行う
電子計算機システムの構成例を示すブロック図、第２図
は第１図の先取りプロセッサの中における先取にりされ
る命令の流れを示すブロック図、第３図はこの発明の一
実施例を示すブロック図、第４図はこの発明の他の実施
例を示すブロック図である。 図において１は主記憶装置、２は記憶制御プロセッサ、
３は先取りプロセッサ、４は実行プロセッサ、１０はバ
ツフアメモリ、１２はキュー、２１はプリ割込み信号、
２２はカレント割込み信号である。 なお、図中同一符号は同一、又は相当部分を示す。 第ｌ図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 先取りプロセツサと実行プロセツサとを備えパイプ
   ライン制御方式によりデータ処理を行う電子計算機のデ
   ータ処理方法において、上記先取りプロセツサにおいて
   例外条件を検出したときの動作が上記実行プロセツサに
   とつて先取り動作であるか否かを判断し上記取り動作で
   あるときは上記先取りプロセツサから上記実行プロセツ
   サに対しプリ割込み（ｐｒｅ−ｉｎｔｅｒｒｕｐｔ）の
   信号を与え上記先取り動作でなく当該命令の前処理なら
   ば上記先取りプロセツサから上記実行プロセツサに対し
   カレント割込み（ｃｕｒｒｅｎｔ−ｉｎｔｅｒｒｕｐｔ
   ）の信号を与える第１の段階、この第１の段階における
   上記プリ割込みの信号を受付けた上記実行プロセツサが
   上記先取りプロセツサをリセツトすると同時に次命令ア
   ドレスからの先取再開を要求するスタートアツプ（ｓｔ
   ａｒｔ ｕｐ）信号を上記先取りプロセツサに与える第
   ２の段階、この第２の段階において上記スタートアツプ
   信号を受けた上記先取りプロセツサが次命令アドレスか
   らの先取りを再開し例外条件を検出したとき上記第１の
   段階と上記第２の段階を繰返す段階、上記第１の段階に
   おいて上記カレント割込みの信号を受けた上記実行プロ
   セツサが上記例外条件を処理する段階を備えたことを特
   徴とするデータ処理方法。