JPS63231627A - 先行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 アドレス計算が不要なレジスタ間演算命令などを実行す
る場合、その結果のコンディションコードの値を予測で
算出し、そのコンディションコードを使用して処理を決
定する後続の命令は、その予測値を使用して早期に処理
の決定を行なうことにより、待ち時間を減らし、処理の
高速化を図ったものである。

〔産業上の利用分野〕

本発明は、パイプライン方式の処理装置に関するもので
あり、特に後続命令が先行命令のコンディションコード
を使用して実行すべき処理を決定する場合の先行制御方
式に関する。

〔従来の技術〕

一般に処理装置で実行される命令には、主記憶装置をア
クセスするためにアドレス計算を必要とするものと、レ
ジスタ間演算命令のようにオペランドのアドレス計算を
必要としないものとがある。

また加算（ＡＲ）、減算（ＳＲ）、比較（ＣＲ）などの
演算命令では、演算結果が負になったり、オーバーフロ
ーしたりするなどの例外状態を生じる場合があり、それ
ぞれに定められた例外処理が行なわれる。

このため、これらの演算命令は、その実行終了時に演算
結果にしたがった値のコンディションコードを設定し、
後続する命令、たとえば分岐（ＢＲ）命令は、そのコン
ディションコードの値を判定して、対応する処理を切り
分けるようになっている。

ところでこのような演算命令と分岐命令とが連続してい
る場合、後続の分岐命令は、先行の演算命令が実行終了
した後でなければ、コンディションコードを参照するこ
とができないため、必ず待たされることになる。

第４図に示すパイプラインのフロー図を用いて、従来の
方式を説明する。

第４図において、横軸は、パイプラインの実行サイクル
を示しており、■ないし［相］は順次のサイクルを参照
可能にするため、便宜上番号付けしたものである。

図示の例は、加算命令ＡＲに続いて分岐命令ＢＲが実行
させ、さらに後続命令あるいは分岐先命令が実行される
場合のものである。

各命令は、パイプラインに投入されると、サイクル（τ
）ごとに、Ｄ、Ａ、、ＴＳＢ、Ｅ、、Ｗの各ステージを
ｌｌｌｆｆ次流れてゆく。ここでＤば命令のデコード、
Ａはアドレス計算、Ｔはバッツァメモリのタグチェック
、Ｂはバッファ読み出し、Ｅは実行、Ｗは結果の書き込
みを表わしている。

加算命令ＡＲは、サイクル■にパイプラインへ投入され
、サイクル■のＥステージで加算演算を実行して、その
結果により、サイクル■のＷステージでコンディジタン
コード（ＣＣで表わす）に値を設定する。

分岐命令ＢＲは、加算命令ＡＲよりもｌτ後のサイクル
■にパイプラインへ投入される。

分岐介層ＢＲは、サイクル■のＡステージで分岐先命令
のアドレス計算を行ない、サイクル■のＢステージでバ
ッファから分岐先命令を読み出して、Ｅステージの最初
で命令を先取り（プリフェッチ）する、以後この命令を
先取り命令と呼ぶ。

続いてサイクル■のＥステージで、加算命令ＡＲが設定
したＣＣの値を参照し、条件判定を行なって、次に実行
する命令を分岐命令ＢＲの後続命令でよいか、あるいは
分岐先の先取り命令に変更するかどうかを決定する。

もしも分岐が成功した場合には、先取り命令は、分岐命
令ＢＲの投入から４τ遅れたサイクル■に、パイプライ
ンへ投入される。

他方、分岐が成功しない場合については、予め分岐が成
功しない場合を考えて分岐命令ＢＲの後続命令を順次パ
イプラインへ投入しておく方法がとられているので（サ
イクル■ないし■で後続命令がパイプラインへ投入され
ている）、特別な遅゛れは生じない、なお分岐が成功し
た場合、予めパイプラインへ投入されていたこれらの後
続命令は無効化されるので不都合は生じない。

〔発明が解決しようとする問題点〕

従来のパイプライン方式の処理装置では、コンディショ
ンコードの設定処理を含む演算命令等と、そのコンディ
ションコードを使用して条件を判定し、処理を切り分け
る分岐命令等との組みを実行するたびに待ち時間が生じ
１．これらの命令の出現頻度が多い程、処理装置の処理
速度は低下するという問題があった。

〔問題点を解決するための手段〕

レジスタ間演算命令などのオペランドのアドレスを計算
する必要がない命令ではアドレス計算回路が空いている
ことに着目して、これを用いてコンディションコードの
予測値を算出し、それをコ　　−ンディションコードを
使用する後続の命令に渡すことにより、後続命令の待ち
時間を短縮するものである。

第１図により、本発明の詳細な説明する。

第１図は、本発明による処理装置のパイプラインの概念
的なフローである０図中、■はコンディションコードＣ
Ｃを設定する処理を伴う先行命令の例の加算命令ＡＲの
フロー、■はコンディジ四ンコーＦＣＣを使用して次の
処理を決定する後続命令の例として分岐命令ＢＲのフロ
ー、■は後続命令■が決定した処理を実行する分岐先の
先取り命令のフローである。

また各命令フローにおいて、Ｄ、Ａ、Ｔ、Ｂ。

Ｅ、Ｗはパイプラインの順次のステージを表わしている
。

同様に各命令フローにおいて共通に、１０は命令バッフ
ァ、１１は命令レジスタ、１２はアドレス計算回路、１
３はバッファメモリ、１４は演算ユニット、１５は第１
コンデイシヨンコードラツチＣＣ−１，１６は第２コン
デイシヨンコードラツチＣＣ−２，１７は条件比較回路
を表わしている。なお便宜上、各命令フロー中には、そ
れぞれ必要とされるハードウェア要素のみが示されてい
る。

命令バッファ１０は、パイプラインへ投入するための先
取りされた命令を一時的に保持しておくもので、複数段
で構成される。

命令レジスタ１１は、Ｄステージでパイプラインに投入
された命令を保持し、命令のＯＰコードやアドレス情報
等の取り出しに使用される。

アドレス計算回路１２は、通常は命令のアドレス情報に
基づいて、オペランドや命令フエンチ用の実効アドレス
の計算をＡステージで行なう。しかし本発明においては
、特に加算命令Ａｌ１等のレジスタ間演算命令のように
、オペランドの実効アドレス計算が不要であってかつコ
ンディションコードＣＣの設定を伴う加算命令ＡＲの場
合、コンディションコードＣＣの予測演算にも使用され
る。

後者の場合は、汎用レジスタが入力源として使用される
。

バッファメモリ１３は、主記憶装置（図示せず）に対す
るアクセス時間を短縮するため、データの一時蓄積用に
中間に設けられており、Ｔ、Ｂステージでオペランドや
命令を取り出すために使用される。

演算ユニット１４は、命令により定められる算術演算や
論理演算をＥステージで実行する。

第１コンデイシツン゛コードラフチ１５（ＣＣ−１）に
は、演算ユニット１４の演算結果に基づいて生成された
コンディションコードＣＣの値が、Ｗステージで設定さ
れる。

第２コンデイジタンコードランチ１６（ＣＣ−２）は本
発明に固有のものであり、アドレス計算回路１２が図の
■のへステージでコンディションコードＣＣの予測演算
を行なったときに得られた予測値が、Ｔステージで設定
される。

条件比較回路１７は本発明に固有のものであり、コンデ
ィジ式ンコードＣＣを使用する分岐命令ＢＲに指定され
ているＣＣ値と、第２コンデイシヨンコードラフチ１６
　　（ＣＣ−２）に設定された予測ＣＣ値とを図の■の
Ａステージで比較し、その結果により、分岐先命令の先
取りを実行するかどうかを決定する。

図の■において、条件比較回路１７が２つのＣＣ値の一
致を検出したときには、条件成立すなわち分岐成功とし
、アドレス計算回路１２がＡステージで計算した先取り
命令の実効アドレスにより、ＴおよびＢステージにおい
てバッファメモリ１３をアクセスさせる。

バッファメモリ１３から読み出された先取り命令は、■
のＥステージの始めに、図の■に示すように命令バッフ
ァ１０に格納され、続いてパイプラインに投入される。

〔作用〕

本発明の作用を、第１図と、第２図に示すパイプライン
のフロー図とを用いて説明する。第２図は、第４図に示
した従来方式のフロー図に対応するものであり、図中の
記号、番号および通用されている命令等の具体例は共通
であるので、重複する説明は省略する。

第２図において、加算命令ＡＲのフローでは、第１図の
第２コンデイシヨンコードラツチ１６（ＣＣ−２）で説
明したように、Ａステージでアドレス計算回路１２を用
いてのコンディションコ−ドの予測演算を行ない、その
結果の値を、Ｔステージで第２コンデイシヨンコードラ
フチ１６（ＣＣ−２）に設定し、次の分岐命令ＢＲによ
り参照可能にする。なお、Ｅステージで演算ユニット１
４が実際に行なった演算の結果に基づき生成されたコン
ディションコードＣＣが、Ｗステージで第１コンデイシ
ヨンコードラツチ１５（ＣＣ−１）に設定されるが、こ
こでは使用されない。

分岐命令ＢＲのフローでは、Ａステージにおいて、アド
レス計ｒｔ回路Ｉ２が分岐先の先取り命令の実効アドレ
スを計算するとともに、条件比較回路１７で第２コンデ
イシヨンコードラツチ１６（ＣＣ−２）の予測（ｌｔＣ
Ｃをチェックする。その結果が分岐成功であれば、Ｔス
テージおよびＢステージでバッファメモリ１３をアクセ
スし、分岐先の先取り命令を読み出し、その先取り命令
をＥステージの始めに、命令バッファ１０に格納する。

すなわち、分岐命令ＢＲのＥステージでは、加算命令Ａ
Ｒが同じサイクル■のＷステージで第１コンデイシラン
コードラツチ１５（ＣＣ−１）に設定する実際のＣＣを
参照して条件判定を行なう必要がなく、そのサイクル■
中に直ちに分岐先の先取り命令を命令バッファ１０から
パイプラインへ投入することができる。

このため、第４図の従来方式の場合にくらべて、待ち時
間が１サイクル（τ）分短縮され、分岐命令ＢＲからの
遅れは３τとなる。

アドレス計算回路１２で行なうコンディションコードの
予測演算は、演算ユニ７）１４が行なう実際の演算より
も節略なものであり、たとえば加算命令の場合には、演
算結果が０１、正、負、桁上げのいずれの状態であるか
だけ知ることができるものであればよい。この場合、予
測演算により得られた結果がＯ５正、負、桁上げのいず
れであるかにより、コンディションコードＣＣの予測値
としてそれぞれ０．１．２．３が設定される。

〔実施例〕

第３図は、本発明による処理装置のパイプラインの１実
施例構成図である。

第３図において、１０ないし１７で示されるブロック要
素は第１図に示されているものと同じである。第３図に
おいて細部構成を示すために新たに付加されているブロ
ック要素は１８ないし２８で示されている。以下に図中
のブロック要素のリストを示す。

１０：命令バッファであり、実行待ちの命令を一時的に
保持する。

１１：命令レジスタであり、実行のため投入された命令
を保持する。

１２ニアドレス計算回路であり、オペランドや先取り命
令の実効アドレスを算出する。コンディションコードＣ
Ｃの予測値算出にも使用される。

１３：バッファメモリである。

１４：演算ユニットである。

１５：第１コンデイシヨンコードラツチ（ＣＣ−１）で
あり、演算ユニット１４によりコンディションコードＣ
Ｃを設定される。

１６　：第１コンデイシヨンコードラツチ（ＣＣ−２）
であり、アドレス計算回路がＣＣの予測値を算出して設
定する。

１７：条件比較回路であり、命令中の指定ＣＣ値とＣＣ
−２の予測ＣＣ値とを比較し、分岐の成功／不成功を判
定する。

１８：汎用のレジスタ群であり、コンディションコード
の予測演算を行なうときにアドレス計算回路１２への人
力データ源となる。

１９〜２１ニアドレスレジスタであり、アドレス計算回
路１２の入力レジスタを構成する。

２２：加算器であり、アドレスレジスタ１９〜２１の値
を加算する。

２３：実効アドレスレジスタ（ＥＡＲ）であり、アドレ
ス計算回路１２が算出した実効アドレスが格納される。

２４：使用中レジスフ番号ラッチであり、パイプライン
を先行している命令が使用しているレジスタの番号を保
持する。

２５：レジスタ比較回路であり、命令間での使用レジス
タの番号を比較し、干渉を検出する。

２６：レジスタ干渉ラッチであり、レジスタ比較回路２
５が命令間でのレジスタ番号の一敗を検出したとき、レ
ジスタ干渉の存在を示すためＯＮに設定される。

２７；命令制御回路であり、命令のＯＰコードから、命
令取り出し要求ｉＦｃ＋１を出すかどうかを決定する。

２８：主記憶装置である。

次に本実施例の動作を説明する。

命令バッファ１０から加算命令ＡＲが命令レジスタ１１
に入ると、そのＯＰコードがデコードされて、命令制御
回路２７に入る。

命令制御回路２７は、この命令がどのような命令かを判
断するが、この場合加算命令ＡＲは、レジスタ間の加算
命令なので、オペランドのアドレス計算を行なう必要が
ないと判断して、加算命令Ａ［？で指示されたレジスタ
の内容を、汎用レジスフ群１８から読み出して１、アド
レスレジスタ１９．２０に入力する。

この場合加算命令ＡＲだけでなくアドレスレジスタ２０
の出力に■で示すように、内容を反転させることによっ
て減算や比較も行なわせる事ができる。

アドレスレジスタ１９．２０を入力して加算器２２で計
算を行なわせ、その結果をレジスタＥＡＲ２３に保持す
ると同時に、計算結果が例えば“０′の時は“０”に、
正の時は１”に、負の時は“２“に、桁上がりがある時
は°３”というように、第２コンデイシヨンコードラツ
チ１Ｇ（ＣＣ−２）にセントする。この時点ですでにＣ
Ｃを予測した事になる。

次に加算命令ＡＲは、バッファメモリ１３からデータを
読み出す必要がないのでＥステージまで進む。

Ｅステージでは、演算ユニット１４で実際の演算を行な
わせる。加算命令等は、レジスタ間で演算を行ない、ま
たレジスタに書き込む動作が必要なため、指定されたレ
ジスタの内容を演算ユニット１４に渡してやる。

演算ユニット１４では、渡されたデータを演算してその
結果をレジスタに書き込むと同時に、本来のＣＣを第１
コンデイシタンコードラフチ１５（ＣＧ−１）に設定す
る。

次に分岐命令ＢＲが命令レジスタ１１に投入されると、
そのＯＰコードがデコードされ、命令制御回路２７に入
る。ここで再びどのような命令かを判断するが、分岐命
令の場合は、ＣＣを見て指定されたアドレスへ分岐する
かもしくはそのまま後続命令を処理するかの判断が必要
である。

従来方式の場合、この時点ではまだどちらに決定するか
判断する事ができないので、分岐先アドレスを計算し、
そのアドレスからの命令の先取り要求を出すと同時に、
後続命令をバイブラインに投入することが行なわれた。

そしてＣＣが設定された時点で処理が決定され、どちら
か一方が選択され、もう一方の命令は無効化された。

しかし本発明方式では、すでに予測２されたＣＣが設定
されているので、分岐命令ＢＣのＣＣ部（ＭＡＳＫ部）
とを条件比較回路１７を使って比較し、それによって分
岐するかどうかを決定する（一致したら分岐）。

そして−敗の場合は、分岐先命令の取り出し要求（ｉＦ
ＣＨ）をバッファメモリ１３に対して出す。他方一致し
なかったなら、分岐先命令の取り出し要求（ｉＦＣＨ）
は出さずに、後続命令をパイプラインに投入する。

一方、従来方式では、常に分岐先命令の取り出し要求を
出していたために、もしバッファメモリ１３にその命令
がなかった場合には、主記憶装置２８までデータの取り
出し要求（ＲＥＱＵＥＳＴ）を行なわなければならなか
った。分岐するのであれば問題はないが、分岐しないと
決定された場合には主記憶装置に対して無駄な要求を出
した事になり、他の事象に遅れをきたす事にもなってい
た。

しかし本発明方式では、ＣＣの予測を行なって、分岐先
命令の取り出し要求を出すか出さないかを判断できるの
で、分岐しない場合は取り出し要求を出すことがなく、
主記ｔａ装置へ余分な要求が出ないため、他の事象に影
響を与えないですむ利点がある。

さらに重要な点は、ＣＣにより分岐が決定すると仮定す
ると、従来方式では先取り命令が命令バッファ１０に入
った時点にはまだＣＣが決定されていないためにＩｔ遅
れて実行を開始するが、本発明方式ではＣＣの予測を行
なっているので、先取り命令が命令バッファ１０に入っ
た時点で実行を開始できることである。

〔発明の効果〕

以上述べたように、本発明による先行制御方式では、コ
ンディションコードを設定する先行命令がアドレス計算
を行なわないものである場合、アドレス計算のＡステー
ジで早期にコンディションコードの値を予測で求めてし
まい、またコンディションコードを使用する後続の命令
も、アドレス計算のＡステージで、この予測されたコン
ディションコードを使用し、次の処理を早期に決定して
しまうので、命令の先取り要求を必要な場合にだけ出す
ことができ、また先取りした命令の実行も可能な最短時
間で開始させることができる。

このためパイプラインの効率が向上し、処理装置の処理
速度が改善される。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の詳細な
説明するためのパイプラインのフロー図、第３図は本発
明の１実施例によるパイプラインのブロック構成図、第
４図は従来方式によるパイプラインのフロー図である。 第１図中、 ｌＯ：命令バッファ １１：命令レジスタ １２ニアドレス計算回路 １３：バンファメモリ １４：演算ユニット １６：第２コンデイシヨンコードラツチＣＣ−２１７：
条件比較回路

Claims (1)

1. 【特許請求の範囲】 アドレス計算回路（１２）をそなえた命令制御部をもつ
   パイプライン方式の処理装置において、アドレス計算が
   不要でかつコンディションコードを設定する命令を実行
   する際、その命令の実行終了を持たずに上記アドレス計
   算回路（１２）を用いて演算によりコンディションコー
   ドの予測値を求め、 上記のコンディションコードを用いて処理すべき内容を
   決定する後続の命令に対しては、上記コンディションコ
   ードの予測値を渡し、処理すべき内容の決定を早期に実
   行させるよう制御することを特徴とする先行制御方式。