JPS59183434A

JPS59183434A - 命令先取り制御方式

Info

Publication number: JPS59183434A
Application number: JP5703283A
Authority: JP
Inventors: Seijiro Tajima; 多嶋　清次郎; Masanori Hirano; 平野　正則
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-04-01
Filing date: 1983-04-01
Publication date: 1984-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は電子計算機における命令の先取り制御方式に関
するものである。

〔従来技術〕

一般に電子計算機においては、処理の高速化をはかるた
め、命令の実行と次に実行する命令の先取りを並行して
行う方法がとられている。この場合１条件付分岐命令の
次に実行する命令の読出しとしては、並列読出しと予測
読出しの２通りが考えられる。並列読出しは、命令を格
納するメモリを相数バンクに分け、分岐に先立って次の
分岐の可Ｅ）−：性のあるすべての分岐先命令を読出す
方法であり、分岐条件が成立したとき、読出した複数個
の命令の中から１つを選択し、その命令を実行する。一
方、予測読出しは、分岐条件が決まる前に次に実行予定
の複数個の命令のアドレスの中から１つを予測し、それ
に基づいて次に実行する命令を読出す方法であり、分岐
条件が決定して予測が連中したときは、該読出した命令
をそのま〜実行するが、予測がはずれたときは、新たに
決定した条件にしたがって実行すべき命、令を読出し、
実行する。こ〜で、並列読出しはメモリを複数ノ（ンク
にするため、ハード量が増加する欠点を有している。こ
れに対して、予測読出しは並列読出しに比べてハード量
が少な（てすむが、予測がはずれたとき、新たに次に実
行する命令の読出しを行わなけプ１ばならないため、実
効上命令の実行速度が低下する欠点を有している。従っ
て、予測読出しでは予測の適中率をあげることが１要と
なる。

ところで、従来の予測読出しにおいては、予測アドレス
をハードウェアで一義的に決めていた。

たとえば、条件付分岐命令のアドレスをＡ番地、次に実
行予定の命令アドレスを（Ａ＋１）１ｊ地及びＢ番地と
すると、ノ）−ドウエア的に予測アドレスは必ず（Ａ＋
１）番地あるいはＢ番地にするように固定していた。こ
のため、予測の適中率が悪く、又、予測の適中率をあげ
ようとすると、プログラムの設計時にメモリへの割付け
を考慮しなければならないなどの欠点を有していた。

〔発明の目的〕

本発明の目的は予測の適中率を向上せしめ、実効上、命
令の実行速度を向上させる命令先取り制御方式を提供す
ることにある。

〔発明の概要〕上記の目的を達成するため、本発明は命令で変更できる
命令先取り制御レジスタを設ケ、命件付分岐命令を実行
する場合、次に実行予定の複数個スタの内容に従って１
つのアドレスを予測し、予測１．たアドレスにより命令
の先取りを行うことをｌ行値とするものである。

Ｌも西明の実施例〕亀１図は水元Ｑ＋］の実施例であって、１は命令レジス
タ、２は命令アドレスレジスタ、３は次命令つ−ドｌ／
ヌレジスタ、す４はメモリである。次命令アドレスレジ
スタ３には、＋１回路６により命令アＩ；・スレジスタ
２の値に＋１した値をセットするっ５ｉ、）セし７クタ
であり、オアゲート２１がオフのとき次６６令アドレス
レジスタ３を選択し、オアデートハがオンのとき命令レ
ジスタ１の分岐先アドレスな〜えるイＳ号線１２を選択
する。、７は命令先取り制ｙｔｐレジスタであり、命令
によりオン、オフできる。

８はろ６令先取り制御ディレィレジスタであり、命令先
取り制御レジスタ７の状態をおくれて反映す、〈）。９
は命令のテスト条件を判定するテストマトリックス、ｊ
Ｏは不一致検出レジスタ、１１は命令の−ｆデコードび
デコード結果にもとすいて演算動作等を行う論理回路で
ある。１２は命令の分岐先アドレスを与える（ｉ４号線
、１３は命令のテスト榮件を与える信号線、１４は命令
の演算器制御情報等を与える信号線、１５は命令のテス
ト条件が無条件分岐であることを与える信号線、１６は
命令のテスト条件が条件付分岐であることを与える信号
線、１７は命令のテスト条件が条件句分岐でかつ分岐成
功であることを与える信号線である。１８　、１９はイ
クスクルーシブオアグート、肋はアンドゲート、２１は
オアゲートである。

第２図は第１図の動作を説明するための命令フロー図を
示したもので、■、■、■、■は分岐でない命令、■は
無条件分岐命令、■、■は条件付分岐命令である。説明
の都合上、命令■は分岐成功の確率が高いとする。各命
令の左上の記号（Ａ。

Ａ＋１９等）は命令のアドレスを表わす。

第３図、第４図は第１図の動作を説明するためのタイミ
ング図を示したもので、第３図は条件付分岐命令■の次
に実行する命令アドレスの予測が的中した場合、第４図
は予測がはずれた場合である。

１ノＦ第２図、第３図及び第４図を参照して第１し１Ｇ
・）動作を説明する。

初めに第３図により予測が連中した場合の動作ケ峠、リ
ドす゛る。いま命令アドレスレジスタ２にはアドレス人
がセットされているとする。第１マシンｙ　＝（クルで
メモリ４のアドレスＡの命令■が命令しジスタ１にセッ
トされると、テスト条件が信号綿口を経由してテストマ
トリックス９に与えられる１、命令■は分岐でない命令
であるため、テスト−７トリツクス９の出力信号線１５
　、１６は共にオフとなる。このため、オアデー）　２
１の出力がオフとなり、セレクタ５は次命令アドレスレ
ジスタ３の出力信号を選択し、命令アドレスレジスタ２
には命令■のアドレス（Ａ＋１）がセットされる。

第２マシンサイクルで命令■が命令レジスタＩＫセット
されると、この命令■は無条件分岐命令であるため、テ
ストマ）　ＩＪラックスの出力信号線１５がオンとなり
、オアゲート２１の出力はオンとなる。このため、セレ
クタ５は命令レジスタ１中の命令の分岐先アドレスＢを
与える信号線１２を選択し、命令アドレスレジスタ２に
は命令■のアドレ７スＢがセットされる。命令■の次に
実行する命令■は条件付分岐命令であり、分岐成功の確
率が高いため、命令■で命令先取り制御レジスタ７をセ
ットする。これは、論理回路１１が信号線１４を通して
与えられる命令レジスタ１の命令中の特定フィールドを
デコードすることによって達成される。

第３マシンサイクルでは、命令■が命令レジスタｌｋセ
ットされると、この命令■は条件付分岐命令であるため
、テストマトリックス９の出力信号線１５がオフ、出力
信号線１６がオンとなる。また、命令先取り制御ディレ
ィレジスタ８はオン、不一致検出レジスタ１０はオフで
ある。このため、オアゲート２１の出力がオンとなり、
セレクタ５は命令レジスタ１中の命令の分岐先アドレス
Ｃを与える信号１２を選択し、命令アドレスレジスタ２
には命令■のアドレスＣがセットされる。こ瓦で、不一
致検出レジスタ１０は次に実行する命令のアドレスの予
測がはずれたときオンにセットされ、新たに決定した条
件にしたがって実行すべき命令を読出した後リセットさ
れたものである。従って、次に実行する命令のアドレス
を予測する時点では常にオフとなっている。不一致検出
レジ−スタ１ｏがオンとなる場合は第４図で説明する。

命令■の実行結果、レジスタ８がオンであるため、イク
スクルーシプオアゲート１８がオフとなり、不一致検出
レジスタ１０はオフのままである。

不一致検出しｌラスタ１ｏで不一致が検出されなかった
ため、第４マシンサイクルでは命令■が命令レジスタ１
にセットされる。この命令■は条件付分岐命令であり、
その分岐成功の確率が高い場合には前記命令先取り制御
レジスタ７を現在オン状態のままにしておく。一方、分
岐成功の確率が低い場合には、命令■で命令先取り制御
レジスタ７をオフとする。第３図は命令先取り制御レジ
スタ７をオフとした場合のタイムチャートを示している
。

上述のように条件付分岐命令の分岐成功の確率をプログ
ラム作成者が判断し、命令で命令先取り制御レジスタ７
をオン又はオフすることにより、次に実行する命令アド
レスの予測の連中率を高めることができる。

第３図は予測が適中した場合の動作を示したが、適中し
ない場合もありうるので、その場合の動作を第４図によ
り説明する。

第４図において、第２マシンサイクルまでは第３図と全
く同様に動作するので説明を省略する。

第３マシンサイクルで命令■が命令レジスタ１にセット
され、該命令■の実行結果、テストマトリックス９でテ
スト不成立になると、信号線１７はオフとなる。この時
、命令先取り制御ディレィレジスタ８がオンであるため
、イクスクルーシプオアゲート１８がオンとなり、不一
致検出レジスタｌＯがオンとなる。不一致検出レジスタ
１０がオンにセットされると、命令レジスタ１及び命令
先取り制御ディレィレジスタ８０更新を抑止する。なお
、抑止回路は第１図では省略しである。

第４マシンサイクルには、命令レジスタ１に命令■が保
持されており、該命令■は条件付分岐命令であるため、
テストマトリックス９の出力信号線１５がオフ、信号線
１６がオンとなっている。また、命令先取り制御ディレ
ィレジスタ８がオン、不一致検出レジスタ１０がオンの
ため、イクスクルーシプオアグート１９がオフとなり、
オアゲート２１がオフとなる。このため、セレクタ５で
次命令アドレスレジスタ３が選択され、命令アドレスレ
ジスタ２には命令■のアドレスＢ＋１がセットされる。

従って第５マシンサイクルでは、命令■が命令レジスタ
１にセットされる。

予測がはずれたときは、上述のように命令アドレスレジ
スタ２に次に実行する命令アドレスを復元し、新たにメ
モリ４から命令を読み直す。このため、予測がはずれた
とぎは命令の実行が見かけ上１マシンサイクルお（れる
。第１図には示していないが、第４マシンサイクルでは
、論理回路１１で、命令レジスタ１にセットされている
命令■の実行を抑止するのは当然である。また、不一致
検出しジスク】０は命令アドレスレジスフ２に次に実行
する命令アドレスを復元１−だあとリセットする。

〔発明の効果〕

以上説明したように、本発明によれば、プログラム作成
者が条件付分岐命令の分岐成功の確率を判断し、命令先
取り制御レジスタを命令でオン又はオフとすることによ
り、次に実行する命令アドレスの予測を制御できるため
、予測のｆｆ１ｆｎ中率をあげることが可能となり、実
効上命令の実行速度を向上できる利点がある。なお、本
発明はマクロ命令、マイクロ命令のいずれにも適用でき
ることは云うまでもない。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するための命令フロー図、第３図と第４
図は第１図の動作を説明するためのタイミング図である
。１・・・命令レジスタ、　　２・・・命令アドレスレジ
スタ、　　３・・・次命令アドレスレジスタ、　　４・
・・メモリ、　　５・・・セレクタ、　　６・・・＋１
回路、７・・・命令先取り制御レジスタ、　８・・・命
令先取り制御ディレィレジスタ、　　９・・・テストマ
トリックス、　１０・・・不一致検出レジスタ、　１１
・・・論理回路、　１２〜１７・・・信号線、　１８．
１９・・・イクスクルーシブオアゲー）、　　２０・・
・アンドゲート、ｚｌ・・・オアゲート。代理人弁理士　　鈴　木　　　誠パ第１図

Claims

【特許請求の範囲】

（１）　　命令の実行と並行して次に実行する命令の先
取りを行う形式の電子計算機において、命令により変更
できる命令先取り制御レジスタを設け、条件付分岐命令
の実行の場合、次に奥行予定の複数個の命令のアドレス
の中から前記命令先取り制御レジスタの内容に従って１
つのアドレスを予測し、予測したアドレスにより命令の
先取りを行うことを特徴とする命令先取り制御方式。