JPH07111683B2

JPH07111683B2 - タスク切換機能付プロセッサ

Info

Publication number: JPH07111683B2
Application number: JP18888390A
Authority: JP
Inventors: 浩廉田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-07-17
Filing date: 1990-07-17
Publication date: 1995-11-29
Anticipated expiration: 2010-11-29
Also published as: JPH0475143A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はタスク切換機能付プロセッサに関し、特に高性
能のプロセッサの一種で複数のタスクをパイプライン的
に順次処理するプロセッサに関するものである。

（従来の技術）計算機システム中のCPU等のプロセッサを高速化する手
段として従来からパイプライン構成は非常によく使われ
ている。一般にパイプライン構成では、一つの大きな処
理を複数の処理要素に分割し、各処理要素に必要な時間
つまりパイプラインピッチで次々と新しい命令を実行す
ることによりスループットを非常に大きくすることがで
きる。

第５図（ａ）〜（ｃ）は各々パイプラインの処理方法を
示し、（ａ）は従来の逐次処理、（ｂ）は理想とするパ
イプライン処理、（ｃ）は現実のパイプライン処理であ
って、同図において、Ａ、Ｂ、Ｃ、Ｄは各々命令、Tsは
逐次処理の場合の処理時間、Tpは理想的パイプライン処
理の場合の時間、Tp′は現実的パイプライン処理の処理
時間、Δはパイプラインピッチである。

第５図から明らかなように、A,B,C,Dという連続した命
令を実行する場合、最も原始的な逐次処理で実行すると
きの処理時間Tsに比べて、理想的なパイプライン処理の
処理時間Tpはパイプラインの分割段数をＮとすると1/N
に近い値になる。

（発明が解決しようとする課題）しかるに、前記にような理想的なパイプライン処理が実
現できるためには、各命令A,B,C,Dが各々独立なもので
なければならないが、現実には例えば命令A,Cの実行結
果を使って命令B,Dが開始できる場合等の事態が頻繁に
発生しパイプラインの乱れが発生する。第５図（ｃ）
は、このような場合の命令実行のタイムチャートを示
し、この場合の全体の処理時間:Tp′は、理想的処理時
間:Tpよりも大きくなり、むしろ逐次の処理時間:Tsに近
くなる。

一方、近年複数のタスク（一つの命令系列でまとまった
処理をする単位）を高速に処理するため、各タスクごと
にプロセッサを割り当てるマルチプロセッサシステムが
開発され始めている。これらのシステムにおいては、通
常各プロセッサで同時に実行されている命令は相互に独
立であるが、タスク間で従属関係にある命令を実行する
必要が生じたり、或いはタスク間で同期をかける必要が
生じたりする場合があるが、従来のシステムでは、この
ような処理は容易に実現できなかった。

前記に鑑みて、本発明は、プロセッサシステム中のパイ
プライン処理におけるパイプラインの乱れを極力減ら
し、パイプライン処理を高速化する共に複数のタスクを
実行する場合におけるタスク間の同期を容易にかけられ
るようにするプロセッサ構成を提供することを目的とす
る。

（課題を解決するための手段）前記の目的を達成するために、請求項（１）の発明は、
複数種類の命令系列であるタスクの各一部分を各々記憶
している複数の命令バッファ手段と、各タスクで次に実
行すべき命令のアドレスを記憶し、実際にその命令が実
行されると値が更新され、更に次の命令アドレスを保持
するプログラムカウンタ手段と、前記各命令バッファ手
段の出力を選択的に取り込み順次解読し、その解読結果
に基づき次に実行する命令が実行可能か不可能かを示す
チェック信号を出力する命令解読手段と、該命令解読手
段からのチェック信号と内部に設定された各タスクの切
り換えアルゴリズム情報とに基づき、次に選択すべきタ
スクの情報であるタスク選択信号を出力するタスク切換
制御手段と、該タスク切換制御手段からのタスク選択信
号と前記命令解読手段から出力される仮りのレジスタ番
号とから合成して実際のレジスタ番号を発生させるアド
レス変換手段と、前記実際のレジスタ番号の入力により
そのレジスタ番号位置の記憶部分をアクセスし、内部バ
スからのデータの書き込み或いは内部バスへのデータの
読み出しが可能なレジスタブロックと、前記内部バスに
接続され、データに対する演算処理を実行する単一また
は複数の演算処理ブロックとを備え、前記命令解読手段
は、現在解読中の命令がそれと同一タスクの連続する命
令を実行できるか否かを判別する判別回路を有し、前記
タスク切換制御手段は、前記命令解読手段からのチェッ
ク信号により同一タスクの次命令が実行不可能である場
合には必ずタスク切換動作が実行されるように設定され
た制御回路を有する構成とするものである。

また、請求項（２）の発明は、マルチプロセッサシステ
ムと同様の機能を１プロセッサで実現するため、請求項
（１）の構成に加えて、複数のデータ系列が並行して入
出力できる複数のデータ入出力ポートと、前記タスク切
換制御手段からのタスク選択信号に応じて前記各データ
入出力ポートとレジスタブロッウとを接続するデータス
イッチ手段と、前記複数の命令バッファ手段の各々に連
結された複数の命令入力ポートとを備える構成を付加す
るものである。

また、請求項（３）の発明は、複数のタスク間の同期
や、タスク間の任意の命令の実行順序を指定するため
に、請求項（１）又は（２）の構成に加えて、前記命令
解読手段は、命令の強度を記憶又は更新する強度カウン
タと、命令コードの一部分に含まれるか若しくは独立の
非実行・制御コードとして各命令系列中に存在する強度
情報を抽出・格納する記憶回路、前記強度カウンタの強
度と前記記憶回路の強度情報とを比較する比較回路、該
比較回路で比較した結果、前記強度カウンタの方が強度
が高い場合にロックフラグ信号を出力する出力回路とか
らなる強度記憶判別手段と、前記ロックフラグ信号を受
けると、演算処理ブロックにおける強度情報を伴った命
令の実行をロックし且つ該強度情報を伴った命令を一旦
記憶する機能を有するタスク数と同数個のロック命令バ
ッファメモリとを備え、前記プログラムカウンタは、各
タスクに対応して設けられており、前記出力回路からの
ロックフラグ信号を受けて次命令アドレスへの更新を停
止する機能を有している構成を付加するものである。

さらに、請求項（４）の発明は、複数タスクから、各種
データ処理命令が要求され、各々の結果データのレジス
タへの格納が錯綜したタイミングで発生するのを簡単に
制御するために、請求項（１）〜（３）の構成に少なく
とも書き込みと読み出しが独立に実行できるマルチ入出
力ポートのレジスタ部を備え、前記演算処理ブロックは
複数段のパイプライン構成であり、各パイプライン構成
毎に、レジスタ番号及び演算処理ブロックの種類を指定
するのに充分なビット幅を有するシフトレジスタと、該
シフトレジスタ各段のデータ入力部と同一のビット幅を
有する入力バッファメモリと、シフトレジスタ各段の状
態即ち空・使用中・待機中を示すステータスフラグ部
と、該ステータスフラグ部が示すステータスフラグの値
に応じて前記シフトレジスタ各段の動作の種類を決定す
る動作制御手段を各々備え、前記命令解読手段から出力
される各演算処理結果を格納するためのデスティネーシ
ョンのレジスタ番号を、その演算処理に要するパイプラ
イン段数に応じて前記シフトレジスタの適切な段数位置
に入力する入力位置制御手段を備える構成を付加するも
のである。

（作用）請求項（１）の発明の構成により、パイプラインで連続
して実行できない相互に従属関係にある命令を検出した
場合に、タスクを切換えて現在実行が開始されている命
令と独立の命令を別のタスクから持ってくる。

また、請求項（２）の発明の構成により、上述の複数の
データ入出力ポート、命令入力ポートを持つ構成で、デ
ータの同時入出力、命令の同時入出力が可能になり、マ
ルチプロセッサシステムと同等の処理を実行する。

また、請求項（３）の発明の構成により、上述の強度カ
ウンタ、ロック命令バッファメモリ、強度記憶判別手段
からなる構成により各タスクの命令系列中にコード中の
強度を検出プロセッサの現在の強度と比較し、それより
強度が高ければ実行を継続し、低ければ実行を停止する
ことでタスク間の同期を実現する。

さらに請求項（４）の発明の構成により、上述の入力バ
ッファメモリ付シフトレジスタ部を持った構成により、
同一命令中に書かれたデスティネーションオペランドの
レジスタへのデータ書き込み動作をシフトレジストへの
入力位置を適宜選択することによって、そのタイミング
を調整することができる。

（実施例）第１図は、本発明の第１の実施例を示しており、同図に
おいて、（１）は複数個存在する命令バッファ手段であ
って、複数のタスクの命令の待行列が格納されている。

また第１図において、（２）は上記命令バッファ手段
（１）中の１つの命令を選択的に入力して解読し、プロ
セッサ内部の各ブロックに命令実行のための制御信号を
送り出す命令解読手段である。但し、同一タスクで２つ
の命令を連続して実行した場合にパイプライン動作が乱
れるような命令について、事前にその最初の命令コード
の一部にフラグを立ててある。このフラグは、例えば、Ｃ←Ａ＋Ｂ …… Ｅ←Ｃ−Ｄ …… というような連続した命令を実行する際に、で加算結
果であるＣの値が確定しないうちにはの命令を開始で
きないという（通常、レジスタハザードと呼ばれる）も
のであって、アセンブラやコンパイラ等を少し工夫すれ
ば、→のシーケンスがレジスタハザードを発生する
ことは容易に検出でき、の命令コードの中にフラグを
立ててやることは容易である。

命令解読手段（２）は、前記のフラグを検出し命令連続
実行のチェック信号を発生すると共に、命令のオペラン
ドとして内部のレジスタが使われる場合、このレジスタ
番号も同時に出力する。但し、このレジスタ番号は同一
タスク内では一意的に決められた番号であるが、別のタ
スクでも同じ番号が使われている可能性が高い。従って
このレジスタ番号は仮のものであって、実際のレジスタ
番号はタスク番号と合わせて後述のアドレス変換手段
（４）で決められる。

また第１図において、（３）はタスク切換手段であっ
て、命令解読手段（２）からのチェック信号と内部に有
している切換アルゴリズムとを総合してタスク切換を行
なう。この場合、各タスクに優先度を設けて切り換える
方法の具体例として例えば次にような方法がある。

すなわち、タスクa,b,c,dに対して4,3,2,1という優先度
（数が大きい方が優先度が高い）を割り当て、まずａか
ら実行を開始する。タスク切換制御手段（３）は、命令
解読手段（２）でチェック信号が発生した場合は直ちに
タスクをｂに切り換え、またチェック信号が発生しない
場合でも連続して実行されたタスクａの命令数が４ユニ
ットになった場合もタスクをｂに切り換える。タスクｂ
の命令実行も同様にチェック信号の発生又は連続して実
行されたタスクｂの命令数が３ユニットになった場合に
タスクｃに切り換える。以下同様にタスクｃからタスク
ｄ、タスクｄから再びタスクａと切り換える。

第６図は、前記のような動作を実現するためのタスク切
換制御手段（３）のハードウェア構成を示しており、同
図において、（31−１）〜（31−５）はカウンタ、（3
2）はデコーダ、（33）はOR回路、（34）はAND回路、
（35）はシステム基本クロック、（36）はチェック信
号、（37）はタスク選択信号、（38）はタスク切換パル
スである。

第６図に示すように、プロセッサとして扱う最大のタス
ク数と同数のカウンタ（31−１）〜（31−４）を準備
し、これらを対応するタスクの優先度と同じ値に初期設
定しておく。また各カウンタ（31−１）〜（31−４）の
クロック入力にはパイプラインピッチに対応するシステ
ム基本クロック（35）を入力し、各カウンタ（31−１）
〜（31−４）は常にカウント状態にしておく。但し、タ
スク切換パルス（38）がカウンタ（31−１）〜（31−
４）のＳ端子に入力されているため、タスク切換パルス
（38）が発生するごとの全カウンタ（31−１）〜（31−
４）をリセットして、カウントを０から再開する。一
方、現在実行中のタスクは、別のカウンタ（31−５）の
出力Q₁,Q₂によって表示されており、タスク切換信号に
よってカウントされ次々とタスクが切換えられる。そし
て、別のカウンタ（31−５）の出力Q₁,Q₂は、通常二進
符号化されているので、デコーダ（32）によってa,b,c,
dの各タスクの個別信号にデコーダされ出力される。

タスク切換パルス（38）は、前記各タスクに対応したカ
ウンタ（31−１）〜（31−４）のカウント終了信号Ｅと
各々対応したタスク選択信号（37）とのANDをとったも
の、及び命令解読手段（２）から送られてくるチェック
信号（36）のORをとって生成される。つまり現在実行中
のタスクのカウント終了信号Ｅがくるか或いはチェック
信号（36）がくれば、次のタスクに切り換えられ、そこ
では新たに各タスク用のカウンタ（31−１）〜（31−
４）は０からそのタスク優先度に応じた値までカウント
を開始する。

第１図において、（４）は、タスク切換制御手段（３）
からのタスク選択信号と命令解読手段（２）から出力さ
れる仮りのレジスタ番号とから合成して実際のレジスタ
番号を発生させるアドレス変換手段であって、該アドレ
ス変換手段（４）は、例えば仮想記憶システムをサポー
トしたプロセッサ中にあるTranslation Lookaside Buff
er（TLB）と同じ構成で実現することができる。

第１図において、（５）はレジスタブロック手段であっ
て、該レジスタブロック手段（５）は、前記実際のレジ
スタ番号の入力により、そのレジスタ番号位置の記憶部
分をアクセスし、内部バスからのデータの書き込み或い
は内部バスへのデータの読み出しが可能である。

第１図に示すように、アドレス変換手段（４）によって
実際のレジスタ番号に変換された信号は、レジスタブロ
ック（５）のアドレスデコーダ（５−１）に供給され、
レジスタ記憶部（５−２）をアクセスして、レジスタの
読み出し、書き込み動作が行われる。そして、レジスタ
ブロック（５）から出力されたデータは、内部バス
（７）を経由して演算処理ブロック（６）に供給されて
演算処理され、その結果は通常再び内部バス（７）を経
由してレジスタブロック（５）に書き込まれる。

第１図に演算処理ブロック（６）の例では、該演算処理
ブロック（６）の内部で２段のパイプライン処理を実行
する構成を示しており、同図において（６−１）は演算
処理器の第１段、（６−２）は中間結果を保持する中間
ラッチ、（６−３）は演算処理器の第２段、（６−４）
は最終結果を保持する出力ラッチである。

第１図において、（８）は各タスクの次に実行すべき命
令のアドレスを示すプログラムカウンタ手段であって、
該プログラムカウンタ手段（８）は、各タスクで実行す
べき命令のアドレスを記憶しており、各タスクの命令が
実行されるにつれて対応するプログラムカウンタの値が
更新され、更新されたアドレスを保持する。またブラン
チ命令等の実行時は、従来同様プログラムカウンタの値
は、とび先番号へと変換される。

なお、命令解読手段（２）は、通常のプロセッサの命令
解読用デコーダ回路と、入力部のタスク選択のためのセ
レクタ回路、及びデコーダ回路の追加部分としての命令
連続実行可否検出部およびチェック信号発生回路からな
る。

第２図は、本発明の第２の実施例を示しており、この第
２実施例の構成は、第１実施例の各構成要素に加えて、
前記命令バッファ手段（２）の各々に接続されプロセッ
サ外部から各タスクに対する独立の命令を入力する複数
の命令入力ポート（11）と、複数のデータ系列が並行し
て入出力できる複数の独立のデータ入出力（12）と、前
記タスク切換制御手段（３）からのタスク選択信号に応
じて前記データ入出力ポート（12）とレジスタロック
（５）とを接続するデータスイッチ手段（13）とが付加
されている。この構成により従来のマルチプロセッサシ
ステムが等価的に１プロセッサで置き換えられたことに
なる。

第３図は、本発明の第３の実施例を示している。この第
３実施例は、タスク間の命令実行の順序付け、或いはタ
スク間の同期をとる場合に、事前に各命令に強度情報を
割り当てておき、同期をかける必要のない命令は強度を
最強にし、プロセッサ自体の判別強度をそれより１ラク
低いものにして強度カウンタ（２−３）に設定しておく
ものである。例えば、タスクｄの命令Xdを最初に実行
し、次にタスクｃの命令Yc、次にタスクｂの命令Zb、次
にタスクａの命令Waを実行する場合は、Xdの強度を４、
Ycの強度を３、Zbの強度を２、Waの強度を１、プロセッ
サの初期強度を４に設定する。

強度記憶判別手段（２−２）は、各命令の強度情報を含
んだ部分を記憶する記憶回路と、上述の強度カウンタ
（２−３）から出力されたプロセッサの強度フラグ信号
（２−４）と各命令の強度を比較する比較回路及び次強
度生成出力回路からなり、該強度記憶判別手段（２−
２）は、（ａ）命令強度がプロセッサ強度より大きいか
又は等しい場合、命令強度の値から１を減じた値を次強
度生成回路により計算させ、これを再び強度更新信号
（２−５）として、強度カウンタ（２−３）へ戻し、そ
の値に設定し、逆に、（ｂ）プロセッサ強度が命令強度
より強い場合は、その命令の強度情報を除いた残りの部
分をロック命令バッファメモリ（２−１）に記憶させ、
演算処理ブロック（６）の命令の実行をロックし、対応
するタスクのプログラムカウンタ（８）も停止し、タス
ク切換用のチェック信号を発する。

例えば最初にZbがプロセッサの命令解読手段（２）に供
給されたとすると、プロセッサの強度は４でありZbの強
度は２であって、（ｂ）の場合に相当するので、Zbはタ
スクｂに対応する強度記憶判別手段（２−３）とロック
命令バッファメモリ（２−１）に一旦格納され、対応す
るプログラムカウンタ（８）は停止されタスクはｃに切
り換えられる。次に命令Xdが到着すると今度は（ａ）の
場合であるため、Xdはそのまま実行され、しかも強度記
憶判別手段（２−２）によりプロセッサ強度は４から３
に更新される。次にWaが到着すると（ｂ）の場合である
ため、Waもロック状態になりタスクはｂに切り換えられ
るが、タスクｂはロックされているので更にタスク切換
が発生し、タスクｃに切り換えられる。次に命令Ycが到
着すると（ａ）の場合に相当するので、そのままYcが実
行されプロセッサ強度は２に更新される。その後タスク
がｂが切換えられた場合、今度は（ａ）の場合となるロ
ックされていたZbが実行される。そして最後にWaが実行
され別のタスク内に存在する命令でもXd→Yc→Zb→Waの
順で実行される。

第４図は、本発明の第４の実施例を示しており、この第
４実施例は、第１実施例に比べて、命令解読手段（２）
から出力される仮想的なレジスタ番号が直接アドレス変
換手段（４）に供給される直接の通路である番号指定信
号線（24）の他に、後述の入力バッファメモリ（21）、
ステータスフラグ部及び制御部（23）、シフトレジスタ
（22）を順次通過して一定時間の遅延をもってアドレス
変換手段（４）と演算処理ブロック（６）の出力ラッチ
部（６−４）とに供給される通路を備えている。この場
合、直接番号指定信号線（24）は演算処理ソースオペラ
ンドのレジスタ番号を供給するものであり、入力バッフ
ァメモリ（21）→ステータスフラグ部及び制御部（23）
→アドレス変換手段（４）の通路はデスティネーション
オペランドのレジスタ番号を遅延させて供給するもので
ある。ここでシフトレジスタ（22）の１段分はレジスタ
番号を指定するのに充分なビット数を有しており、シス
テムの基本クロックによってデータを１段ずつアドレス
変換手段（４）の方へ転送していく。入力バッファメモ
リ（21）は、シフトレジスタ（22）の各段に入力するも
のであって、ステータスフラグ部及び制御部（23）に格
納されているシフトレジスタ（22）各段の状態に応じて
次の動作をするように設定されている。すなわち、その
段のシフトレジスタ（22）が空の場合は、入力データ
（レジスタ番号）は入力バッファメモリ（21）を通過し
直接シフトレジスタ（23）に格納される。その段のシフ
トレジスタ（23）が既にデータ（レジスタ番号）で充さ
れている場合は、入力データは入力バッファメモリ（2
1）の格納される。また、シフトレジスタ（23）のシフ
ト動作は、次段の入力バッファメモリ（21）にデータが
格納されている場合には停止する。

第７図（ｂ）は前記のような動作をする制御回路構成を
示し、この第７図（ｂ）は各１段分の構成を示してお
り、同図において、IN−DATAは入力データ、IN−RQはこ
の段に入力するための入力リクエストパルス信号、CKは
システム基本クロックである。また、同図において、
（21）は入力バッファムメモリであって、具体的にはＥ
入力がアサートされているときにはＤ（Ｌ）入力が格納
される複数のビットのフリップフロック回路、（23−
１）はステータスフラグ部（23）の１ビットであって、
Ｅ入力、Ｄ（Ｌ）入力以外にクロックCK入力のエッジト
リガでＤ入力を格納するフリップフロップ回路、（23−
２）はＥ入力、Ｄ（Ｌ）入力をもつフリップフロップ回
路、（22）はシフトレジスタ１段分であって、Ｅ入力、
Ｄ（Ｌ）入力、CK入力、Ｄ入力を持つ複数ビットのフリ
ップフロップ回路である。また、同図において、（23−
３）は所望の動作を実現するための論理回路網、（23−
４）は入力バッファ又は前段のシフトレジスタからのデ
ータのいづれかを選択するセレクタ回路網であって、ス
テータスフラグQ₁,Q₂の定義は第７図（ａ）中に記述し
た通りである。

また、第４図において、（25）は、命令解読手段（２）
から出力される各命令の実行時に使用する演算処理ブロ
ック（６）のパイプライン段数に応じてシフトレジスタ
（22）の適切な入力段に入力リクエストパルスを出力
し、データを供給する入力（１）制御手段である。

（発明の効果）以上説明したように、請求項（１）の発明に係るタスク
切換機能付プロセッサによると、パイプライン化したプ
ロセッサで、連続して実行できない相互に従属関係にあ
る命令を検出した場合にタスクを切換えて現在実行が開
始されている命令に対して独立の命令を別のタスクから
持ってくるため、複数のタスクの命令を順次実行するこ
とができるので、連続した命令間で従属関係がなくなり
レジスタハザードが発生しない。このため、本発明によ
ると、理想に近いパイプライン動作が実現でき、実行性
能として極めて高速のプロセッサを得ることができる。

また、請求項（２）の発明に係るタスク切換機能付プロ
セッサによると、プロセッサ外部に対する複数のデータ
入出力ポート及び命令入出力ポートを備えているため、
データの同時入出力、命令の同時入出力が可能になり、
マルチプロセッサシステムが１プロセッサで実現でき、
しかも一般に実行時間がかかりパイプライン動作を乱す
大きな要因となっていたデータの入出力命令に対しても
タスク切換で対応できるので、これらも理想的にパイプ
ライン化できる。このため、本発明によると、高速演算
処理が可能になる。

また、請求項（３）の発明に係るタスク切換機能付プロ
セッサによると、強度カウンタ、強度バッファメモリ、
強度記憶判別手段を備えているため、各タスクの命令系
列中にコード中の強度を検出しプロセッサの現在の強度
と比較し、それより強度が高ければ実行を継続し、低け
れば実行を停止することでタスク間の同期を実現するこ
とができるので、従来マルチプロセッサシステムで問題
となっていたプロセッサ間の処理の同期が、本発明の１
プロセッサによる疑似的なマルチプロセッサ構成により
わずかなハードウェアの追加により容易に実現できる。
このため、本発明によると、従来のソフトウェアによる
同期方式に比べ大幅な処理時間の短縮が可能になる。

さらに、請求項（４）の発明に係るタスク切換機能付プ
ロセッサによると、複数の演算処理ブロックに次々と命
令を実行された場合のその結果の生成タイミングは各演
算処理ブロックのパイプライン段数によって異なるが、
上述のように入力バッファメモリ付シフトレジスタ部を
備えているため、同一命令中に書かれたデスティネーシ
ョンオペランドのレジスタへのデータ書き込み動作をシ
フトレジスタへの入力位置を適宜選択することによっ
て、そのタイミングを調整することができ、生成タイミ
ングに合わせて演算処理ブロックの出力ラッチと書込み
レジスタのアクセスを行なうことができるので、命令の
オペレーションコード、ソースオペランド、デスティネ
ーショオペラドを全て同一行に記述することが可能にな
る。このため、本発明によると、プログラム開発の効率
が大幅に向上する。

以上いづれの発明に係るタスク切換機能付プロセッサに
よっても、高度のパイプライン構成のプロセッサの実行
性能を大幅に改善することができ、しかも使い易さを増
すことができるものである。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すプロセッサ内部構成
図、第２図は上記第１実施例の構成に入出力ポート等を
加えて、更に大きな効果を発揮させる第２実施例の構成
図、第３図はタスク間の同期や命令の実行順序を指定で
きる本発明の第３実施例の構成図、第４図はデスティネ
ーションオペランド生成タイミングを合わせて自動的に
レジスタや演算処理ブロックの動作を制御できる本発明
の第４実施例の回路構成図、第５図は従来のパイプライ
ン動作一般のタイミング図、第６図はタスク切換回路を
示す図、第７図は第４図で示した入力バッファメモリ、
シフトレジスタ１段分、ステータスフラグ部及び制御部
の詳細な回路を示す図である。１……命令バッファ手段２……命令解読手段２−１……ロック命令バッファメモリ２−２……強度記憶判別手段２−３……強度カウンタ３……タスク切換制御手段４……アドレス変換手段５……レジスタブロック６……演算処理ブロック７……内部バス８……プログラムカウンタ 11……命令入力ポート 12……データ入出力ポート 13……データスイッチ手段 21……入力バッファメモリ 22……シフトレジスタ 23……ステータスフラグ部及び制御部 25……入力位置制御手段

Claims

【特許請求の範囲】

【請求項１】複数種類の命令系列であるタスクの各一部
分を各々記憶している複数の命令バッファ手段と、各タスクで次に実行すべき命令のアドレスを記憶し、実
際にその命令が実行されると値が更新され、更に次に命
令アドレスを保持するプログラムカウンタ手段と、前記各命令バッファ手段の出力を選択的に取り込み順次
解読し、その解読結果に基づき次に実行する命令が実行
可能か不可能かを示すチェック信号を出力する命令解読
手段と、該命令解読手段からのチェック信号と内部に設定された
各タスクの切り換えアルゴリズム情報とに基づき、次に
選択すべきタスクの情報であるタスク選択信号を出力す
るタスク切換制御手段と、該タスク切換制御手段からのタスク選択信号と前記命令
解読手段から出力される仮りのレジスタ番号とから合成
して実際のレジスタ番号を発生させるアドレス変換手段
と、前記実際のレジスタ番号の入力によりそのレジスタ番号
位置の記憶部分をアクセスし、内部バスからのデータの
書き込み或いは内部バスへのデータの読み出しが可能な
レジスタブロックと、前記内部バスに接続され、データに対する演算処理を実
行する単一または複数の演算処理ブロックとを備え、前記命令解読手段は、現在解読中の命令がそれと同一タ
スクの連続する命令を実行できるか否かを判別する判別
回路を有し、前記タスク切換制御手段は、前記命令解読手段からのチ
ェック信号により同一タスクの次命令が実行不可能であ
る場合には必ずタスク切換動作が実行されるように設定
された制御回路を有することを特徴とするタスク切換機
能付プロセッサ。
【請求項２】複数のデータ系列が並行して入出力できる
複数のデータ入出力ポートと、前記タスク切換制御手段からのタスク選択信号に応じて
前記各データ入出力ポートとレジスタブロックとを接続
するデータスイッチ手段と、前記複数の命令バッファ手段の各々に連結された複数の
命令入力ポートとを備えたことを特徴とする請求項
（１）に記載のタスク切換機能付プロセッサ。
【請求項３】前記命令解読手段は、命令の強度を記憶又
は更新する強度カウンタと、命令コードの一部分に含ま
れるか若しくは独立の非実行・制御コードとして各命令
系列中に存在する強度情報を抽出・格納する記憶回路、
前記強度カウンタの強度と前記記憶回路の強度情報とを
比較する比較回路、該比較回路で比較した結果、前記強
度カウンタの方が強度が高い場合にロックフラグ信号を
出力する出力回路とからなる強度記憶判別手段と、前記
ロックフラグ信号を受けると、演算処理ブロックにおけ
る強度情報を伴った命令の実行をロックし且つ該強度情
報を伴った命令を一旦記憶する機能を有するタスク数と
同数個のロック命令バッファメモリとを備え、前記プログラムカウンタは、各タスクに対応して設けら
れており、前記出力回路からのロックフラグ信号を受け
て次命令アドレスへの更新を停止する機能を有している
ことを特徴とする請求項（１）又は（２）に記載のタス
ク切換機能付プロセッサ。
【請求項４】少なくとも書き込みと読み出しが独立に実
行できるマルチ入出力ポートのレジスタ部を備え、前記演算処理ブロックは複数段のパイプライン構成であ
り、各パイプライン構成毎に、レジスタ番号及び演算処理ブ
ロックの種類を指定するのに充分なビット幅を有するシ
フトレジスタと、該シフトレジスタ各段のデータ入力部
と同一のビット幅を有する入力バッファメモリと、シフ
トレジスタ各段の状態即ち空・使用中・待機中を示すス
テータスフラグ部と、該ステータスフラグ部が示すステ
ータスフラグの値に応じて前記シフトレジスタ各段の動
作の種類を決定する動作制御手段を各々備え、前記命令解読手段から出力される各演算処理結果を格納
するためのデスティネーションのレジスタ番号を、その
演算処理に要するパイプライン段数に応じて前記シフト
レジスタの適切な段数位置に入力する入力位置制御手段
を備えたことを特徴とする請求項（１）〜（３）に記載
のタスク切換型プロセッサ。