JP2002522841A - 異なる待ち時間を伴う命令のスケジューリング - Google Patents
異なる待ち時間を伴う命令のスケジューリングInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
Abstract
(57)【要約】
装置（３０、５０）は、パルス（２５、２７）を生成するクロック（２０）および複数の行（１４、１６、１８）および１つまたは複数のポート（１２）を有する電子ハードウェア構造（１０）を含む。各行（１４、１６、１８）はポート（１２）のうち１つのポートを介して書き込まれる別の待ち時間ベクトル（２４、２６、２８）を記録するように構成されている。そこに記録された待ち時間ベクトル（２４、２６、２８）はクロック（２０）に応答する。プロセッサ（３０、５０）内で命令をディスパッチする方法は、クロック・パルス（２５、２７）に応答して複数の待ち時間をレジスタ待ち時間表（１０）の行（１４、１６、１８）の一部に更新し、他の行（１４、１６、１８）に残っている予想される待ち時間を低減することを含む。一部の行（１４、１６、１８）は特定のレジスタ（３２、３３、３４）に対応する。
Description
【０００１】 （発明の背景） （１．発明の分野） 本発明は一般にコンピュータおよびプロセッサに関し、より詳細には、異なる
待ち時間を伴う命令をスケジューリングすることに関する。
待ち時間を伴う命令をスケジューリングすることに関する。
【０００２】 （２．関連技術の説明） プロセッサは、１つまたは複数のメモリ内に格納された命令のシーケンスを検
索し実行する。実行された命令の多くは、前記シーケンスのより先の命令にデー
タ依存性および／または制御依存性を有する。プロセッサは通常、この依存性を
尊重する方法で命令をスケジューリングし実行する。
索し実行する。実行された命令の多くは、前記シーケンスのより先の命令にデー
タ依存性および／または制御依存性を有する。プロセッサは通常、この依存性を
尊重する方法で命令をスケジューリングし実行する。
【０００３】 このような依存性の１つは、ソース・オペランドおよび宛先オペランドの使用
可能度に関係する。ソース・オペランドおよび宛先オペランドは命令が読み出す
および書き込む各レジスタ・アドレスであろう。ソース・オペランドは、命令シ
ーケンスのより先の命令が書込みを完了した後、正しいデータが格納されると使
用可能になる。宛先オペランドは、命令シーケンスのより先の命令のすべてがア
ドレスの読出しを完了した後に命令をアドレスへ書き込みできると使用可能にな
る。多くのプロセッサは命令のオペランドが使用可能であると決定されたことに
応じて、命令をスケジューリングし実行する。オペランドの使用可能度を決定す
ることは、各スケジュール・サイクル内で多数のオペランドをチェックしなけれ
ばならない時には、時間を消費し、命令処理を遅らせるであろう。
可能度に関係する。ソース・オペランドおよび宛先オペランドは命令が読み出す
および書き込む各レジスタ・アドレスであろう。ソース・オペランドは、命令シ
ーケンスのより先の命令が書込みを完了した後、正しいデータが格納されると使
用可能になる。宛先オペランドは、命令シーケンスのより先の命令のすべてがア
ドレスの読出しを完了した後に命令をアドレスへ書き込みできると使用可能にな
る。多くのプロセッサは命令のオペランドが使用可能であると決定されたことに
応じて、命令をスケジューリングし実行する。オペランドの使用可能度を決定す
ることは、各スケジュール・サイクル内で多数のオペランドをチェックしなけれ
ばならない時には、時間を消費し、命令処理を遅らせるであろう。
【０００４】 最近のプロセッサは、順次（順序どおり）プロセッサの処理スピードよりスピ
ードを増すための種々の機能を含んでいる。このような機能の１つが推論実行で
ある。推論実行においては、プロセッサは実行の前に依存性に関して予想を決定
し、実行の後にその予想が真であったかどうかをチェックする。予想が間違って
いることが分かった場合、プロセッサは影響を受けた命令を再実行する。推論実
行は依存性に関する予想が正確である時に、決定されていない命令の依存性によ
って起こされる遅延をなくすことができる。いくつかのプロセッサが使用してい
る第２の機能は、スーパースカラ処理である。スーパースカラ処理では、別の入
力ポートを伴ういくつかの実行ユニットがある。スーパースカラ・プロセッサは
、１つのクロック・サイクルの間にいくつかの命令のイシュー・グループをディ
スパッチすることができる。イシュー・グループの各命令は、異なる入力ポート
にディスパッチされる。推論実行およびスーパースカラ処理は一般に、決定され
ない命令の依存性を処理する技法を必要とする。
ードを増すための種々の機能を含んでいる。このような機能の１つが推論実行で
ある。推論実行においては、プロセッサは実行の前に依存性に関して予想を決定
し、実行の後にその予想が真であったかどうかをチェックする。予想が間違って
いることが分かった場合、プロセッサは影響を受けた命令を再実行する。推論実
行は依存性に関する予想が正確である時に、決定されていない命令の依存性によ
って起こされる遅延をなくすことができる。いくつかのプロセッサが使用してい
る第２の機能は、スーパースカラ処理である。スーパースカラ処理では、別の入
力ポートを伴ういくつかの実行ユニットがある。スーパースカラ・プロセッサは
、１つのクロック・サイクルの間にいくつかの命令のイシュー・グループをディ
スパッチすることができる。イシュー・グループの各命令は、異なる入力ポート
にディスパッチされる。推論実行およびスーパースカラ処理は一般に、決定され
ない命令の依存性を処理する技法を必要とする。
【０００５】 いくつかのプロセッサ・パイプラインをストールし、続く命令を実行する前に
オペランドの使用可能度を解決させる。ストール可能なパイプラインは、ストー
ル制御ネットワークを使用してストールを処理する。ストール制御ネットワーク
は、種々のパイプラインステージからストール・コントローラおよびネットワー
クへ状態信号を送るためのネットワークを含み、ストール・コントローラからパ
イプラインの種々のステージへ「ストール」信号または「アドバンス」信号をブ
ロードキャストする。状態信号はストール・コントローラに、その結果を１つの
ステージから次のステージへ送ってさらに処理できるかどうかを伝える。「アド
バンス」信号によって、たとえば、並列フリップ・フロップのバンクが結果を１
つのステージから次のステージへ送る。受け取りネットワークおよびブロードキ
ャスト・ネットワークはキャパシタンスおよびそれに関連した過渡時間を伴うワ
イヤを使用するので、これらのネットワークは時間遅延を起こし、それがパイプ
ラインステージの間で結果を送るために達成可能な最小の時間を制限する。
オペランドの使用可能度を解決させる。ストール可能なパイプラインは、ストー
ル制御ネットワークを使用してストールを処理する。ストール制御ネットワーク
は、種々のパイプラインステージからストール・コントローラおよびネットワー
クへ状態信号を送るためのネットワークを含み、ストール・コントローラからパ
イプラインの種々のステージへ「ストール」信号または「アドバンス」信号をブ
ロードキャストする。状態信号はストール・コントローラに、その結果を１つの
ステージから次のステージへ送ってさらに処理できるかどうかを伝える。「アド
バンス」信号によって、たとえば、並列フリップ・フロップのバンクが結果を１
つのステージから次のステージへ送る。受け取りネットワークおよびブロードキ
ャスト・ネットワークはキャパシタンスおよびそれに関連した過渡時間を伴うワ
イヤを使用するので、これらのネットワークは時間遅延を起こし、それがパイプ
ラインステージの間で結果を送るために達成可能な最小の時間を制限する。
【０００６】 ストール制御ネットワークの時間遅延は最近のチップではより悪化し、かなり
の物理的な大きさに達し、多くのステージを伴うパイプラインを使用することに
なる。どちらの特性もストール制御ネットワークに必要なワイヤを増加する傾向
があるので、キャパシタンスによって起こされる関連した時間遅延を増加させる
。
の物理的な大きさに達し、多くのステージを伴うパイプラインを使用することに
なる。どちらの特性もストール制御ネットワークに必要なワイヤを増加する傾向
があるので、キャパシタンスによって起こされる関連した時間遅延を増加させる
。
【０００７】 ストール・ネットワークがない場合、プロセッサは各ディスパッチ・サイクル
の間１つのイシュー・グループをスケジューリングする必要がある。イシュー・
グループの各命令のオペランドとして現れるレジスタが次のイシュー・グループ
をディスパッチする間の時間に使用可能かどうかをプロセッサが決定しなければ
ならない場合、このようなタイミング要件は達成するのが困難である。これらの
タイミング要件はイシュー・グループの大きさが増大するにつれて達成するのが
さらに困難になる。
の間１つのイシュー・グループをスケジューリングする必要がある。イシュー・
グループの各命令のオペランドとして現れるレジスタが次のイシュー・グループ
をディスパッチする間の時間に使用可能かどうかをプロセッサが決定しなければ
ならない場合、このようなタイミング要件は達成するのが困難である。これらの
タイミング要件はイシュー・グループの大きさが増大するにつれて達成するのが
さらに困難になる。
【０００８】 本発明は上記の１つまたは複数の問題を克服するかまたは少なくともその問題
の影響を削減することに関する。
の影響を削減することに関する。
【０００９】 （発明の概要） 本発明の一態様では、装置が提供される。この装置はパルスを生成するクロッ
クと、複数の行および１つまたは複数のポートを有する電子ハードウェア構造を
含む。各行は、ポートのうち１つのポートを介して書き込まれる別の待ち時間ベ
クトルを記録するように構成される。そこに記録された待ち時間ベクトルはクロ
ックに応答する。
クと、複数の行および１つまたは複数のポートを有する電子ハードウェア構造を
含む。各行は、ポートのうち１つのポートを介して書き込まれる別の待ち時間ベ
クトルを記録するように構成される。そこに記録された待ち時間ベクトルはクロ
ックに応答する。
【００１０】 本発明の別の態様では、プロセッサ内で命令をディスパッチする方法が提供さ
れる。この方法は複数の予想される待ち時間をレジスタ待ち時間表の行の一部で
更新し、他の行に残っている予想される待ち時間をクロック・パルスに応答して
削減することを含む。その部分の行は特定のレジスタに対応する。
れる。この方法は複数の予想される待ち時間をレジスタ待ち時間表の行の一部で
更新し、他の行に残っている予想される待ち時間をクロック・パルスに応答して
削減することを含む。その部分の行は特定のレジスタに対応する。
【００１１】 本発明の他の目的および利点は、次の詳細な説明を読み、図面を参照すると明
らかになろう。
らかになろう。
【００１２】 （具体的な実施形態の詳細な説明） 本発明の例としての実施形態が次に説明される。明確にするために、本明細書
では実際の実装におけるすべての機能が説明されているわけではない。もちろん
、このような実際の実施形態の開発においては、実装に特有な多くの決定を行っ
て、システム関連の制約や業務関連の制約に従うなど、実装によって変化する開
発者の特有の目的を達成しなければならないことを理解されよう。さらに、この
ような開発努力は複雑で時間のかかるものである場合があるが、この開示から利
点を得られる当業者であれば日常業務の仕事であることを理解されよう。
では実際の実装におけるすべての機能が説明されているわけではない。もちろん
、このような実際の実施形態の開発においては、実装に特有な多くの決定を行っ
て、システム関連の制約や業務関連の制約に従うなど、実装によって変化する開
発者の特有の目的を達成しなければならないことを理解されよう。さらに、この
ような開発努力は複雑で時間のかかるものである場合があるが、この開示から利
点を得られる当業者であれば日常業務の仕事であることを理解されよう。
【００１３】 今後、イシュー・グループは、実質的に同時、すなわち同じクロックまたはデ
ィスパッチ・サイクルの間にディスパッチされ実行される命令のグループを意味
する。いくつかの実施形態では、イシュー・グループは命令を１つだけ含む。
ィスパッチ・サイクルの間にディスパッチされ実行される命令のグループを意味
する。いくつかの実施形態では、イシュー・グループは命令を１つだけ含む。
【００１４】 特定の命令における「実際の待ち時間」は、その特定の命令がレジスタに書き
込むかまたはそこから読み出すかによって異なる。特定の命令がレジスタから読
み出す場合、「実際の待ち時間」は命令シーケンスのより先の命令がレジスタへ
の書込みを実行するための時間と定義される。特定の命令がレジスタに書き込む
場合、「実際の待ち時間」は命令シーケンスのより先の命令がレジスタへの書込
みとそこからの読出しを実行するための時間である。本発明の実施形態は、「予
想される待ち時間」に基づいて各命令をスケジューリングする。本発明の実施形
態は、命令が読出しまたは書込みのどちらを実行する場合でも「予想される待ち
時間」を使用する。
込むかまたはそこから読み出すかによって異なる。特定の命令がレジスタから読
み出す場合、「実際の待ち時間」は命令シーケンスのより先の命令がレジスタへ
の書込みを実行するための時間と定義される。特定の命令がレジスタに書き込む
場合、「実際の待ち時間」は命令シーケンスのより先の命令がレジスタへの書込
みとそこからの読出しを実行するための時間である。本発明の実施形態は、「予
想される待ち時間」に基づいて各命令をスケジューリングする。本発明の実施形
態は、命令が読出しまたは書込みのどちらを実行する場合でも「予想される待ち
時間」を使用する。
【００１５】 本発明の実施形態は、「実際の」レジスタ待ち時間ではなく「予想される」レ
ジスタ待ち時間の決定に基づいて命令をスケジューリングする。「予想される」
レジスタ待ち時間はプロセッサの起動時にゼロにリセットされる。次いで、「予
想される」レジスタ待ち時間は命令タイプに基づいて更新される。たとえば、一
実施形態では、任意のロード命令、任意の整数計算命令、および任意の浮動小数
点計算命令によって書き込まれたレジスタに関して、それぞれ２クロック・パル
ス、１クロック・パルス、５クロック・パルスで予想されるレジスタ待ち時間を
更新する。予想されるレジスタ待ち時間への更新の特定の値は、特定のハードウ
ェア実装態様によって異なり、本発明にとっては本質的ではない。スケジューリ
ングは予想されるレジスタ待ち時間を使用するので、いくつかの実施形態は新し
い命令がスケジューリングされるごとに予想を更新し、他の実施形態は新しい命
令がディスパッチされ実行されるごとに予想を更新する。
ジスタ待ち時間の決定に基づいて命令をスケジューリングする。「予想される」
レジスタ待ち時間はプロセッサの起動時にゼロにリセットされる。次いで、「予
想される」レジスタ待ち時間は命令タイプに基づいて更新される。たとえば、一
実施形態では、任意のロード命令、任意の整数計算命令、および任意の浮動小数
点計算命令によって書き込まれたレジスタに関して、それぞれ２クロック・パル
ス、１クロック・パルス、５クロック・パルスで予想されるレジスタ待ち時間を
更新する。予想されるレジスタ待ち時間への更新の特定の値は、特定のハードウ
ェア実装態様によって異なり、本発明にとっては本質的ではない。スケジューリ
ングは予想されるレジスタ待ち時間を使用するので、いくつかの実施形態は新し
い命令がスケジューリングされるごとに予想を更新し、他の実施形態は新しい命
令がディスパッチされ実行されるごとに予想を更新する。
【００１６】 図１は、命令をスケジューリングして実行するのに使用されるレジスタ待ち時
間表１０に関する一実施形態を示す。レジスタ待ち時間表１０はいくつかの行１
４、１６、１８を有する電子ハードウェア構造であり、対応するレジスタ（図示
せず）のバイナリの待ち時間ベクトル、すなわち、レジスタ待ち時間を格納する
。レジスタ待ち時間表１０はまた、それぞれそこから待ち時間ベクトルを読み出
し、そこへ待ち時間ベクトルを書き込むための少なくとも１つのポート１２を有
する。レジスタ待ち時間表１０の各行１４、１６、１８は、クロック２０からの
パルスに応答して残りの予想される待ち時間間隔をカウントダウンする、すなわ
ち行１４、１６、１８は、時間内の予想されるレジスタ待ち時間を追跡する。
間表１０に関する一実施形態を示す。レジスタ待ち時間表１０はいくつかの行１
４、１６、１８を有する電子ハードウェア構造であり、対応するレジスタ（図示
せず）のバイナリの待ち時間ベクトル、すなわち、レジスタ待ち時間を格納する
。レジスタ待ち時間表１０はまた、それぞれそこから待ち時間ベクトルを読み出
し、そこへ待ち時間ベクトルを書き込むための少なくとも１つのポート１２を有
する。レジスタ待ち時間表１０の各行１４、１６、１８は、クロック２０からの
パルスに応答して残りの予想される待ち時間間隔をカウントダウンする、すなわ
ち行１４、１６、１８は、時間内の予想されるレジスタ待ち時間を追跡する。
【００１７】 図２は図１のレジスタ待ち時間表１０の行１４、１６、１８に関する１つの特
定の実施形態２２を示すが、本発明はこのように限定されるものではない。示さ
れた実施形態では各行１４、１６、１８はシフト・レジスタであり、ベクトルを
シフトする、すなわち２で整数除算することによってそこに格納された待ち時間
ベクトルをカウントダウンする。レジスタ待ち時間表１０の１４、１６、１８の
各行は、「有限状態マシン」として作用する。「有限状態マシン」は、ハードウ
ェアと１つまたは複数のレジスタの組合せであり、ハードウェアはレジスタ内に
格納された物理量を発展させるように構成されており、たとえば、行１４、１６
、１８は予想されるレジスタ待ち時間を一時的に発展させ、現在の値を反映する
ように構成されている。
定の実施形態２２を示すが、本発明はこのように限定されるものではない。示さ
れた実施形態では各行１４、１６、１８はシフト・レジスタであり、ベクトルを
シフトする、すなわち２で整数除算することによってそこに格納された待ち時間
ベクトルをカウントダウンする。レジスタ待ち時間表１０の１４、１６、１８の
各行は、「有限状態マシン」として作用する。「有限状態マシン」は、ハードウ
ェアと１つまたは複数のレジスタの組合せであり、ハードウェアはレジスタ内に
格納された物理量を発展させるように構成されており、たとえば、行１４、１６
、１８は予想されるレジスタ待ち時間を一時的に発展させ、現在の値を反映する
ように構成されている。
【００１８】 図２は、図１のレジスタ待ち時間表１０の一実施形態において行１４、１６、
１８のうち１つの状態を時間発展させたところを示す。最初の時に、制御論理（
図示せず）はＭバイナリ桁のバイナリ待ち時間ベクトル２４の並列ロードをシフ
ト・レジスタ内に作成し、Ｍバイナリ桁を格納する。Ｎクロック・サイクルの待
ち時間に対応する待ち時間ベクトルは値１を伴うＮ個の連続する桁および、値０
を有するＭ−Ｎ個の連続する桁を有する。図１のクロック２０からの第１のパル
ス２５の後、レジスタは１つのバイナリ桁だけ待ち時間ベクトル２４をシフトし
、値１を伴うＮ−１個の連続する桁および、値０を伴うＭ−Ｎ＋１個の連続する
桁を有する新しい待ち時間ベクトル２６を生成する。図１のクロック２０から第
２のパルス２７の後、レジスタは別のバイナリ桁だけ待ち時間ベクトル２６をシ
フトし、値１を伴うＮ−２個の連続する桁および、値０を伴うＭ−Ｎ＋２個の連
続する桁を有する新しい待ち時間ベクトル２８を生成する。Ｎクロック・サイク
ルの後、待ち時間ベクトル（図示せず）は値０を伴うＭ桁を含むことになる。図
１のレジスタ待ち時間表１０の各行１４、１６、１８は、そこに格納された待ち
時間ベクトルを図１のクロック２０の各パルスで１バイナリ桁だけシフトする。
レジスタ待ち時間表１０は、予想される待ち時間をシフトすることにより予想さ
れるレジスタ待ち時間を「追跡」し、それによって予想されるレジスタ待ち時間
の残りを格納する。
１８のうち１つの状態を時間発展させたところを示す。最初の時に、制御論理（
図示せず）はＭバイナリ桁のバイナリ待ち時間ベクトル２４の並列ロードをシフ
ト・レジスタ内に作成し、Ｍバイナリ桁を格納する。Ｎクロック・サイクルの待
ち時間に対応する待ち時間ベクトルは値１を伴うＮ個の連続する桁および、値０
を有するＭ−Ｎ個の連続する桁を有する。図１のクロック２０からの第１のパル
ス２５の後、レジスタは１つのバイナリ桁だけ待ち時間ベクトル２４をシフトし
、値１を伴うＮ−１個の連続する桁および、値０を伴うＭ−Ｎ＋１個の連続する
桁を有する新しい待ち時間ベクトル２６を生成する。図１のクロック２０から第
２のパルス２７の後、レジスタは別のバイナリ桁だけ待ち時間ベクトル２６をシ
フトし、値１を伴うＮ−２個の連続する桁および、値０を伴うＭ−Ｎ＋２個の連
続する桁を有する新しい待ち時間ベクトル２８を生成する。Ｎクロック・サイク
ルの後、待ち時間ベクトル（図示せず）は値０を伴うＭ桁を含むことになる。図
１のレジスタ待ち時間表１０の各行１４、１６、１８は、そこに格納された待ち
時間ベクトルを図１のクロック２０の各パルスで１バイナリ桁だけシフトする。
レジスタ待ち時間表１０は、予想される待ち時間をシフトすることにより予想さ
れるレジスタ待ち時間を「追跡」し、それによって予想されるレジスタ待ち時間
の残りを格納する。
【００１９】 予想されるレジスタ待ち時間の残りは、最後の更新から経過した時間を引いた
後に残る予想されるレジスタ待ち時間である。種々の実施形態は命令を検索する
こと、命令をスケジューリングすること、命令をディスパッチすることに応答し
て、または実行の前の命令処理シーケンス内の別の時間のいずれかで、予想され
るレジスタ待ち時間を更新することができる。
後に残る予想されるレジスタ待ち時間である。種々の実施形態は命令を検索する
こと、命令をスケジューリングすること、命令をディスパッチすることに応答し
て、または実行の前の命令処理シーケンス内の別の時間のいずれかで、予想され
るレジスタ待ち時間を更新することができる。
【００２０】 別の実施形態は他の方法を使用して、レジスタ待ち時間表１０の各行１４、１
６、１８内の予想されるレジスタ待ち時間の残りを追跡することができる。この
ような一実施形態では、レジスタ待ち時間表の行１４、１６、１８はデクリメン
トするカウンタとして作用する、すなわち、クロック２０の各パルスで現在の予
想されるレジスタ待ち時間から１を引く場合がある。行１４、１６、１８は、そ
こに格納された予想される待ち時間を修正して現在の物理値を反映する「有限状
態マシン」として作用する。
６、１８内の予想されるレジスタ待ち時間の残りを追跡することができる。この
ような一実施形態では、レジスタ待ち時間表の行１４、１６、１８はデクリメン
トするカウンタとして作用する、すなわち、クロック２０の各パルスで現在の予
想されるレジスタ待ち時間から１を引く場合がある。行１４、１６、１８は、そ
こに格納された予想される待ち時間を修正して現在の物理値を反映する「有限状
態マシン」として作用する。
【００２１】 図３は、図１のレジスタ待ち時間表１０を使用して命令のディスパッチをスケ
ジューリングし実行するプロセッサ３０の一部を示す。プロセッサ３０は複数の
内部レジスタ３２、３３、３４を含み、命令によって読み出されおよび書き込ま
れるデータを格納する。レジスタ３２、３３、３４はレジスタ・ファイル３６を
形成する。いくつかの実施形態では、レジスタ待ち時間表１０およびレジスタ・
ファイル３６は、同じ数の読出しポート１２、３７および同じ数の書込みポート
１２、３７を有する。レジスタ待ち時間表１０の各行１４、１６、１８は、レジ
スタ３２、３３、３４のうち１つに関して静的待ち時間ベクトルを格納する。レ
ジスタ待ち時間表１０およびレジスタ・ファイル３６は両方とも、内部レジスタ
３２、３４、３６のそれぞれに関して１つの行を有する。プロセッサ３０は複数
の実行ユニット４６、４８を有する。プロセッサ３０は、その中に命令があるレ
ジスタ３２、３３、３４が使用可能になると予想される時間においてまたはその
時間の後に、すなわち、レジスタ待ち時間表１０の待ち時間ベクトルによって決
定されたように、実行ユニット４６、４８にディスパッチされるべき命令のイシ
ュー・グループをスケジューリングする。
ジューリングし実行するプロセッサ３０の一部を示す。プロセッサ３０は複数の
内部レジスタ３２、３３、３４を含み、命令によって読み出されおよび書き込ま
れるデータを格納する。レジスタ３２、３３、３４はレジスタ・ファイル３６を
形成する。いくつかの実施形態では、レジスタ待ち時間表１０およびレジスタ・
ファイル３６は、同じ数の読出しポート１２、３７および同じ数の書込みポート
１２、３７を有する。レジスタ待ち時間表１０の各行１４、１６、１８は、レジ
スタ３２、３３、３４のうち１つに関して静的待ち時間ベクトルを格納する。レ
ジスタ待ち時間表１０およびレジスタ・ファイル３６は両方とも、内部レジスタ
３２、３４、３６のそれぞれに関して１つの行を有する。プロセッサ３０は複数
の実行ユニット４６、４８を有する。プロセッサ３０は、その中に命令があるレ
ジスタ３２、３３、３４が使用可能になると予想される時間においてまたはその
時間の後に、すなわち、レジスタ待ち時間表１０の待ち時間ベクトルによって決
定されたように、実行ユニット４６、４８にディスパッチされるべき命令のイシ
ュー・グループをスケジューリングする。
【００２２】 図３をさらに参照すると、プロセッサ３０はレジスタ待ち時間表１０を使用し
てプログラム依存性を静的に実行する、すなわち、命令のタイプの関数である予
想された依存性を実行する。レジスタ待ち時間表１０はレジスタ３２、３３、３
４の一部の待ち時間に対して、命令が読出しか書込みかの静的な予想を提供する
。プロセッサ３０は、静的な予想される待ち時間、すなわちより先の命令の予想
された待ち時間がレジスタ３２、３３、３４の一部へ書込みを終了するまで、命
令をディスパッチしない。静的な予想される待ち時間に基づいたスケジューリン
グは、命令依存性の違反の数を削減することができる。
てプログラム依存性を静的に実行する、すなわち、命令のタイプの関数である予
想された依存性を実行する。レジスタ待ち時間表１０はレジスタ３２、３３、３
４の一部の待ち時間に対して、命令が読出しか書込みかの静的な予想を提供する
。プロセッサ３０は、静的な予想される待ち時間、すなわちより先の命令の予想
された待ち時間がレジスタ３２、３３、３４の一部へ書込みを終了するまで、命
令をディスパッチしない。静的な予想される待ち時間に基づいたスケジューリン
グは、命令依存性の違反の数を削減することができる。
【００２３】 代替の実施形態では、命令が最終的には予想される正しい待ち時間で実行ステ
ージに到着するように、命令は実行ステージより早くパイプラインステージにス
ケジューリングされディスパッチされる。
ージに到着するように、命令は実行ステージより早くパイプラインステージにス
ケジューリングされディスパッチされる。
【００２４】 図４Ａは、図１のレジスタ待ち時間表１０を使用するパイプライン式プロセッ
サ５０を示す。フェッチャ／復号器５２は、メモリ（図示せず）から命令を検索
し、ハードウェア実行ユニット４６、４８上で実行可能な命令の復号化されたイ
シュー・グループを生成する。リネーマ５４はプロセッサ５０の内部にあるレジ
スタ３２、３３、３４の一部を、復号化された命令のダミー・オペランドへ割り
当てる。スケジューラ５６は各イシュー・グループに関して予想される待ち時間
を静的に決定し、イシュー・グループおよび予想される待ち時間を命令待ち行列
５８内の行（図示せず）に書き込む。「静的に決定する」とは、プロセッサ・ハ
ードウェアが固定された「予想される待ち時間」を命令クラスに依存する命令に
割り当てることを意味する。たとえば、一実施形態では、すべてのロード命令、
すべての整数計算命令およびすべての浮動小数点命令によって書き込まれたレジ
スタに、２クロック・パルス、１クロック・パルスおよび５クロック・パルスな
どの各予想される待ち時間を割り当てる。命令待ち行列５８はイシュー・グルー
プの命令の実行が並列に開始するように、複数の整列した実行ユニット４６、４
８に各イシュー・グループをディスパッチするように構成される。プロセッサ５
０は、レジスタ待ち時間表１０を使用して各イシュー・グループの予想される待
ち時間、すなわち、イシュー・グループのすべての命令がディスパッチの準備を
する時間を決定する。リタイアメント・ユニット６０は、イシュー・グループが
正しく実行されていれば、イシュー・グループの命令をリタイアし命令待ち行列
５８を更新する。
サ５０を示す。フェッチャ／復号器５２は、メモリ（図示せず）から命令を検索
し、ハードウェア実行ユニット４６、４８上で実行可能な命令の復号化されたイ
シュー・グループを生成する。リネーマ５４はプロセッサ５０の内部にあるレジ
スタ３２、３３、３４の一部を、復号化された命令のダミー・オペランドへ割り
当てる。スケジューラ５６は各イシュー・グループに関して予想される待ち時間
を静的に決定し、イシュー・グループおよび予想される待ち時間を命令待ち行列
５８内の行（図示せず）に書き込む。「静的に決定する」とは、プロセッサ・ハ
ードウェアが固定された「予想される待ち時間」を命令クラスに依存する命令に
割り当てることを意味する。たとえば、一実施形態では、すべてのロード命令、
すべての整数計算命令およびすべての浮動小数点命令によって書き込まれたレジ
スタに、２クロック・パルス、１クロック・パルスおよび５クロック・パルスな
どの各予想される待ち時間を割り当てる。命令待ち行列５８はイシュー・グルー
プの命令の実行が並列に開始するように、複数の整列した実行ユニット４６、４
８に各イシュー・グループをディスパッチするように構成される。プロセッサ５
０は、レジスタ待ち時間表１０を使用して各イシュー・グループの予想される待
ち時間、すなわち、イシュー・グループのすべての命令がディスパッチの準備を
する時間を決定する。リタイアメント・ユニット６０は、イシュー・グループが
正しく実行されていれば、イシュー・グループの命令をリタイアし命令待ち行列
５８を更新する。
【００２５】 図４Ｂは、図４Ａのプロセッサ５０の一実施形態に関するパイプライン６２を
示す。フェッチ／復号ステージ（ＦＤ）では、フェッチャ／復号器５２は命令の
イシュー・グループを生成してリネーマ５４に送る。リネーマステージ（ＲＥ）
では、リネーマ５４は内部レジスタ３２、３３、３４の一部を命令のダミー・オ
ペランドへ割り当てる。待ち時間決定ステージ（ＬＡ）では、スケジューラ５６
は図４Ａのレジスタ待ち時間表１０の中にある命令のレジスタ３２、３４、３６
の待ち時間ベクトルを検索し、命令のソース・レジスタが使用可能になる前に予
想されるクロックの数を決定する。ＬＡステージでは、スケジューラ５６はまた
イシュー・グループ自体に関して予想される待ち時間を決定する。待ち行列ステ
ージ（ＱＵ）では、いくつかの実施形態ではスケジューラ５６はイシュー・グル
ープに関して予想される待ち時間の決定を完了する。ＱＵステージでは、スケジ
ューラ５６はイシュー・グループを命令待ち行列５８内のアドレスに書き込み、
予想される待ち時間に関してバイナリの符号セグメントを付与する。ＱＵステー
ジでは、スケジューラ５６はレジスタ待ち時間表１０の待ち時間ベクトルを更新
する。実行ステージ（ＥＸ）では、命令待ち行列５８はイシュー・グループに関
して予想される待ち時間をカウントダウンした後に、次のイシュー・グループを
ディスパッチして実行する。リタイアメントステージ（ＲＴ）では、リタイアメ
ント・ユニット６０は正しく実行された命令をリタイアする。当業者であれば、
プロセッサ・パイプライン６２内のＦＤ、ＲＥ、ＬＡ、ＱＵ、ＥＸおよびＲＴの
各ステージの区分は、図４Ｂに現れるように区別できない場合があることを理解
されるであろう。たとえば、１つまたは複数のステージが他のステージと重複す
る場合がある。
示す。フェッチ／復号ステージ（ＦＤ）では、フェッチャ／復号器５２は命令の
イシュー・グループを生成してリネーマ５４に送る。リネーマステージ（ＲＥ）
では、リネーマ５４は内部レジスタ３２、３３、３４の一部を命令のダミー・オ
ペランドへ割り当てる。待ち時間決定ステージ（ＬＡ）では、スケジューラ５６
は図４Ａのレジスタ待ち時間表１０の中にある命令のレジスタ３２、３４、３６
の待ち時間ベクトルを検索し、命令のソース・レジスタが使用可能になる前に予
想されるクロックの数を決定する。ＬＡステージでは、スケジューラ５６はまた
イシュー・グループ自体に関して予想される待ち時間を決定する。待ち行列ステ
ージ（ＱＵ）では、いくつかの実施形態ではスケジューラ５６はイシュー・グル
ープに関して予想される待ち時間の決定を完了する。ＱＵステージでは、スケジ
ューラ５６はイシュー・グループを命令待ち行列５８内のアドレスに書き込み、
予想される待ち時間に関してバイナリの符号セグメントを付与する。ＱＵステー
ジでは、スケジューラ５６はレジスタ待ち時間表１０の待ち時間ベクトルを更新
する。実行ステージ（ＥＸ）では、命令待ち行列５８はイシュー・グループに関
して予想される待ち時間をカウントダウンした後に、次のイシュー・グループを
ディスパッチして実行する。リタイアメントステージ（ＲＴ）では、リタイアメ
ント・ユニット６０は正しく実行された命令をリタイアする。当業者であれば、
プロセッサ・パイプライン６２内のＦＤ、ＲＥ、ＬＡ、ＱＵ、ＥＸおよびＲＴの
各ステージの区分は、図４Ｂに現れるように区別できない場合があることを理解
されるであろう。たとえば、１つまたは複数のステージが他のステージと重複す
る場合がある。
【００２６】 図４Ｂをさらに参照すると、ステージＦＤ、ＲＥ、ＬＡ、ＱＵ、ＥＸおよびＲ
Ｔは代表的なものにすぎず、種々の代替の実施形態に存在するようなステージを
網羅的または限定的に表したものではない。したがって、パイプライン６２のス
テージの正確な構造は本発明の実施には直接関係がない。
Ｔは代表的なものにすぎず、種々の代替の実施形態に存在するようなステージを
網羅的または限定的に表したものではない。したがって、パイプライン６２のス
テージの正確な構造は本発明の実施には直接関係がない。
【００２７】 図５は、図１、図３および図４Ａのレジスタ待ち時間表１０で命令をスケジュ
ーリングする方法６３を示すフローチャートである。ブロック６４では、スケジ
ューラ５６は入力イシュー・グループから命令のオペランドとして現れるレジス
タ３２、３３、３４の一部に関して予想される待ち時間を読み出す、すなわち図
４Ｂの中のＬＡステージである。ブロック６５では、スケジューラ５６はそこに
現れるレジスタ３２、３３、３４の一部の予想される待ち時間から、イシュー・
グループに関して予想される待ち時間を生成する、すなわち、図４ＢのＬＡステ
ージまたはＱＵステージである。一実施形態では、イシュー・グループの予想さ
れる待ち時間は、イシュー・グループの命令によって書き込まれるべきレジスタ
に関する最大の待ち時間と等しい。ブロック６６では、命令待ち行列５８は、イ
シュー・グループの予想される待ち時間が終了したことに応答して実行ユニット
４６、４８にイシュー・グループをディスパッチする、すなわち、図４ＢのＱＵ
ステージからＥＸステージである。ブロック６７では、スケジューラ５６はイシ
ュー・グループによってレジスタ３２、３３、３４のうちどれが書き込まれるか
を決定する、すなわち、ＱＵステージである。ブロック６８では、スケジューラ
５６はたとえばレジスタ３２、３３、３４の残りの待ち時間からイシュー・グル
ープの待ち時間を引くことによって、イシュー・グループによって書き込まれる
レジスタ３２、３３、３４の一部に関してレジスタ待ち時間表１０を更新する。
ブロック６９では、レジスタ待ち時間表１０はクロック・パルスに応答して、イ
シュー・グループによって書き込まれない各レジスタの予想される待ち時間を減
少させる。ブロック６７、６８および６９は１レジスタについてレジスタごとに
実行される。一実施形態では、更新は図４ＢのステージＱＵで発生する。他の実
施形態では、更新は図４ＢのステージＥＸで発生する、すなわちスケジューリン
グの間ではなくディスパッチの時に起きる。
ーリングする方法６３を示すフローチャートである。ブロック６４では、スケジ
ューラ５６は入力イシュー・グループから命令のオペランドとして現れるレジス
タ３２、３３、３４の一部に関して予想される待ち時間を読み出す、すなわち図
４Ｂの中のＬＡステージである。ブロック６５では、スケジューラ５６はそこに
現れるレジスタ３２、３３、３４の一部の予想される待ち時間から、イシュー・
グループに関して予想される待ち時間を生成する、すなわち、図４ＢのＬＡステ
ージまたはＱＵステージである。一実施形態では、イシュー・グループの予想さ
れる待ち時間は、イシュー・グループの命令によって書き込まれるべきレジスタ
に関する最大の待ち時間と等しい。ブロック６６では、命令待ち行列５８は、イ
シュー・グループの予想される待ち時間が終了したことに応答して実行ユニット
４６、４８にイシュー・グループをディスパッチする、すなわち、図４ＢのＱＵ
ステージからＥＸステージである。ブロック６７では、スケジューラ５６はイシ
ュー・グループによってレジスタ３２、３３、３４のうちどれが書き込まれるか
を決定する、すなわち、ＱＵステージである。ブロック６８では、スケジューラ
５６はたとえばレジスタ３２、３３、３４の残りの待ち時間からイシュー・グル
ープの待ち時間を引くことによって、イシュー・グループによって書き込まれる
レジスタ３２、３３、３４の一部に関してレジスタ待ち時間表１０を更新する。
ブロック６９では、レジスタ待ち時間表１０はクロック・パルスに応答して、イ
シュー・グループによって書き込まれない各レジスタの予想される待ち時間を減
少させる。ブロック６７、６８および６９は１レジスタについてレジスタごとに
実行される。一実施形態では、更新は図４ＢのステージＱＵで発生する。他の実
施形態では、更新は図４ＢのステージＥＸで発生する、すなわちスケジューリン
グの間ではなくディスパッチの時に起きる。
【００２８】 さらに図５を参照すると、種々の実施形態はブロック６８で異なる公式を使用
して予想されるレジスタ待ち時間を更新する。たとえば、更新はレジスタ待ち時
間表１０の予想されるレジスタ待ち時間を、現在の予想されるレジスタ待ち時間
と、レジスタに書き込まれる次のイシュー・グループの予想される待ち時間のう
ち大きな方で置き換える。レジスタを更新するための他の公式も可能である。種
々の公式は予想されるレジスタ待ち時間の更新を、各イシュー・グループのディ
スパッチ時またはディスパッチ前に可能にする。
して予想されるレジスタ待ち時間を更新する。たとえば、更新はレジスタ待ち時
間表１０の予想されるレジスタ待ち時間を、現在の予想されるレジスタ待ち時間
と、レジスタに書き込まれる次のイシュー・グループの予想される待ち時間のう
ち大きな方で置き換える。レジスタを更新するための他の公式も可能である。種
々の公式は予想されるレジスタ待ち時間の更新を、各イシュー・グループのディ
スパッチ時またはディスパッチ前に可能にする。
【００２９】 図４Ａを参照すると、命令待ち行列５８はイシュー・グループを連続的にディ
スパッチする循環バッファでよい。命令待ち行列５８のポインタ（図示せず）は
、ディスパッチされた最後のイシュー・グループを示す。命令待ち行列５８は次
のイシュー・グループに関して残りの待ち時間をカウントダウンし、次のイシュ
ー・グループの待ち時間が終了したことに応答して、ポインタを進めて次のイシ
ュー・グループをディスパッチする。命令待ち行列５８は非命令イシュー・グル
ープ、すなわち実行動作のないイシュー・グループを、待ち時間がカウントダウ
ンされているディスパッチ・サイクルの間にディスパッチする。実行ユニット４
６、４８は非命令イシュー・グループを実行せず、リタイアメント・ユニット６
０はそこからの結果をアーキテクチャの状態にゆだねずに、非命令イシュー・グ
ループをリタイアする。実施形態によっては、実行ユニット４６、４８およびリ
タイアメント・ユニット６０は、保持された１つまたは複数の特別ビットによっ
て非命令イシュー・グループを認識し、「非命令」状態を示す。こうして、図４
Ａのプロセッサ５０は、実行の準備ができていると予想されるイシュー・グルー
プがない時には、図４Ｂの命令パイプライン６２をストールしない。図４Ｂのパ
イプライン６２におけるＲＥステージの後の例外または実行エラーに応答して、
図４Ａのプロセッサ５０は非命令イシュー・グループをディスパッチし、実行ユ
ニット４６、４８は、そこから命令を実行しない。図４Ａのプロセッサ５０は他
の装置および／または待ち行列を有し、図４Ｂのパイプライン６２のＬＡステー
ジより早いステージで発生するエラーを処理する。図４Ｂのパイプライン６２は
ストール可能なパイプラインにおけるように動作速度を低減する可能性のあるス
トール・ネットワークを有しない。
スパッチする循環バッファでよい。命令待ち行列５８のポインタ（図示せず）は
、ディスパッチされた最後のイシュー・グループを示す。命令待ち行列５８は次
のイシュー・グループに関して残りの待ち時間をカウントダウンし、次のイシュ
ー・グループの待ち時間が終了したことに応答して、ポインタを進めて次のイシ
ュー・グループをディスパッチする。命令待ち行列５８は非命令イシュー・グル
ープ、すなわち実行動作のないイシュー・グループを、待ち時間がカウントダウ
ンされているディスパッチ・サイクルの間にディスパッチする。実行ユニット４
６、４８は非命令イシュー・グループを実行せず、リタイアメント・ユニット６
０はそこからの結果をアーキテクチャの状態にゆだねずに、非命令イシュー・グ
ループをリタイアする。実施形態によっては、実行ユニット４６、４８およびリ
タイアメント・ユニット６０は、保持された１つまたは複数の特別ビットによっ
て非命令イシュー・グループを認識し、「非命令」状態を示す。こうして、図４
Ａのプロセッサ５０は、実行の準備ができていると予想されるイシュー・グルー
プがない時には、図４Ｂの命令パイプライン６２をストールしない。図４Ｂのパ
イプライン６２におけるＲＥステージの後の例外または実行エラーに応答して、
図４Ａのプロセッサ５０は非命令イシュー・グループをディスパッチし、実行ユ
ニット４６、４８は、そこから命令を実行しない。図４Ａのプロセッサ５０は他
の装置および／または待ち行列を有し、図４Ｂのパイプライン６２のＬＡステー
ジより早いステージで発生するエラーを処理する。図４Ｂのパイプライン６２は
ストール可能なパイプラインにおけるように動作速度を低減する可能性のあるス
トール・ネットワークを有しない。
【００３０】 図４Ａおよび図５を参照すると、ブロック６８においてプロセッサ５０は第２
の公式を使用してレジスタ待ち時間表１０を更新することができる。たとえばＩ
Ｇ１とＩＧ２など２つの連続的なイシュー・グループのディスパッチの間に、プ
ロセッサ５０は第２のイシュー・グループの予想される待ち時間に等しいＸ個の
非命令イシュー・グループをディスパッチする、すなわち、ＸはＩＧ２に関して
予想される待ち時間である。スケジューリングにおいてＩＧ２による更新が起き
た場合、すなわち、ブロック６８がブロック６４または６５と同時である場合、
上記の第１の更新公式は後者のイシュー・グループの待ち時間を多く見積もりす
ぎた可能性がある。たとえば、次のイシュー・グループＩＧ３はＩＧ２に関して
Ｘ個の非命令イシュー・グループがディスパッチされている間、命令待ち行列５
８の中で待つ。レジスタ待ち時間表１０の予想は、ＩＧ２のディスパッチと完了
の間の時間を考慮するが、Ｘ個の非命令がディスパッチされている間の待ち時間
は考慮しない。
の公式を使用してレジスタ待ち時間表１０を更新することができる。たとえばＩ
Ｇ１とＩＧ２など２つの連続的なイシュー・グループのディスパッチの間に、プ
ロセッサ５０は第２のイシュー・グループの予想される待ち時間に等しいＸ個の
非命令イシュー・グループをディスパッチする、すなわち、ＸはＩＧ２に関して
予想される待ち時間である。スケジューリングにおいてＩＧ２による更新が起き
た場合、すなわち、ブロック６８がブロック６４または６５と同時である場合、
上記の第１の更新公式は後者のイシュー・グループの待ち時間を多く見積もりす
ぎた可能性がある。たとえば、次のイシュー・グループＩＧ３はＩＧ２に関して
Ｘ個の非命令イシュー・グループがディスパッチされている間、命令待ち行列５
８の中で待つ。レジスタ待ち時間表１０の予想は、ＩＧ２のディスパッチと完了
の間の時間を考慮するが、Ｘ個の非命令がディスパッチされている間の待ち時間
は考慮しない。
【００３１】 さらに図４Ａおよび図５を参照すると、ＩＧ２がスケジューリングされている
間に待ち時間表を更新するための第２の公式は２つのステップを有する。まず、
スケジューラ５６はＩＧ２の予想される待ち時間Ｘをレジスタ待ち時間表１０の
予想されるレジスタ待ち時間のすべてから差し引く。負の予想されるレジスタ待
ち時間はゼロと見なされる。第２に、スケジューラ５６は残りの予想されるレジ
スタ待ち時間とイシュー・グループＩＧ２の待ち時間のうち大きい方によってレ
ジスタ待ち時間表１０の各残りの予想されるレジスタ待ち時間を置き換える。こ
れはレジスタに書き込まれる。第２の公式を使用する実施形態はより短い待ち時
間を、続くイシュー・グループすなわちＩＧ３にあてることができる。
間に待ち時間表を更新するための第２の公式は２つのステップを有する。まず、
スケジューラ５６はＩＧ２の予想される待ち時間Ｘをレジスタ待ち時間表１０の
予想されるレジスタ待ち時間のすべてから差し引く。負の予想されるレジスタ待
ち時間はゼロと見なされる。第２に、スケジューラ５６は残りの予想されるレジ
スタ待ち時間とイシュー・グループＩＧ２の待ち時間のうち大きい方によってレ
ジスタ待ち時間表１０の各残りの予想されるレジスタ待ち時間を置き換える。こ
れはレジスタに書き込まれる。第２の公式を使用する実施形態はより短い待ち時
間を、続くイシュー・グループすなわちＩＧ３にあてることができる。
【００３２】 図６は、図４Ａのプロセッサ５０における命令の処理に関する方法７０のフロ
ーチャートである。ブロック７１で、スケジューラ５６はリネーマ５４から新し
い命令のイシュー・グループを受け取る。ブロック７２で、スケジューラ５６は
レジスタ待ち時間表１０の中の予想されるレジスタ待ち時間から、イシュー・グ
ループに関して予想される待ち時間を決定する。一実施形態では、予想される待
ち時間はレジスタ３２、３３、３４の一部の最大の待ち時間であり、これはイシ
ュー・グループの命令のソース・オペランドである。ブロック７３では、スケジ
ューラ５６はイシュー・グループおよび予想される待ち時間を、命令待ち行列５
８内の次の位置に書き込む。ブロック７４では、命令待ち行列５８はイシュー・
グループの予想される待ち時間が終了したことに応答して、イシュー・グループ
を実行ユニット４６、４８にディスパッチする。ブロック７５では、スケジュー
ラ５６はイシュー・グループがレジスタ３２、３３、３４のそれぞれに書き込む
かどうかを決定する。ブロック７６では、スケジューラ５６はディスパッチされ
たイシュー・グループによって書き込まれると決定されたレジスタ３２、３３、
３４の一部の待ち時間を更新する。ブロック７７では、クロック２０はクロック
・パルスに応答して、レジスタ待ち時間表１０のレジスタ３２、３３、３４のイ
シュー・グループによって書き込まれない一部の待ち時間を減少させる。ブロッ
ク７６、７７で実行される待ち時間の更新および減少は、ブロック７２において
続くイシュー・グループのスケジューリングに関して、レジスタ待ち時間表１０
内の待ち時間を「追跡」する。
ーチャートである。ブロック７１で、スケジューラ５６はリネーマ５４から新し
い命令のイシュー・グループを受け取る。ブロック７２で、スケジューラ５６は
レジスタ待ち時間表１０の中の予想されるレジスタ待ち時間から、イシュー・グ
ループに関して予想される待ち時間を決定する。一実施形態では、予想される待
ち時間はレジスタ３２、３３、３４の一部の最大の待ち時間であり、これはイシ
ュー・グループの命令のソース・オペランドである。ブロック７３では、スケジ
ューラ５６はイシュー・グループおよび予想される待ち時間を、命令待ち行列５
８内の次の位置に書き込む。ブロック７４では、命令待ち行列５８はイシュー・
グループの予想される待ち時間が終了したことに応答して、イシュー・グループ
を実行ユニット４６、４８にディスパッチする。ブロック７５では、スケジュー
ラ５６はイシュー・グループがレジスタ３２、３３、３４のそれぞれに書き込む
かどうかを決定する。ブロック７６では、スケジューラ５６はディスパッチされ
たイシュー・グループによって書き込まれると決定されたレジスタ３２、３３、
３４の一部の待ち時間を更新する。ブロック７７では、クロック２０はクロック
・パルスに応答して、レジスタ待ち時間表１０のレジスタ３２、３３、３４のイ
シュー・グループによって書き込まれない一部の待ち時間を減少させる。ブロッ
ク７６、７７で実行される待ち時間の更新および減少は、ブロック７２において
続くイシュー・グループのスケジューリングに関して、レジスタ待ち時間表１０
内の待ち時間を「追跡」する。
【００３３】 図７は、図１、図３および図４Ａのレジスタ待ち時間表１０に関する再生構造
１００の一実施形態を示す。回線１０２は入力待ち時間ベクトルをレジスタ待ち
時間表１０へ運ぶ。回線１０２はマルチプレクサ（ＭＵＸ）１０４の入力の第１
の組に接続する。ＭＵＸ１０４の出力はレジスタ待ち時間表１０の書込みポート
１０８および、シャドウ・レジスタ１１２の第１の組の書込みポート１１０に接
続する。図１および図３に示されるように、シャドウ・レジスタ１１２の第１の
組は、レジスタ待ち時間表１０の各行１４、１６、１８に関して別のレジスタを
有する。シャドウ・レジスタ１１２の第１の組は、直列に接続された出力および
入力を有するシャドウ・レジスタ１１２、１１６と同じ組の列１１４の第１の成
分である。クロック１２２はシャドウ・レジスタ１１２、１１６のイネーブル入
力１１８、１２０を制御し、その結果、クロック・パルスにより、データは列１
１４に送られるようにされる。図示された列１１４は、Ｑクロック・パルスだけ
遅延されているレジスタ待ち時間表１０の状態を出力する。シャドウ・レジスタ
１１６の最後の組の出力１２４は、ＭＵＸ１０４の入力１２６の第２の組に接続
する。再生制御１２８は、入力待ち時間ベクトルに関して回線１０２を選択する
か、または、シャドウ列１１４によって遅延された待ち時間ベクトル、すなわち
再生された待ち時間ベクトル関して第２の入力１２６を選択するかのいずれかで
ある。
１００の一実施形態を示す。回線１０２は入力待ち時間ベクトルをレジスタ待ち
時間表１０へ運ぶ。回線１０２はマルチプレクサ（ＭＵＸ）１０４の入力の第１
の組に接続する。ＭＵＸ１０４の出力はレジスタ待ち時間表１０の書込みポート
１０８および、シャドウ・レジスタ１１２の第１の組の書込みポート１１０に接
続する。図１および図３に示されるように、シャドウ・レジスタ１１２の第１の
組は、レジスタ待ち時間表１０の各行１４、１６、１８に関して別のレジスタを
有する。シャドウ・レジスタ１１２の第１の組は、直列に接続された出力および
入力を有するシャドウ・レジスタ１１２、１１６と同じ組の列１１４の第１の成
分である。クロック１２２はシャドウ・レジスタ１１２、１１６のイネーブル入
力１１８、１２０を制御し、その結果、クロック・パルスにより、データは列１
１４に送られるようにされる。図示された列１１４は、Ｑクロック・パルスだけ
遅延されているレジスタ待ち時間表１０の状態を出力する。シャドウ・レジスタ
１１６の最後の組の出力１２４は、ＭＵＸ１０４の入力１２６の第２の組に接続
する。再生制御１２８は、入力待ち時間ベクトルに関して回線１０２を選択する
か、または、シャドウ列１１４によって遅延された待ち時間ベクトル、すなわち
再生された待ち時間ベクトル関して第２の入力１２６を選択するかのいずれかで
ある。
【００３４】 図７をさらに参照すると、再生制御１２８は回線１０２から新しい待ち時間を
格納するか、または回線１２６からレジスタ待ち時間表１０へクロック１２２の
Ｑサイクルだけ遅延された古い待ち時間ベクトルを再コピーするかのいずれかを
選択することができる。列１１４のシャドウ・レジスタ１１２、１１６の組のそ
れぞれは、再生された待ち時間ベクトルを、クロック１２２の１サイクル分だけ
遅延する。再生制御１２８は、例外または実行エラーに応答して、遅延された待
ち時間ベクトルをレジスタ待ち時間表１０に再コピーすることを選択する。再コ
ピーのステップは、図４Ｂのパイプライン６２の残りをレジスタ待ち時間表１０
の遅延されたコピーで再生することによって、ＲＥステージの後のパイプライン
ステージに発生するエラーおよび（１つまたは複数の）例外からの回復を可能に
する。ハードウェア（図示せず）が例外および／またはエラーを検出し、再生を
順序づけるための時間遅延は、必要な遅延および列１１４の長さを決定する。し
たがって、列１１４の長さは実装態様に依存する。
格納するか、または回線１２６からレジスタ待ち時間表１０へクロック１２２の
Ｑサイクルだけ遅延された古い待ち時間ベクトルを再コピーするかのいずれかを
選択することができる。列１１４のシャドウ・レジスタ１１２、１１６の組のそ
れぞれは、再生された待ち時間ベクトルを、クロック１２２の１サイクル分だけ
遅延する。再生制御１２８は、例外または実行エラーに応答して、遅延された待
ち時間ベクトルをレジスタ待ち時間表１０に再コピーすることを選択する。再コ
ピーのステップは、図４Ｂのパイプライン６２の残りをレジスタ待ち時間表１０
の遅延されたコピーで再生することによって、ＲＥステージの後のパイプライン
ステージに発生するエラーおよび（１つまたは複数の）例外からの回復を可能に
する。ハードウェア（図示せず）が例外および／またはエラーを検出し、再生を
順序づけるための時間遅延は、必要な遅延および列１１４の長さを決定する。し
たがって、列１１４の長さは実装態様に依存する。
【００３５】 図４Ａ、図４Ｂおよび図７を参照すると、レジスタ待ち時間表１０における待
ち時間ベクトルの再生は、例外エラーおよび／または実行エラーを処理および／
または修正するように順序づけられる場合がある。レジスタ待ち時間表１０は、
イシュー・グループに関連づけられたより早い状態に戻り、再ディスパッチされ
再実行されて、図４Ａ〜４Ｂのストール不能パイプライン５０、６２内の例外エ
ラーおよび／または実行エラーから回復する。再生構造１００は、図１、図３、
図４Ａのレジスタ待ち時間表の待ち時間ベクトルを遅延し再生する手段であり、
再生によって図４Ｂのストール不能パイプライン６２内の実行例外およびエラー
を処理するための実施形態でもある。
ち時間ベクトルの再生は、例外エラーおよび／または実行エラーを処理および／
または修正するように順序づけられる場合がある。レジスタ待ち時間表１０は、
イシュー・グループに関連づけられたより早い状態に戻り、再ディスパッチされ
再実行されて、図４Ａ〜４Ｂのストール不能パイプライン５０、６２内の例外エ
ラーおよび／または実行エラーから回復する。再生構造１００は、図１、図３、
図４Ａのレジスタ待ち時間表の待ち時間ベクトルを遅延し再生する手段であり、
再生によって図４Ｂのストール不能パイプライン６２内の実行例外およびエラー
を処理するための実施形態でもある。
【００３６】 図８は、図７の再生構造１００でレジスタ待ち時間表１０の待ち時間ベクトル
を再生する方法１３４を示すフローチャートである。ブロック１３５では、図３
または図４Ａのプロセッサ３０、５０はＲＥステージの後に図４Ｂのパイプライ
ン６２の一部の再生をするかどうかを決定し、たとえば、実行例外またはエラー
から回復する。ブロック１３６では、図３または図４Ａのプロセッサ３０、５０
が再生することを決定した場合に、再生制御１２８はＭＵＸ１０４へ新しい待ち
時間ベクトル、すなわち、更新を運ぶ回線１０２を選択する。ブロック１３８で
は、スケジューラ５６は新しい待ち時間ベクトルをレジスタ待ち時間表１０に書
き込むことによって、レジスタ待ち時間表１０を更新する。スケジューラ５６は
同時に、その更新をシャドウ・レジスタ１１２の第１の組に書き込む。ブロック
１４０では、クロック１２２からのタイミング・パルスは、待ち時間ベクトルを
シャドウ・レジスタ１１２、１１６の組の列１１４へ送る。ブロック１４２では
、再生コントローラ１２８はＭＵＸ１０４の第２の入力１２６を選択し、ＲＥス
テージの後に、図４Ａのプロセッサ５０がパイプライン６２の再生を決定したこ
とに応答して、シャドウ・レジスタ１１６の最後の組から遅延された待ち時間ベ
クトルを受け取る。ブロック１４４では、再生構造１００は、ＭＵＸ１０４から
再生された待ち時間ベクトルで、レジスタ待ち時間表１０およびシャドウ・レジ
スタ１１２の第１の組を更新する。図４Ａの命令待ち行列５８は次いで、レジス
タ待ち時間表１０に関して再コピーされ遅延された入力に関連づけられたイシュ
ー・グループを再ディスパッチすることによって再生を開始する。
を再生する方法１３４を示すフローチャートである。ブロック１３５では、図３
または図４Ａのプロセッサ３０、５０はＲＥステージの後に図４Ｂのパイプライ
ン６２の一部の再生をするかどうかを決定し、たとえば、実行例外またはエラー
から回復する。ブロック１３６では、図３または図４Ａのプロセッサ３０、５０
が再生することを決定した場合に、再生制御１２８はＭＵＸ１０４へ新しい待ち
時間ベクトル、すなわち、更新を運ぶ回線１０２を選択する。ブロック１３８で
は、スケジューラ５６は新しい待ち時間ベクトルをレジスタ待ち時間表１０に書
き込むことによって、レジスタ待ち時間表１０を更新する。スケジューラ５６は
同時に、その更新をシャドウ・レジスタ１１２の第１の組に書き込む。ブロック
１４０では、クロック１２２からのタイミング・パルスは、待ち時間ベクトルを
シャドウ・レジスタ１１２、１１６の組の列１１４へ送る。ブロック１４２では
、再生コントローラ１２８はＭＵＸ１０４の第２の入力１２６を選択し、ＲＥス
テージの後に、図４Ａのプロセッサ５０がパイプライン６２の再生を決定したこ
とに応答して、シャドウ・レジスタ１１６の最後の組から遅延された待ち時間ベ
クトルを受け取る。ブロック１４４では、再生構造１００は、ＭＵＸ１０４から
再生された待ち時間ベクトルで、レジスタ待ち時間表１０およびシャドウ・レジ
スタ１１２の第１の組を更新する。図４Ａの命令待ち行列５８は次いで、レジス
タ待ち時間表１０に関して再コピーされ遅延された入力に関連づけられたイシュ
ー・グループを再ディスパッチすることによって再生を開始する。
【００３７】 このようにして、本発明は異なる待ち時間の命令の実行を静的にスケジューリ
ングして、実行の時にオペランドを使用可能にするメカニズムを提供する。この
メカニズムはパイプラインをストールする必要なくイシュー・グループが使用可
能になり実行できるように、オペランドの予想される使用可能度を前もって決定
し、必要であれば非命令をディスパッチする。したがって、本発明はこれに限定
されるものではないが、本発明はストールではなく再生を使用しているようなス
トール不能なパイプラインで特に役に立つ。本発明はこのようなストール不能な
パイプラインで、これまでは非ユニット待ち時間の命令に直面した時にパイプラ
インをストールすることによって導入されてきた遅延の導入を可能にする。
ングして、実行の時にオペランドを使用可能にするメカニズムを提供する。この
メカニズムはパイプラインをストールする必要なくイシュー・グループが使用可
能になり実行できるように、オペランドの予想される使用可能度を前もって決定
し、必要であれば非命令をディスパッチする。したがって、本発明はこれに限定
されるものではないが、本発明はストールではなく再生を使用しているようなス
トール不能なパイプラインで特に役に立つ。本発明はこのようなストール不能な
パイプラインで、これまでは非ユニット待ち時間の命令に直面した時にパイプラ
インをストールすることによって導入されてきた遅延の導入を可能にする。
【００３８】 本発明はその教示から利益を受ける当業者であれば明らかな、異なるが等化な
方法で修正、実行できるため、上記に開示された特定の実施形態は例示のための
ものである。さらに、ここに示された構造または設計の詳細は、首記の請求項で
記述される以外の限定を目的としていない。したがって、上記に開示された特定
の実施形態は変更または修正される可能性があり、このような変形例のすべては
本発明の範囲と精神の中にあることは明らかである。したがって、ここで求めら
れている保護は首記の請求項で示されている通りのものである。
方法で修正、実行できるため、上記に開示された特定の実施形態は例示のための
ものである。さらに、ここに示された構造または設計の詳細は、首記の請求項で
記述される以外の限定を目的としていない。したがって、上記に開示された特定
の実施形態は変更または修正される可能性があり、このような変形例のすべては
本発明の範囲と精神の中にあることは明らかである。したがって、ここで求めら
れている保護は首記の請求項で示されている通りのものである。
【図面の簡単な説明】
【図１】 レジスタ待ち時間表を示すレベルの高い図である。
【図２】 クロック・パルスで、図１のレジスタ待ち時間表の行の中にある待ち時間ベク
トルを更新するための一実施形態を示す図である。
トルを更新するための一実施形態を示す図である。
【図３】 図１のレジスタ待ち時間表を使用して命令をスケジューリングし、並列実行ユ
ニット上で実行するプロセッサの一部を示す図である。
ニット上で実行するプロセッサの一部を示す図である。
【図４Ａ】 命令をスケジューリングし並列実行ユニット上で実行するプロセッサのレベル
の高い構成図である。
の高い構成図である。
【図４Ｂ】 図４Ａのプロセッサの一実施形態に関するパイプラインを示す図である。
【図５】 図１、図３、および図４Ａのレジスタ待ち時間表で命令をスケジューリングす
る方法を示すフローチャートである。
る方法を示すフローチャートである。
【図６】 図４Ａのプロセッサ内で命令を処理する第１の方法を示すフローチャートであ
る。
る。
【図７】 Ｎクロック・サイクルだけ遅延されたベクトル待ち時間でフラッシュ・コピー
することによって、レジスタ待ち時間表内で待ち時間ベクトルを再生するための
構造を示す図である。
することによって、レジスタ待ち時間表内で待ち時間ベクトルを再生するための
構造を示す図である。
【図８】 図７の再生構造の動作を示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＡ，ＺＷ (72)発明者 リン，ダーリック・シイ アメリカ合衆国・94404・カリフォルニア 州・フォスター シティ・バーケンタイン ストリート・113 Ｆターム(参考） 5B013 AA11 CC06 DD04
Claims (47)
- 【請求項１】 クロックと、 複数の行および１つまたは複数のポートを有する電子ハードウェア構造であっ
て、各行が前記ポートのうち１つのポートを介して書き込まれた待ち時間ベクト
ルを記録するように構成され、格納された待ち時間ベクトルは前記クロックに応
答する電子ハードウェア構造とを備える装置。 - 【請求項２】 各行が、前記クロックに電気的に接続されたシフト制御をさ
らに備えたシフト・レジスタを含む請求項１に記載の装置。 - 【請求項３】 複数のレジスタをさらに備え、 各行が有限な状態マシンである請求項１に記載の装置。
- 【請求項４】 待ち時間ベクトルが、スケジューリングされた命令およびス
ケジューリングされた命令のイシュー・グループのうちの１つの予想される待ち
時間である請求項３に記載の装置。 - 【請求項５】 前記複数のレジスタがレジスタ・ファイルに属し、前記レジ
スタ・ファイルおよび前記電子ハードウェア構造が同じ数の読出しポートおよび
同じ数の書込みポートを有する請求項３に記載の装置。 - 【請求項６】 前記複数のレジスタがレジスタ・ファイルに属し、前記レジ
スタ・ファイルおよび前記電子ハードウェア構造が同じ数の行を有し、前記行の
数が前記レジスタ・ファイル内のレジスタの数である請求項３に記載の装置。 - 【請求項７】 少なくとも１つの実行ユニットと、 命令のオペランドに関する前記待ち時間ベクトルが、前記オペランドが使用可
能であるという予想を提供したことに応答して前記実行ユニットに命令をディス
パッチするデバイスとをさらに備える請求項１に記載の装置。 - 【請求項８】 少なくとも１つの別の実行ユニットと、待ち時間ベクトルが
イシュー・グループの命令のオペランドが使用可能であるという予想を提供した
ことに応答して前記実行ユニットに前記イシュー・グループをディスパッチする
ためのデバイスとをさらに備える請求項７に記載の装置。 - 【請求項９】 あらかじめ選択された数のクロック・サイクルだけ入力信号
を遅延させるように構成されたシャドウ・レジスタの組の列であって、各組が電
子ハードウェア構造の各行に対して１つのレジスタを有する一連のシャドウ・レ
ジスタの組の列と、 マルチプレクサであって第１の入力、第２の入力および出力を有し、前記第１
の入力は待ち時間ベクトルを受け取り、前記第２の入力は前記シャドウ・レジス
タの組の列の出力から信号を受け取り、前記マルチプレクサの出力は、前記電子
ハードウェア構造と前記シャドウ・レジスタの組の列の両方の入力に並列に接続
されているマルチプレクサをさらに備える請求項１に記載の装置。 - 【請求項１０】 前記電子ハードウェア構造内の前記待ち時間ベクトルを遅
延し再生するための手段をさらに備える請求項１に記載の装置。 - 【請求項１１】 複数のレジスタを含むレジスタ・ファイルと、 命令を実行する複数の実行ユニットであって、前記命令の一部が前記レジスタ
から読出しと書込みのうち１つを実行する複数の実行ユニットと、 前記レジスタの予想されるレジスタ待ち時間を追跡するレジスタ待ち時間表と
、 前記レジスタ待ち時間表の待ち時間を更新するクロックと を備えるプロセッサ。 - 【請求項１２】 前記レジスタ待ち時間表および前記レジスタ・ファイルが
両方とも、前記レジスタのそれぞれに関して１つの行を有する請求項１１に記載
のプロセッサ。 - 【請求項１３】 前記レジスタ待ち時間表および前記レジスタ・ファイルが
、同じ数の読出しポートおよび同じ数の書込みポートを有する請求項１２に記載
のプロセッサ。 - 【請求項１４】 前記レジスタ待ち時間表の前記予想されるレジスタ待ち時
間を使用してイシュー・グループをスケジューリングし、前記実行ユニットへデ
ィスパッチするスケジューラをさらに備える請求項１１に記載のプロセッサ。 - 【請求項１５】 前記スケジューラがイシュー・グループをスケジューリン
グしてディスパッチし、前記ディスパッチが前記イシュー・グループの命令の前
記レジスタの一部の前記予想されるレジスタ待ち時間が終了したことに応答して
実行される請求項１４に記載のプロセッサ。 - 【請求項１６】 さらに命令待ち行列を備え、前記スケジューラは第１のイ
シュー・グループおよび前記第１のイシュー・グループの予想される待ち時間を
前記命令待ち行列に書き込むように構成され、前記命令待ち行列は前記第１のイ
シュー・グループの前記予想される待ち時間のカウントダウンに応答して前記第
１のイシュー・グループをディスパッチする請求項１４に記載のプロセッサ。 - 【請求項１７】 前記実行ユニット、前記スケジューラ、および前記命令待
ち行列がパイプラインの要素であり、前記パイプラインはストール不能である請
求項１６に記載のプロセッサ。 - 【請求項１８】 あらかじめ選択された数のクロック・サイクルだけ入力信
号を遅延するシャドウ・レジスタの組の列と、 待ち時間ベクトルを受け取る第１の入力およびシャドウ・レジスタの組の列か
ら前記信号を受け取る第２の入力を有するマルチプレクサであって、前記マルチ
プレクサの出力は前記レジスタ待ち時間表の入力とシャドウ・レジスタの組の列
の出力の両方に並列に接続されているマルチプレクサとをさらに備える請求項１
１に記載のプロセッサ。 - 【請求項１９】 選択された実行エラーおよび例外に応答して前記マルチプ
レクサの前記第２の入力を選択するように構成された再生コントローラをさらに
備える請求項１８に記載のプロセッサ。 - 【請求項２０】 複数の予想される待ち時間をレジスタ待ち時間表の、特定
のレジスタに対応する行の一部に更新するステップと、 クロック・パルスに応答して前記行のうち他の行に残っている予想される待ち
時間を削減するステップと を含むプロセッサ内で命令をディスパッチする方法。 - 【請求項２１】 前記行の第２の部分の予想される待ち時間を読み出し、前
記行の第２の部分は第１のイシュー・グループの命令に割り当てられたレジスタ
の一部に対応するステップと、 前記行の前記第２の部分の予想される待ち時間の読出しが終了したことに応答
して、前記第１のイシュー・グループをディスパッチして実行するステップとを
さらに含む請求項２０に記載の方法。 - 【請求項２２】 前記第１のイシュー・グループが命令を１つだけ含む請求
項２１に記載の方法。 - 【請求項２３】 前記予想される待ち時間を更新する作用が１つまたは複数
の命令のスケジューリングに応答し、前記１つまたは複数の命令のそれぞれは前
記特定のレジスタのうち１つを読み出す命令および前記特定のレジスタのうち１
つに書き込む命令である請求項２０に記載の方法。 - 【請求項２４】 前記更新の作用が命令の第２のイシュー・グループのスケ
ジューリングに応答して実行され、前記第２のイシュー・グループは前記特定の
レジスタに書き込む請求項２０に記載の方法。 - 【請求項２５】 前記第２のイシュー・グループが前記行のうち他の行に対
応するレジスタに書き込まないことを決定したことに応答して、前記削減の作用
が前記行のうち他の行に対して実行される請求項２４に記載の方法。 - 【請求項２６】 予想される待ち時間を更新する前記作用が、１つまたは複
数の命令をディスパッチする前記作用に応答し、前記１つまたは複数の命令のそ
れぞれは、前記特定のレジスタのうち１つを読み出すことおよび前記特定のレジ
スタのうち１つに書き込むことのうち１つを実行する請求項２１に記載の方法。 - 【請求項２７】 前記ディスパッチの作用に、前記第１のイシュー・グルー
プの各命令を異なる実行ポートに送ることを含む請求項２１に記載の方法。 - 【請求項２８】 前記第１のイシュー・グループの前記命令を命令待ち行列
の行に書き込むステップをさらに含み、 前記ディスパッチの作用が、前記行の前記命令の前記予想されるレジスタ待ち
時間が終了したことに応答して、前記命令待ち行列のうち１つの行からすべての
命令を送って実行する請求項２１に記載の方法。 - 【請求項２９】 前記更新、読出し、ディスパッチ、書込みの作用が、結果
を次のステージに転送する前に前記プロセッサの次のステージが準備されている
かどうかを決定することを含まない請求項２８に記載の方法。 - 【請求項３０】 命令のイシュー・グループを受け取るステップと、 前記イシュー・グループの前記命令に割り当てられた前記レジスタの一部の予
想される待ち時間から前記イシュー・グループに関して予想される待ち時間を決
定するステップと、 前記イシュー・グループによって書き込まれるレジスタの予想されるレジスタ
待ち時間を更新し、前記イシュー・グループに関する前記予想される待ち時間は
前記予想されるレジスタ待ち時間の更新を決定するステップと、 前記イシュー・グループを命令待ち行列に書き込むステップと、 前記イシュー・グループに関して予想される待ち時間が終了したことに応答し
て、前記イシュー・グループをディスパッチし実行するステップと を含むプロセッサ内で命令を実行する方法。 - 【請求項３１】 命令に関して予想される前記待ち時間が、前記命令のソー
ス・レジスタが使用可能になる時の静的な予想である請求項３０に記載の方法。 - 【請求項３２】 クロック・パルスに応答して前記予想されるレジスタ待ち
時間を追跡するステップをさらに含む請求項３０に記載の方法。 - 【請求項３３】 前記書込みの作用が、前記イシュー・グループを前記命令
待ち行列のシーケンス上で次の位置に置き、前記ディスパッチの作用が、より先
のイシュー・グループがディスパッチされた後で前記書き込まれたイシュー・グ
ループを送る請求項３０に記載の方法。 - 【請求項３４】 前記予想されるレジスタ待ち時間を更新する前記作用が、
イシュー・グループをディスパッチして実行することに応答して実行される請求
項３０に記載の方法。 - 【請求項３５】 前記受け取り、更新、決定、置くこと、ディスパッチの作
用が、結果を次のステージに転送する前に前記プロセッサの次のステージが準備
されているかどうかを決定することを含まない請求項３０に記載の方法。 - 【請求項３６】 命令を検索する命令フェッチ・ユニットと、 複数のレジスタと、 前記レジスタの予想されるレジスタ待ち時間を追跡するレジスタ待ち時間表と
、 複数の命令のイシュー・グループを格納する命令待ち行列と、 前記命令待ち行列から受け取られた各イシュー・グループの前記命令を並列に
実行するように整列された複数の実行ユニットと、 前記イシュー・グループを前記命令待ち行列に書き込むスケジューラであって
、前記命令待ち行列は特定のイシュー・グループの予想される待ち時間が終了し
たことに応答して前記特定のイシュー・グループをディスパッチするスケジュー
ラと を備えるプロセッサ。 - 【請求項３７】 前記スケジューラが前記イシュー・グループに関して予想
される待ち時間を決定し、かつ前記予想される待ち時間を前記命令待ち行列に書
き込む請求項３６に記載のプロセッサ。 - 【請求項３８】 前記イシュー・グループのうち第１のイシュー・グループ
の予想される待ち時間が、前記イシュー・グループのうち第１のイシュー・グル
ープの命令のソース・オペランドとして現れるレジスタの予想されるレジスタ待
ち時間のうちで最大である請求項３７に記載のプロセッサ。 - 【請求項３９】 前記レジスタ待ち時間表が、所与の命令のディスパッチに
応答して所与のレジスタの予想されるレジスタ待ち時間を更新するように構成さ
れ、前記所与の命令は前記所与のレジスタへ書き込むかそこから読み出すかのい
ずれかである請求項３６に記載のプロセッサ。 - 【請求項４０】 前記レジスタ待ち時間表が、クロック・パルスに応答して
前記予想されるレジスタ待ち時間を追跡するように構成されている請求項３６に
記載のプロセッサ。 - 【請求項４１】 前記命令待ち行列が、先入れ先出し法で前記実行ユニット
にイシュー・グループをディスパッチするように構成されている請求項３６に記
載のプロセッサ。 - 【請求項４２】 あらかじめ選択された数のクロック・サイクルだけ入力信
号を遅延するように構成された１つまたは複数のシャドウ・レジスタの組を備え
る列であって、前記組の１つのレジスタは前記レジスタ待ち時間表の各行に対応
する列と、 待ち時間ベクトルを受け取るための第１の入力および前記列の最後の組から信
号を受け取るための第２の入力を有するマルチプレクサであって、前記マルチプ
レクサの出力は、前記レジスタ待ち時間表の入力とシャドウ・レジスタの組の列
の両方の入力に並列に接続されているマルチプレクサとをさらに備える請求項３
６に記載のプロセッサ。 - 【請求項４３】 前記予想されるレジスタ待ち時間の前記更新を遅延するた
めの手段と、実行例外およびエラーのうち１つに応答して前記予想されるレジス
タ待ち時間を再生するための手段とをさらに備える請求項３９に記載のプロセッ
サ。 - 【請求項４４】 前記プロセッサがストール不能なパイプラインの形を有す
る請求項３９に記載のプロセッサ。 - 【請求項４５】 イシュー・グループのスケジューリングに応答して、レジ
スタ待ち時間表およびシャドウ・レジスタの組の列の両方に、命令のイシュー・
グループに割り当てられたレジスタの一部の待ち時間ベクトルを書き込むステッ
プと、 前記実行ユニットが使用可能であるかどうかを決定せずに前記イシュー・グル
ープを実行ユニットへディスパッチするステップと、 前記列へ書き込まれる待ち時間ベクトルをあらかじめ選択された時間だけ遅延
するステップと、 前記イシュー・グループの実行に応答して、実行例外およびエラーのうち１つ
を検出することに応答して前記列から前記レジスタ待ち時間表に前記遅延された
待ち時間ベクトルを書き込むステップと を含む命令を実行し再生する方法。 - 【請求項４６】 前記命令の前記一部にある実行例外およびエラーのうち１
つを検出することに応答して、前記イシュー・グループの前記命令の一部を前記
実行ユニットに再ディスパッチするステップをさらに含む請求項４５に記載の方
法。 - 【請求項４７】 次にディスパッチされるべきイシュー・グループがゼロ以
外の予想される待ち時間を有することを決定したことに応答して、非命令のイシ
ュー・グループを前記実行ユニットにディスパッチするステップをさらに含む請
求項４６に記載の方法。
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| US09/132,043 US6035389A (en) | 1998-08-11 | 1998-08-11 | Scheduling instructions with different latencies |
| PCT/US1999/017948 WO2000010076A1 (en) | 1998-08-11 | 1999-08-10 | Scheduling instructions with different latencies |
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