JPH07160501A

JPH07160501A - データ処理システム

Info

Publication number: JPH07160501A
Application number: JP5269218A
Authority: JP
Inventors: James A Kahle; ジョン・アラン・カーレ; Chin-Cheng Kau; チンーチェン・カウ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-01-08
Filing date: 1993-10-27
Publication date: 1995-06-23
Anticipated expiration: 2012-04-09
Also published as: JP2597811B2; EP0605869A1; US5467473A

Abstract

(57)【要約】（修正有）【目的】不正順序ロード命令およびストア命令を処理
するシステムにストア動作に関するロード動作の正しい
実行を検査する能力を与える。【構成】ストア命令実行中にこのアドレスはこのスト
ア命令の前に不正順序で実行されたロード待ち行列中の
以前に実行されたロード命令のアドレスと比較される。
プログラム・カウンタが、実行されようとするストア命
令のプログラム番号をロード待ち行列中のロード命令の
プログラム番号と比較し、ロード命令およびストア命令
のアドレス、とこれらの命令のプログラム番号が比較さ
れる。アドレスが同じでなければ問題なく、アドレスが
同じで、ストア命令のプログラム番号がロード命令のプ
ログラム番号より大なら、命令は正しい順序で実行され
たことになり問題ないが、アドレスが同じでロード命令
がストア命令に先行するような順序になっているなら、
命令をシステムに与える前に少なくとも命令の一部が順
序再配置されかつ再実行されなければならない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】一般的に言って、本発明はコンピ
ュータ・システムにおける命令処理に関するものであ
り、更に具体的にはストア動作に関するロード動作の正
しい実行を検査する能力が不正順序ロード命令およびス
トア命令を処理するシステムに備えられる。

【０００２】

【従来の技術】現在において、ロード及びストア命令不
正順序実行の備えがあるコンピュータ・システムが一般
に入手可能である。この技術分野において、もしストア
命令がロード命令の後に実行されるならば、すなわちス
トア命令の実行を可能な限り遅らせるならば処理速度が
増加する事が知られている。しかしながら、特定のメモ
リ・アドレスからロードされようとするデータがそこに
正しい値を前もってストアしていなかったと言うことが
あり得るのである種の命令シーケンスについては問題が
ある。この場合、ストア命令はロード命令に先行する必
要がある。本発明はこの状況を検知して所要の命令を待
ち行列に再ロードする。

【０００３】米国特許第４６３０１９５号明細書にはデ
ータ従属性を調べるためのシステムが記述されており、
そこではデータ転送コマンド発生されてローカル貯蔵装
置中のレジスタが転送されるデータに割り当てられる。
データが貯蔵されているレジスタおよびそれに引き続く
データ転送を指名するタグが貯蔵されたタグと比較され
て何らかの潜在的従属性があるか否かが調べられる。Ｉ
ＢＭテクニカル・ディスクロージュア・ビュレティン、
第３０巻第１号、１９８７年６月の第１９１ないし１９
２頁には、ストア命令の実行の間、パイプラインにロー
ドされたメモリ場所にデータが既にストアされていた可
能性があるというパイプライン式アーキテクチュアを用
いた場合の問題が検討されている。プログラム・カウン
タとメモリ・アドレスとの差が１または２に等しい（こ
れはパイプラインに既にロードされたメモリ場所にデー
タがあるような場合であろう）か否かを調べる式が誘導
されている。

【０００４】米国特許第４９６５７１６号明細書には要
素が未分類スタック中に保持される如き優先順位行列に
ついて述べられている。このスタックは最高優先順位の
要素が保持レジスタから読み出された後に次の優先順位
の要素を求めて検索される。最高優先順位要素を決める
ための優先順位比較が具現化されている。米国特許第４
５７４３４９号明細書においては、プログラム命令が特
定の主記憶装置場所から汎用レジスタへのデータ転送を
要求する。このシステムは、以前のロード命令からのデ
ータがハードウエア・レジスタの１つに依然ストアされ
ている場合に、同じ特定主記憶装置場所に関するその後
のロード命令が中央処理装置に直ちに利用可能なハード
ウエア・レジスタにデータを貯蔵することを許容するた
めにポインタを使用している。

【０００５】米国特許第４６９７２３３号明細書はパイ
プライン式アーキテクチュアを有するコンピュータ・シ
ステムに比較スタックを具備させることによってデータ
の一貫性を保っている。スタック構造は、各データ・ワ
ードの所定数のビットが比較スタックに貯蔵されるよう
に部分的に二重化されている。読み取りのときには、適
切なデコードが行われたことを調べるためにスタック・
レジスタに貯蔵されたビットと比較するためにこのビッ
トが用いられ、これによりパイプラインにおけるデータ
のデータ整合性を保っている。

【０００６】米国特許第４６３８４２９号明細書では、
ストア動作がまだ完了していない先行命令によって修正
されるべきオペランドを後続命令が使用するか否かを検
知するためのオペランド・ストア・コンフリクト（ＯＳ
Ｃ）回路を有するパイプライン制御を用いたデータ処理
装置が検討されている。ＯＳＣ回路はそのストア動作を
まだ完了していない正しい順序のストア命令の実行結果
を検知し、これがストア動作に先行するフェッチ命令の
オペランドとして利用される。コンフリクトが検知され
そしてストア動作が先行命令であるときには制御装置が
フェッチされたオペランドを後続命令のオペランド位置
に整列させこれらオペランドをマージする。

【０００７】

【発明が解決しようとする課題】従来技術は命令の不正
順序実行を許容するためにロード動作とストア動作とを
比較するいかなる形式のシステムも提供していない。幾
つかの通常のシステムは命令実行の前に存在することあ
る何らかのデータ従属性コンフリクトを調べる能力を持
っているが、命令実行に続いてロード動作およびストア
動作の順序を比較していない。データのストアのための
メモリ・アドレスはストア命令が実行されるまで発生さ
れないので、ロードとストアのコンフリクトを実行の前
に検知することは事実可能でない。データのロード動作
とストア動作とのコンフリクトは可成り希にしか生じな
いが、この状態が検知されて是正されることが極めて重
要である。これらのコンフリクトを是正しないならば不
正データ等の処理誤りをもたらす結果となる。従って、
実行されたときにコンフリクトを生じる不正順序ロード
命令およびストア命令を検知することのできるシステム
に対する需要が存在することが判る。

【０００８】

【課題を解決するための手段】従来技術とは対照的に、
本発明は命令をプロセッサ・バスに与えるために命令キ
ャッシュ装置（ＩＣＵ）およびディスパッチ装置を含む
システムを提供する。このディスパッチ装置は処理の効
率を増大するため命令の順序を変更する能力を有するも
のである。完了装置もまた具備され、これは命令がＩＣ
Ｕからディスパッチ装置に与えられるときに（順序再配
置の前に）命令の順序を保つものである。少なくとも１
つのロード／ストア装置が設けられ、これは固定小数点
装置、浮動小数点装置等の処理装置に命令をロードする
ためのものである。更に、命令のアドレスを含むロード
およびストア待ち行列が設けられる。ストア命令の実行
中にこのアドレスはこのストア命令の前に不正順序で実
行されたロード待ち行列中の以前に実行されたロード命
令のアドレスと比較される。プログラム・カウンタが、
実行されようとするストア命令のプログラム番号をロー
ド待ち行列中のロード命令のプログラム番号と比較す
る。本発明ではこの後、ロード命令およびストア命令の
アドレス、およびこれらの命令のプログラム番号が互い
に比較される。これらのアドレスが同じでないならば問
題は生じない。即ち、アドレスが同じでないならばデー
タがメモリ中の同じ場所にあるわけではないので、比較
される命令の間にコンフリクトは存在しない。また、ア
ドレスが同じであり、ストア命令のプログラム番号がロ
ード命令のプログラム番号より大であるならば、命令は
正しい順序で実行されたことになり（ロード命令はスト
ア命令に正しく先行した）問題はない。しかしながら、
アドレスが同じでありかつロード命令がストア命令に先
行するというような正しくない順序になっているならば
（ストア命令のプログラム番号がロード命令のプログラ
ム番号よりも小であるためこのことは検知される）、問
題があり、命令をシステムに与える前に少なくとも命令
の一部が順序再配置されかつ再実行されなければならな
い。

【０００９】本発明のその他の目的、特徴および利点は
添付図面を参照してなされる以下の説明から明らかとな
るであろう。

【００１０】

【実施例】図１にはプロセッサ・システムの種々の要素
が示されている。これらの要素は複数の集積回路装置
（チップ）に含まれても良く、また単一のデバイスに組
み込まれても良い。好適な実施例において本発明のプロ
セッサは単一のチップに組み込まれており、これはＩＢ
Ｍ社によって設計され製造されたＰｏｗｅｒＰＣプロセ
ッサの１つである（ＰｏｗｅｒＰＣはＩＢＭ社の商標で
ある）。しかしながら、命令の順序を変更する能力を有
する処理システムであるならば如何なるものでも本発明
の目的において使用できることは勿論である。例えば、
ＩＢＭＲＩＳＣＳｙｓｔｅｍ／６０００縮小命令セ
ット・コンピュータの種々のモデルは浮動小数点命令を
不正順序で実行する能力を持っており、従って本発明を
用いることができるものである。

【００１１】ストア命令は処理装置による操作の結果で
あるデータを、キャッシュまたはバッファ等を介してメ
モリ場所に置くものであるから、ストア命令の実行の遅
延はプロセッサの性能を強化する。他方、ロード動作は
処理装置によって操作するためにデータをシステムのレ
ジスタ例えば浮動小数点レジスタに置くものであるか
ら、実際の計算動作を行うものである。従って、メモリ
にデータを貯蔵するためにマシン・サイクルを用いるこ
となく可能な限り多くのロード動作を実行することはシ
ステム性能の強化につながることになる。しかしなが
ら、ロード命令がメモリ場所からデータを取り出すこと
を必要とし、かつその場所に正しいデータが未だ貯蔵さ
れていない場合には問題がある。即ち、不正順序命令の
ためメモリ場所に正しいデータが未だに貯蔵されていな
いわけである。本発明は、許容できない不正順序状態が
何時存在するかを調べそして命令を順序再配列し再実行
することによりこの問題を検知しそして解決するもので
ある。

【００１２】図１には命令キャッシュ装置（ＩＣＵ）１
が含まれており、これはオペレーティング・システム例
えばＩＢＭＡＩＸシステム（ＡＩＸはＩＢＭ社の商標
である）またはアプリケーション・プログラム等から受
け取った命令を内蔵するものである。これらの命令は本
発明の処理システムによって実行されるべきものであ
る。具体的には少なくとも１つの浮動小数点装置（ＦＰ
Ｕ）１２及び少なくとも１つの固定小数点装置（ＦＸ
Ｕ）１１が含まれ、図１に示されている。これらの処理
装置はこの技術分野でよく知られたものであり、ＩＢＭ
ＲＩＳＣＳｙｓｔｅＭ／６０００に関する出版物に
詳しく記述されている。具体的に言うと、ＦＰＵは第３
４ないし４２頁に、またＦＸＵは第２４ないし３２頁に
記述されている。

【００１３】ディスパッチ装置５およびブランチ処理装
置７もまた図１のシステムに含まれている。ディスパッ
チ装置はＩＣＵ１から命令を受け取ってその実行の前に
これらの命令を組織する。ディスパッチ装置５は命令の
順序を変更することにより命令効率の改善が図られうる
か否かを調べるものである。

【００１４】ブランチ装置７はディスパッチ装置５と提
携して動作するものであり、ブランチ命令により生じる
如何なるパイプライン・ペナルティをも低減するために
用いられる。３形式のブランチ実行が可能である。これ
らは、無条件ブランチ、ブランチしない条件付きブラン
チ、およびブランチする条件付きブランチである。無条
件ブランチおよびブランチしない条件付きブランチは見
かけのマシン・サイクルを要しないが（ゼロ・サイクル
・ブランチ）、ブランチする条件付きブランチは３サイ
クルまでの遅延を生じることがある。ディスパッチ装置
およびブランチ装置によって得られる効率、即ち命令の
相互従属性の追求はブランチ装置をシステムに対して透
明にさせうる。言い換えると、効率の増大（省かれたサ
イクル）がディスパッチ装置およびブランチ装置により
用いられるサイクルを補う。ディスパッチ装置５および
ブランチ装置７はＩＢＭＲＩＳＣＳｙｓｔｅＭ／６
０００に関する出版物に詳しく記述されている。

【００１５】これに加えて、ディスパッチ装置５はブラ
ンチ装置７と協動して命令の実行の前に命令の順序再配
列を可能にする。更に具体的に言うと、条件付きブラン
チ命令はブランチ装置による実行のためにディスパッチ
装置５内の命令待ち行列（図示せず）にロードされう
る。本発明のスーパースカラー・プロセッサの如きパイ
プライン式プロセッサにおける実行時間遅延を最小化し
ようとする努力において条件付きブランチの存在が予測
される。条件付きブランチがブランチしないものと予測
されるならばディスパッチ装置５にある順次の命令がそ
のまま実行される。しかしこの予測が正しくないならば
ディスパッチ装置５にある命令待ち行列から条件付きブ
ランチ命令を従える順次の命令が追放されてＩＣＵから
目標の命令がフェッチされねばならない。この代わり
に、条件付きブランチがブランチするものと予測される
ならば目標の命令がフェッチされ、予測が正解として解
決されるならば条件付きブランチに後続するために用い
られる。ブランチするという予測が正しくないならば目
標の命令が追放されてプログラム順における条件付きブ
ランチ命令に続く順次の命令が取り出されなければなら
ないことは勿論である。一般的に言って、命令バッファ
（ディスパッチ装置はここから命令をディスパッチす
る）内の命令のディスパッチ状態は定期的に調べられ
る。命令バッファの始点にある命令の状態に応答して残
りの命令が命令バッファ内でシフトされ、そして命令の
部分的グループが選択的に制御される多重化回路を用い
て命令待ち行列から命令バッファにロードされる。この
ようにして命令の以前のグループが完全にディスパッチ
されることを必要とすることなく、追加の命令が利用可
能な処理装置にディスパッチされうる。従って、ディス
パッチ装置５は図１のＦＸＵ１１およびＦＰＵ１２等の
処理装置に不正順序命令を与えることができる。１９９
３年１月８日に米国において出願された「スーパースカ
ラー・プロセッサ・システムにおける命令のディスパッ
チ効率を増大する方法および装置」に関する発明（出願
人整理番号ＡＴ９９２１６６）にはディスパッチ装置５
の動作が詳細に述べられている。

【００１６】順序待ち行列３が設けられ、これは命令シ
ーケンスがＩＣＵ１からディスパッチ装置５に与えられ
るときに完了論理装置１５が命令シーケンスを維持する
ことを許容する。順序待ち行列３にある命令は、必要に
応じ命令を最初の順序に再配列する事を可能にするため
完了論理装置１５によって参照として用いられる。デー
タ・バス２は少なくとも１つのロード／ストア（Ｌ／
Ｓ）装置９に命令を与えるために利用される。このロー
ド／ストア（Ｌ／Ｓ）装置９は汎用レジスタ（ＧＰＲ）
ファイルをロードおよびストアするために利用される。
Ｌ／Ｓ装置９はＧＰＲからデータを取り出してＦＸＵ１
１およびＦＰＵ１２等の処理装置で実行するためこの処
理装置にロードし、この処理装置で操作されたデータを
後でメモリ場所に置くためＧＰＲに貯蔵する。もう１つ
のデータ・バス４が設けられ、これはＬ／Ｓ装置９がＦ
ＸＵおよびＦＰＵならびに二重ポート・キャッシュ１３
と通信できるようにする。キャッシュ１３はまたシステ
ム・メモリ２１（図３）にも接続されて処理装置にロー
ドされまたメモリにストアされようとするデータを一時
的に貯蔵する。キャッシュ１３はＬ／Ｓ装置９から２つ
のデータ・ワードをロードし、ストアすることができ
る。

【００１７】改名（リネーム）レジスタ１７はデータが
システムのレジスタ１９に置かれる前にデータ名の変更
（改名）を可能ならしめ、データをシステム・レジスタ
１９に一層効率的に置数する能力を与える。これらのシ
ステム・レジスタはアーキテクチュア・レジスタの組で
あり、これらは番号により組織されてＦＰＵおよびＦＸ
Ｕ等の処理装置にデータを入力するのに用いられる。デ
ータが一旦システム・レジスタに置数されると、これら
のレジスタはアーキテクチュアに委託されたことにな
る。しかしながら、改名レジスタはシステム・レジスタ
の一時的溜まりであり、これはシステム・レジスタに入
力する前にデータを保持するものである。データが改名
レジスタに置数されるならば、このレジスタはアーキテ
クチュアに未だ委託されておらず、従って入力する前に
除去されうる。

【００１８】表１は処理効率を改善するため不正順序で
実行されうる命令の代表的なものを示す。

【００１９】表１プログラ命令プログラ命令ム番号ム番号０ロードＲ１（Ａ）０ロードＲ１（Ａ）１ストアＲ２（Ａ）２ロードＲ３（Ｂ）２ロードＲ３（Ｂ）３加算Ｒ１、Ｒ３，Ｒ１３加算Ｒ１、Ｒ３，Ｒ１１ストアＲ２（Ａ）命令０はデータをメモリ場所（アドレス）Ａからレジス
タＲ１、例えば処理装置１１、１２に対応するレジスタ
にロードする。命令１はその後レジスタＲ２からの新し
いデータをメモリ場所Ａにストアし、命令２はメモリ場
所ＢからのデータをレジスタＲ３にロードする。命令３
はレジスタＲ１の内容をレジスタＲ３の内容に加算して
結果をレジスタＲ４に置数する。命令のシーケンスがこ
のようにして実行されるとするならば、４つの機能ステ
ップが必要になることが判る。即ち、１つのステップは
データをメモリＡからレジスタＲ１にロードするもので
あり、第２のステップはデータをレジスタＲ２からメモ
リＡニストアするものであり、第３のステップはデータ
をメモリＢからレジスタＲ３にロードするものであり、
第４のステップはレジスタＲ３の内容とレジスタＲ１の
内容とを加算して合計をレジスタＲ４に置数するもので
ある。しかしながら、命令シーケンスが変更されるなら
ば、同じ機能がより小さい番号のステップで行われう
る。例えば、命令１（ストア）がロード命令（０および
２）の後に置かれるならば、ロード命令は単一ステップ
の間に平行して実行される。更に具体的に言うと、二重
ポート・キャッシュ１３はメモリから２つのデータ・ワ
ードを取り出すことができるので、命令０および２は同
時に実行されうる。この例においては、第１ステップの
間にメモリ場所Ａの内容はレジスタＲ１にロードされ、
メモリ場所Ｂの内容はレジスタＲ３にロードされること
になる。次に、命令３が第２ステップの間にレジスタＲ
１およびＲ３の内容を加算して結果をレジスタＲ４に置
数する。最後に、第３ステップの間に、操作されたデー
タがレジスタＲ２からメモリ場所Ａにストアされる。こ
のように命令シーケンスを変更することによって、同じ
動作がより少ない処理時間を用いて遂行される。この例
は極端に単純なものであるが、この形式の命令順序再配
列が処理資源の計り知れない節約をいかにして与えるこ
とができるものであるかということが当業者に理解でき
るであろう。

【００２０】図３には前述のキャッシュ１３、Ｌ／Ｓ装
置９およびメモリ２１に関連して本発明の特定の要素が
示されている。ロード待ち行列３１は、ストア命令の前
に実行されたロード命令のアドレスを、プログラム・カ
ウンタによって追跡されるロード命令のプログラム番号
と共にストアするために設けられる。これらのロード・
アドレスおよびプログラム番号はＬ／Ｓ装置９から受け
取られ、これらがアーキテクチュアに委託されるとき、
例えば他の例外状態または割り込みの待ち等の状態が存
在しないときにロード待ち行列から取り除かれる。スト
ア完了待ち行列３３もまたＬ／Ｓ装置９に相互接続さ
れ、これはアーキテクチュアに未だ委託されていない実
行済みストア命令のアドレスおよびプログラム番号を維
持する。これらの実行済みストア命令のアドレスおよび
プログラム番号は、本発明に従いロード待ち行列にある
ロード命令のアドレスおよびプログラム番号と比較され
る。ストア完了待ち行列にある、実行済みではあるがメ
モリにストアされるようには未だ委託されていないスト
ア命令のアドレスおよびプログラム番号はストア完了待
ち行列３３に置かれる。次にストア動作の結果（データ
およびアドレス）は、それが未だアーキテクチュアに委
託されていないならばストア終了待ち行列３５に置かれ
ることになる。ストア終了待ち行列３５にあるストア動
作は完了論理装置１５によりキャッシュ１３を介してメ
モリ２１に置かれることになる。ロード待ち行列３１、
ストア完了待ち行列３３、およびストア終了待ち行列３
５はすべて本発明の処理システムの待ち行列システムの
一部である。

【００２１】ロード待ち行列３１、ストア完了待ち行列
３３、およびストア終了待ち行列３５は本発明の処理シ
ステムの個別の要素であり、これらはチップ上の種々の
場所に物理的に配置されうる。これらの待ち行列３１、
３３、３５にストアされたアドレスは、データがメモリ
２１から取り出しできるように、またそこにストアでき
るようにするため、キャッシュ１３に与えられなければ
ならないので、これらの待ち行列にはキャッシュ１３が
組み合わされる。本発明の好適な実施例においてこれら
の待ち行列３１、３３、３５は６４ビットのレジスタで
あり、これはおよそ３４組のアドレスおよびプログラム
番号をストアする能力を有する。

【００２２】ある命令が不正順序で実行されたときに遭
遇する問題と、この状態を検知することがなぜ必要なの
かを説明するために表２を用いて説明する。

【００２３】表２プログラ命令プログラ命令ム番号ム番号０加算Ｒ１、Ｒ３，Ｒ４０ストアＲ７（Ａ）１ストアＲ１（Ａ）２ロードＲ５（Ａ）２ロードＲ５（Ａ）１ストアＲ１（Ａ）３加算Ｒ７、Ｒ５，Ｒ６１加算Ｒ７、Ｒ５，Ｒ６４ストアＲ７（Ａ）２ストアＲ７（Ａ）命令０はあるハードウエア・レジスタＲ３およびＲ４の
内容を加算して結果をレジスタＲ１に置数する。次に命
令１はレジスタＲ１の内容をメモリ場所Ａにストアす
る。次に命令２はメモリＡからレジスタＲ５にデータを
ロードし、命令３はレジスタＲ５の内容をレジスタＲ６
の内容と加算して結果をレジスタＲ７に置数する。最後
に、命令４はレジスタＲ７の内容をメモリ場所Ａにスト
アする。

【００２４】しかしながら、命令のこの組については、
処理システムがディスパッチ装置を介して命令の順序を
再配列するときにはコンフリクトが生じる。例えば、命
令１および２が、ストア命令をロード命令の後に置くよ
うに逆順にされるならば、コンフリクトが生じることに
なる。命令０はレジスタＲ３とＲ４の内容を加算して結
果をレジスタＲ１に置数した。次に命令２はメモリＡに
現在何があろうともそこにあるデータをレジスタＲ５に
ロードし、命令１がその後レジスタＲ１のデータをメモ
リ場所Ａにストアする。命令３が再びレジスタＲ５およ
びＲ６の内容を加算して結果をレジスタＲ７に置数す
る。従って、正しくないデータがレジスタＲ５にロード
されている。メモリＡに最初どのようなデータがあろう
とも、これは、所望のデータ（レジスタＲ３とＲ４の
和）がメモリ場所Ａに置かれる前にレジスタＲ５にロー
ドされた。この結果、正しくないデータがそのときレジ
スタＲ６の内容に加算されて、正しくないデータをレジ
スタＲ７に置数させることになる。従って、ストア動作
をロード動作の後に実行することは常に可能なことでは
なく、この型の状態を検知することが命令を不正順序で
実行する能力を有するシステムに必要とされることが判
る。

【００２５】図５はロード待ち行列３１の概念図を示す
ものである。前に述べたように、Ｌ／Ｓ装置９はすべて
のロード命令アドレスおよびプログラム番号をロード待
ち行列に置く。次にストア命令を実行したとき、ストア
命令の実行の間にＬ／Ｓ装置９によって発生されようと
するアドレスとロード待ち行列にあるアドレス（ロード
命令に対応する）とが比較される。これに加えて、実行
されようとするストア命令のプログラム番号がロード待
ち行列にあるロード命令のプログラム番号と比較され
る。

【００２６】続いて本発明はストア動作のアドレスがロ
ード待ち行列にあるロード命令のアドレス４７の１つと
同じであるか否かを調べる。図５はロード命令アドレス
およびプログラム番号のための５つの位置を有するロー
ド待ち行列３１を示す。５つの位置は解説の目的のため
に用いられただけであり、これより多くの位置を有する
ロード待ち行列も本発明によって意図されるものである
ことは勿論である。いずれにしてもＬ／Ｓ装置９からの
ストア命令アドレスは比較器４５によりアドレス４７と
比較され、Ｌ／Ｓ装置９にあるプログラム・カウンタか
らのプログラム番号は比較器４１および４３によってロ
ード待ち行列３１にあるロード命令のプログラム番号と
比較される。比較器４１はストア命令からのプログラム
番号がロード命令のプログラム番号よりも小であるか否
かを調べ、比較器４３はストア命令からのプログラム番
号がロード命令のプログラム番号よりも大であるか否か
を調べる。この比較は別々の命令であるロード命令とス
トア命令との間の比較であるから、これらのプログラム
番号は等しくはなり得ない。比較器４５はストア命令の
アドレスがロード待ち行列にあるロード命令のアドレス
と同じであるか否かを調べる。本発明の好適な実施例に
おいて比較器４１、４３、４５は一連のＡＮＤ，ＯＲ、
排他ＯＲ，ＮＡＮＤ，ＮＯＲ等のゲートを含むブール論
理アレイの形に具現化される。更に具体的に言うと、ア
ドレス比較器としては特化された回路を利用することが
でき、これは排他ＯＲ論理を用いてロード待ち行列にあ
るアドレスの２進値およびストア命令のために発生され
るアドレスの２進値を調べる。これらの値が同じである
ならばこの回路は２進の１を出力し、アドレス値が異な
るものであれば２進の０を出力する。ロード待ち行列に
あるすべてのアドレスは同一のアドレスが存在するか否
かを調べるために、発生されたストア命令のアドレスと
比較される。同様に、ストア命令のプログラム番号がロ
ード待ち行列にあるロード命令のプログラム番号よりも
小であるか否かを調べるために特化された回路が使用さ
れる。この場合には減算回路が使用されても良く、これ
は１プログラム番号から他のプログラム番号を引き、結
果の値が正であるか負であるかにもとづいて何れが他方
よりも小さいかを調べる。例えば、ストア命令のプログ
ラム番号がロード命令のプログラム番号から差し引かれ
て結果が正であるならば、ストア命令のプログラム番号
はロード命令のプログラム番号よりも小である。しかし
結果が負であるならばストア命令のプログラム番号はロ
ード命令のプログラム番号よりも大である。このように
して本発明はストアおよびロード命令が同じメモリを使
用しているか否か、およびこれらの命令の何れが最初に
実行されるべきかを調べることができる。この他の実施
形態はハードワイアによる実施およびソフトウエア比較
器、具体的にはマイクロコードによる実施を含み、これ
らはすべて本発明の範囲に含まれることが意図されてい
る。

【００２７】図６のフローチャートに関して本発明の動
作を説明する。ステップ１において、命令キャッシュ装
置１から命令セットが取り出されてディスパッチ装置に
与えられる。ディスパッチ装置は、表１に関連して述べ
たように、少しでも効率を利用するために命令の順序を
再配列する事がある（ステップ２）。次に、ステップ３
においてロード命令が考察されているのかまたはストア
命令が考察されているのかが調べられる。ロード命令に
遭遇するならばシステムはステップ３ａに進み、そこで
ロード命令が実行される。ロード／ストア装置９は次に
実行されたロード命令のプログラム番号およびアドレス
をステップ４においてロード待ち行列３１に置く。しか
しストア命令がステップ３で遭遇されるならば、システ
ムはステップ５に飛んでストア命令が実行される。次に
ストア命令実行中に発生されるアドレスとロード待ち行
列中のロード命令アドレスとが比較される（ステップ
６）。ステップ６でストア命令実行中に発生されるアド
レスがロード待ち行列中のロード命令アドレスに等しく
ないことが判ると、システムはステップ７に進んで命令
の実行を続ける。他方、ステップ６の比較の結果、スト
ア命令実行中に発生されるアドレスがロード待ち行列中
のロード命令アドレスの１つに等しことが判ると、スト
ア命令に対するプログラム番号がロード命令のプログラ
ム番号よりも小さいか否かを調べるためのもう一つの比
較がステップ８で行われる。ストア命令に対するプログ
ラム番号がロード命令のプログラム番号よりも大である
ならば、そのメモリ・アドレスに対するストア動作の前
にロード動作が適正に行われたことになり、この場合コ
ンフリクトは存在しない。動作はこの後ステップ７に進
み命令の実行が続く。しかしながら、ストア命令に対す
るプログラム番号がロード命令のプログラム番号よりも
小であるならば、それはロード命令のプログラム番号よ
りも大でなければならないので（これらは等しくは成り
得ない）、コンフリクトが存在し、システムはステップ
９に進んでロード動作を不適正に実行されたものとマー
ク氏、ロード命令をもとの順序に戻して置く。このもと
の順序に戻す順序再配列は、命令がＩＣＵ１から順序待
ち行列３を介してディスパッチ装置５に与えられるもと
の順序が完了論理装置に記録されているので可能とな
る。ステップ１０は、ストア動作が対応するロード命令
に正しく先行するようにロード命令を再実行する（スト
ア命令は完了することを許容されているので）。

【００２８】次に表２の命令に関して図５に示された本
発明の例を説明する。この例を説明する都合上、ディス
パッチ装置５は、表２の左欄に示された命令順序を再配
列して表２の右欄に示された順序で実行するものと仮定
される。加算命令が先ず実行され、これにもとのロード
命令が続き、これがメモリＡにあるデータをレジスタＲ
５にロードする。ロード命令が実行されているのでその
アドレス（メモリＡ）が位置４７ａに置かれ、プログ
ラム番号（２）がロード待ち行列３１の位置４９ａに置
かれる。次にストア命令１が実行され発生されたそのア
ドレス（Ａ）がロード待ち行列３１の位置４７にあるア
ドレスと比較される。ストア・アドレスが位置４７ａに
あるアドレスと等しいことが判るであろう。本発明は次
に比較器４１および４３を用いてストア命令２のプログ
ラム番号がロード待ち行列３１の位置４９ａにあるプロ
グラム番号よりも小であるか否かを調べる。この例にお
いてはストア命令のプログラム番号１がロード待ち行列
にあるプログラム番号２よりも小さいので、コンフリク
トが存在する。つまり、ストア命令はロード命令の前に
実行されているべきなのである。これらの命令はもとの
順序に効果的に再配列されて再実行されねばならない。
この再実行は種々の方法の１つ、例えば命令のすべてを
もとの順序に実際に戻して命令のすべてを再実行するこ
とにより具現化されうる。もう一つの方法は不適正な不
正順序のロード命令を早期に過ぎる時期に実行されたも
のとしてマークし、一方でストア命令を完了させて結果
をメモリに置くことを許容しつつ、不正であるとマーク
されたロード命令のみを再実行する方法である。ストア
命令は実行を許容されておりまた再実行されるロード命
令に先行することになるので、これは再実行される必要
はない。ロード命令のマーキングはフラグ・ビットを２
進の１または０にセットする事により実施されうる。こ
のようにしてロード命令のマーキングは処理システムに
より割り込みとして受け取られ、この割り込みが命令キ
ャッシュ装置から不正なロード命令を再フェッチさせこ
れを再実行させる。

【００２９】上述の例を引き続き説明すると、レジスタ
Ｒ５およびＲ６からデータをレジスタＲ７に置く加算命
令３が次に実行されレジスタＲ７からメモリ・アドレス
Ａにデータがストアされる。この点において本発明は再
びストア命令のアドレスをロード待ち行列３１の位置４
７ａにあるロード命令のアドレスと比較する。これらの
アドレスは互いに等しく（メモリ・アドレスＡ）、ここ
でストア命令４のプログラム番号がロード待ち行列３１
の位置４７ａにあるロード命令２のプログラム番号と比
較される。この場合、ストア命令４のプログラム番号は
ロード待ち行列３１の位置４７ａにあるロード命令２の
プログラム番号より大であるから、ストア命令はロード
命令の後に適正に実行されたことになる。処理システム
はその後通常の実行動作を続ける。

【００３０】通常のシステムの如何なるものも、実行の
後かつその結果がシステムに与えられなければならなく
なる時点の前に許容できない不正順序の命令を検知でき
るものはないことが判るであろう。命令の結果がアーキ
テクチュアに委託される前に（命令実行の後であって
も）不正順序状態を検知することはプロセッサの性能を
大いに強化するものであることが判る。

【００３１】本発明の特定の好適な実施例が図示され説
明されたが、本発明の精神を逸脱することなく種々の修
正または変更をこの実施例に加えることができることは
勿論である。

【００３２】

【発明の効果】【図面の簡単な説明】

【図１】本発明で使用されるロード命令及びストア命令
の不正順序実行可能なシステムの諸要素を示すブロック
図。

【図２】ロード／ストア装置により用いられるキャッシ
ュに接続された本発明のロード／ストア待ち行列を含む
ブロック図。

【図３】本発明のロード待ち行列及び許容できない不正
順序状態を調べるためどのようにしてストア命令がロー
ド命令と比較されるかを示す図。

【図４】不正順序のロードとストアのコンフリクトを検
知するために本発明が利用する一連の事象を示すフロー
チャート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者チンーチェン・カウアメリカ合衆国テキサス州、オースチン、ホイッスルストップ・コーブ 6000番地

Claims

【特許請求の範囲】

【請求項１】順序をなす命令シーケンスを実行するデー
タ処理システムにおいて、第１の順序をなす命令シーケンスを第２の順序に再配列
するための手段と、上記命令の実行の後、何らかのコンフリクトが存在する
か否かを調べるため上記第２の順序の命令を上記第１の
順序の命令と比較するための手段と、より成るデータ処理システム。
【請求項２】上記比較するための手段は、第１の形式の命令の実行後、該命令に関する情報をスト
アするための手段と、上記第１の形式の命令の実行時に第２の形式の命令に関
する情報を与えるための手段と、を含んで成る請求項１記載のデータ処理システム。
【請求項３】上記第１の命令および上記第２の命令は特
定の順序で実行されることを要するものであることを特
徴とする請求項１記載のデータ処理システム。
【請求項４】上記情報はメモリ・アドレスおよびプログ
ラム番号である請求項２記載のデータ処理システム。
【請求項５】上記比較するための手段は、上記第１の形式の命令のアドレスおよび上記第２の形式
の命令のアドレスを比較するための手段と、上記第１の形式の命令のプログラム番号および上記第２
の形式の命令のプログラム番号を比較するための手段
と、を更に含んで成る請求項４記載のデータ処理システム。
【請求項６】上記比較するための手段は、上記第１の形式の命令のアドレスおよび上記第２の形式
の命令のアドレスが互いに等しく、かつ上記第２の形
式の命令のプログラム番号が上記第１の形式の命令のプ
ログラム番号よりも小さいとき上記第１の形式の命令の
１つが不正順序で実行されたものと決定するための手段
を、更に含んで成る請求項５記載のデータ処理システム。
【請求項７】上記第１の形式の命令の１つが不正順序で
実行されたことを指示するための手段と、上記不正順序
で実行された上記第１の形式の命令を上記第２の形式の
命令に関し異なる順序で再実行するための手段と、を更に含んで成る請求項６記載のデータ処理システム。
【請求項８】上記第１の形式の命令はロード命令であ
り、上記第２の形式の命令はストア命令である請求項７
記載のデータ処理システム。