JP2003029967A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- 238000010586 diagram Methods 0.000 description 34
- 230000002093 peripheral effect Effects 0.000 description 9
- 239000013256 coordination polymer Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 マイクロプロセッサにおいて、ハードウェア
でアクセスの順序を保障すること。 【解決手段】 シリアル・アドレス・レジスタ８１に、
アクセス順序を保障する必要のあるアドレスを格納す
る。ＣＰＵ２から供給されたアドレスと、シリアル・ア
ドレス・レジスタ８１に格納されているアドレスとを、
シリアル・アドレス比較器８２により比較する。比較の
結果、アドレス一致の場合には、先行するアクセス要求
がバス・コントロール部５に受け付けられて動作を完了
するまで、後続のアクセス要求を待機させる。先行する
アクセス要求が完了した後、後続のアクセス要求を実行
する。
でアクセスの順序を保障すること。 【解決手段】 シリアル・アドレス・レジスタ８１に、
アクセス順序を保障する必要のあるアドレスを格納す
る。ＣＰＵ２から供給されたアドレスと、シリアル・ア
ドレス・レジスタ８１に格納されているアドレスとを、
シリアル・アドレス比較器８２により比較する。比較の
結果、アドレス一致の場合には、先行するアクセス要求
がバス・コントロール部５に受け付けられて動作を完了
するまで、後続のアクセス要求を待機させる。先行する
アクセス要求が完了した後、後続のアクセス要求を実行
する。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムのリー
ドおよびライトの順序を入れ替えて実行するマイクロプ
ロセッサに関する。
ドおよびライトの順序を入れ替えて実行するマイクロプ
ロセッサに関する。
【０００２】画像処理プロセッサなどの、プログラムの
リードおよびライトの順序を入れ替えて実行するマイク
ロプロセッサでは、ＣＰＵが主記憶装置または周辺シス
テムに対してプログラムの順序通りに発行したリード命
令およびライト命令を、処理性能を上げるために順序を
入れ替えて実行することがある。このようなマイクロプ
ロセッサでは、ＣＰＵが、周辺システムのコントロール
・レジスタなどの中でアクセスの順番により意味が変わ
るレジスタにアクセスする場合には、アクセス順序を保
障する必要がある。
リードおよびライトの順序を入れ替えて実行するマイク
ロプロセッサでは、ＣＰＵが主記憶装置または周辺シス
テムに対してプログラムの順序通りに発行したリード命
令およびライト命令を、処理性能を上げるために順序を
入れ替えて実行することがある。このようなマイクロプ
ロセッサでは、ＣＰＵが、周辺システムのコントロール
・レジスタなどの中でアクセスの順番により意味が変わ
るレジスタにアクセスする場合には、アクセス順序を保
障する必要がある。
【０００３】
【従来の技術】一般に、ＣＰＵは、主記憶装置（メイン
・メモリ）に格納されているマシン命令やデータにアク
セスして処理（演算）をおこなう。しかし、主記憶装置
の動作速度はＣＰＵに比べて著しく低速であるため、主
記憶装置に対するリードやライトには処理時間がかか
る。そこで、ＣＰＵと主記憶装置との間に、主記憶装置
よりも高速に動作するキャッシュ・メモリを設け、その
キャッシュ・メモリに命令やデータを一時的に格納する
ことにより、主記憶装置へのアクセスを減らし、リード
やライトに要する処理時間の短縮を図っている。
・メモリ）に格納されているマシン命令やデータにアク
セスして処理（演算）をおこなう。しかし、主記憶装置
の動作速度はＣＰＵに比べて著しく低速であるため、主
記憶装置に対するリードやライトには処理時間がかか
る。そこで、ＣＰＵと主記憶装置との間に、主記憶装置
よりも高速に動作するキャッシュ・メモリを設け、その
キャッシュ・メモリに命令やデータを一時的に格納する
ことにより、主記憶装置へのアクセスを減らし、リード
やライトに要する処理時間の短縮を図っている。
【０００４】図６は、ＣＰＵが主記憶装置にデータを書
き込む際のデータの流れを模式的に示す概略図である。
マイクロプロセッサ１はＣＰＵ２およびキャッシュ・シ
ステム３を有している。ＣＰＵ２は、キャッシュ・シス
テム３にライト・データおよびライト・アドレス・デー
タ（以下、アドレス・データを単にアドレスとする）を
出力する。ライト・データおよびライト・アドレスはバ
ス・コントロール部（ＢＵＳＣ）５を介して主記憶装置
６に送られ、そこに書き込まれる。このデータの流れは
図６において黒矢印で示されている。
き込む際のデータの流れを模式的に示す概略図である。
マイクロプロセッサ１はＣＰＵ２およびキャッシュ・シ
ステム３を有している。ＣＰＵ２は、キャッシュ・シス
テム３にライト・データおよびライト・アドレス・デー
タ（以下、アドレス・データを単にアドレスとする）を
出力する。ライト・データおよびライト・アドレスはバ
ス・コントロール部（ＢＵＳＣ）５を介して主記憶装置
６に送られ、そこに書き込まれる。このデータの流れは
図６において黒矢印で示されている。
【０００５】図７は、ＣＰＵが主記憶装置からデータを
読み出す際のデータの流れを模式的に示す概略図であ
る。ＣＰＵ２は、キャッシュ・システム３に読み出し対
象データのアドレス、すなわちリード・アドレスを出力
する。リード・アドレスはバス・コントロール部５を介
して主記憶装置６に送られる。主記憶装置６では、リー
ド・アドレスに対応するデータが読み出される。その読
み出されたデータはバス・コントロール部５およびキャ
ッシュ・システム３を介してＣＰＵ２に送られる。この
データの流れは図７において黒矢印で示されている。
読み出す際のデータの流れを模式的に示す概略図であ
る。ＣＰＵ２は、キャッシュ・システム３に読み出し対
象データのアドレス、すなわちリード・アドレスを出力
する。リード・アドレスはバス・コントロール部５を介
して主記憶装置６に送られる。主記憶装置６では、リー
ド・アドレスに対応するデータが読み出される。その読
み出されたデータはバス・コントロール部５およびキャ
ッシュ・システム３を介してＣＰＵ２に送られる。この
データの流れは図７において黒矢印で示されている。
【０００６】図８は、ＣＰＵが周辺システムにデータを
書き込む際のデータの流れを模式的に示す概略図であ
る。ＣＰＵ２は、キャッシュ・システム３にライト・デ
ータおよびライト・アドレスを出力する。ライト・デー
タおよびライト・アドレスはバス・コントロール部５を
介して周辺システム７に送られ、そこのコントロール・
レジスタ等に書き込まれる。このデータの流れは図８に
おいて黒矢印で示されている。
書き込む際のデータの流れを模式的に示す概略図であ
る。ＣＰＵ２は、キャッシュ・システム３にライト・デ
ータおよびライト・アドレスを出力する。ライト・デー
タおよびライト・アドレスはバス・コントロール部５を
介して周辺システム７に送られ、そこのコントロール・
レジスタ等に書き込まれる。このデータの流れは図８に
おいて黒矢印で示されている。
【０００７】図９は、ＣＰＵが周辺システムのレジスタ
等からデータを読み出す際のデータの流れを模式的に示
す概略図である。ＣＰＵ２は、キャッシュ・システム３
にリード・アドレスを出力する。リード・アドレスはバ
ス・コントロール部５を介して周辺システム７に送られ
る。周辺システム７では、リード・アドレスに対応する
データが読み出される。その読み出されたデータはバス
・コントロール部５およびキャッシュ・システム３を介
してＣＰＵ２に送られる。このデータの流れは図９にお
いて黒矢印で示されている。
等からデータを読み出す際のデータの流れを模式的に示
す概略図である。ＣＰＵ２は、キャッシュ・システム３
にリード・アドレスを出力する。リード・アドレスはバ
ス・コントロール部５を介して周辺システム７に送られ
る。周辺システム７では、リード・アドレスに対応する
データが読み出される。その読み出されたデータはバス
・コントロール部５およびキャッシュ・システム３を介
してＣＰＵ２に送られる。このデータの流れは図９にお
いて黒矢印で示されている。
【０００８】図１０は、従来のマイクロプロセッサのキ
ャッシュ・システムの構成を詳細に示すブロック図であ
る。図１０に示すように、キャッシュ・システム３は、
キャッシュ・ブロックの識別アドレスを保持するタグＲ
ＡＭ３１、およびデータを保持するキャッシュＲＡＭ３
２を有する。
ャッシュ・システムの構成を詳細に示すブロック図であ
る。図１０に示すように、キャッシュ・システム３は、
キャッシュ・ブロックの識別アドレスを保持するタグＲ
ＡＭ３１、およびデータを保持するキャッシュＲＡＭ３
２を有する。
【０００９】また、キャッシュ・システム３は、アドレ
スを保持するレジスタとして、ウェイト・アドレス・レ
ジスタ（ＷＡＲ）３３、リード・アドレス・レジスタ
（ＲＡＲ）３４、キャッシュ・ライト・バッファ・アド
レス（ＣＷＢＡ）３５およびストア・バッファ・アドレ
ス（ＳＴＢＡ）３６を有する。また、キャッシュ・シス
テム３は、データを保持するレジスタとしてウェイト・
データ・レジスタ（ＷＤＲ）３７、キャッシュ・ライト
・バッファ（ＣＷＢ）３８およびストア・バッファ（Ｓ
ＴＢ）３９を有する。また、キャッシュ・システム３
は、５個のセレクタ４１，４３，４４，４５，４６およ
びタグ・アドレス比較器４２を有する。また、キャッシ
ュ・システム３は、キャッシュ・システム３の制御をお
こなう図示しないキャッシュ制御部を有する。
スを保持するレジスタとして、ウェイト・アドレス・レ
ジスタ（ＷＡＲ）３３、リード・アドレス・レジスタ
（ＲＡＲ）３４、キャッシュ・ライト・バッファ・アド
レス（ＣＷＢＡ）３５およびストア・バッファ・アドレ
ス（ＳＴＢＡ）３６を有する。また、キャッシュ・シス
テム３は、データを保持するレジスタとしてウェイト・
データ・レジスタ（ＷＤＲ）３７、キャッシュ・ライト
・バッファ（ＣＷＢ）３８およびストア・バッファ（Ｓ
ＴＢ）３９を有する。また、キャッシュ・システム３
は、５個のセレクタ４１，４３，４４，４５，４６およ
びタグ・アドレス比較器４２を有する。また、キャッシ
ュ・システム３は、キャッシュ・システム３の制御をお
こなう図示しないキャッシュ制御部を有する。
【００１０】図１０に示すマイクロプロセッサの動作に
ついて説明する。図１１は、図１０に示すマイクロプロ
セッサにおいてリード・アクセスがキャッシュ・ヒット
したときのアドレスおよびリード・データの流れを示す
図である。図１１においては、アドレスおよびデータの
経路を太線で示す（図１２〜図２２および図２〜図５に
おいても同じ）。ＣＰＵ２はセレクタ４１を介してタグ
ＲＡＭ３１およびキャッシュＲＡＭ３２にリード・アド
レスを供給する。タグ・アドレス比較器４２はタグ・ア
ドレスとリード・アドレスとを比較する。比較の結果、
それらが一致していれば（キャッシュ・ヒット）、ＣＰ
Ｕ２は、セレクタ４５，４６を介してキャッシュＲＡＭ
３２の、アドレスが一致していたウェイから読み出され
たデータを受け取る。また、キャッシュ・ヒット信号が
アサートされる。
ついて説明する。図１１は、図１０に示すマイクロプロ
セッサにおいてリード・アクセスがキャッシュ・ヒット
したときのアドレスおよびリード・データの流れを示す
図である。図１１においては、アドレスおよびデータの
経路を太線で示す（図１２〜図２２および図２〜図５に
おいても同じ）。ＣＰＵ２はセレクタ４１を介してタグ
ＲＡＭ３１およびキャッシュＲＡＭ３２にリード・アド
レスを供給する。タグ・アドレス比較器４２はタグ・ア
ドレスとリード・アドレスとを比較する。比較の結果、
それらが一致していれば（キャッシュ・ヒット）、ＣＰ
Ｕ２は、セレクタ４５，４６を介してキャッシュＲＡＭ
３２の、アドレスが一致していたウェイから読み出され
たデータを受け取る。また、キャッシュ・ヒット信号が
アサートされる。
【００１１】図１２は、図１０に示すマイクロプロセッ
サにおいてリード・アクセスがキャッシュ・ミスしたと
きのアドレスおよびリード・データの流れを示す図であ
る。ＣＰＵ２はセレクタ４１を介してタグＲＡＭ３１に
リード・アドレスを供給する。タグ・アドレス比較器４
２はタグ・アドレスとリード・アドレスとを比較する。
比較の結果、それらが一致していなければ（キャッシュ
・ミス）、リード・アドレスはリード・アドレス・レジ
スタ３４に格納される。格納されたリード・アドレス
は、バス・コントロール部５に受け付けられるまで、リ
ード要求とともにバス・コントロール部５に出力され
る。
サにおいてリード・アクセスがキャッシュ・ミスしたと
きのアドレスおよびリード・データの流れを示す図であ
る。ＣＰＵ２はセレクタ４１を介してタグＲＡＭ３１に
リード・アドレスを供給する。タグ・アドレス比較器４
２はタグ・アドレスとリード・アドレスとを比較する。
比較の結果、それらが一致していなければ（キャッシュ
・ミス）、リード・アドレスはリード・アドレス・レジ
スタ３４に格納される。格納されたリード・アドレス
は、バス・コントロール部５に受け付けられるまで、リ
ード要求とともにバス・コントロール部５に出力され
る。
【００１２】バス・コントロール部５がリード要求とア
ドレスを受け付けた結果、バス・コントロール部５から
リード・データが供給されたら、そのリード・データは
セレクタ４６を介してＣＰＵ２に送られるとともに、セ
レクタ４４を介してキャッシュＲＡＭ３２にデータが格
納される。キャッシュ・ヒット信号はネゲートされる。
厳密にいえばキャッシュＲＡＭ３２にもＣＰＵ２からリ
ード・アドレスが供給されるが、ここではキャッシュ・
ミスの場合であるので、図１２ではセレクタ４１とキャ
ッシュＲＡＭ３２との間を、アドレスの供給経路を示す
太線ではなく、細線で示した（図２０においても同
じ）。
ドレスを受け付けた結果、バス・コントロール部５から
リード・データが供給されたら、そのリード・データは
セレクタ４６を介してＣＰＵ２に送られるとともに、セ
レクタ４４を介してキャッシュＲＡＭ３２にデータが格
納される。キャッシュ・ヒット信号はネゲートされる。
厳密にいえばキャッシュＲＡＭ３２にもＣＰＵ２からリ
ード・アドレスが供給されるが、ここではキャッシュ・
ミスの場合であるので、図１２ではセレクタ４１とキャ
ッシュＲＡＭ３２との間を、アドレスの供給経路を示す
太線ではなく、細線で示した（図２０においても同
じ）。
【００１３】図１３は、図１０に示すマイクロプロセッ
サにおいてライト・アクセスがキャッシュ・ヒットした
ときのアドレスおよびデータの流れを示す図である。Ｃ
ＰＵ２はセレクタ４１を介してタグＲＡＭ３１およびキ
ャッシュＲＡＭ３２にライト・アドレスを供給する。タ
グ・アドレス比較器４２はタグ・アドレスとライト・ア
ドレスとを比較する。比較の結果、それらが一致してい
れば（キャッシュ・ヒット）、ライト・アドレスはキャ
ッシュ・ライト・バッファ・アドレス３５およびストア
・バッファ・アドレス３６に格納される。
サにおいてライト・アクセスがキャッシュ・ヒットした
ときのアドレスおよびデータの流れを示す図である。Ｃ
ＰＵ２はセレクタ４１を介してタグＲＡＭ３１およびキ
ャッシュＲＡＭ３２にライト・アドレスを供給する。タ
グ・アドレス比較器４２はタグ・アドレスとライト・ア
ドレスとを比較する。比較の結果、それらが一致してい
れば（キャッシュ・ヒット）、ライト・アドレスはキャ
ッシュ・ライト・バッファ・アドレス３５およびストア
・バッファ・アドレス３６に格納される。
【００１４】また、ライト・データはセレクタ４３を介
してキャッシュ・ライト・バッファ３８およびストア・
バッファ３９に格納される。ストア・バッファ・アドレ
ス３６に格納されたライト・アドレスおよびストア・バ
ッファ３９に格納されたライト・データはライト要求と
ともにバス・コントロール部５に供給される。一方、キ
ャッシュ・ライト・バッファ・アドレス３５に格納され
たライト・アドレスはタグＲＡＭ３１およびキャッシュ
ＲＡＭ３２に供給される。キャッシュＲＡＭ３２の、そ
のライト・アドレスに対応する領域に、キャッシュ・ラ
イト・バッファ３８に格納されたライト・データが書き
込まれる。また、キャッシュ・ヒット信号がアサートさ
れる。
してキャッシュ・ライト・バッファ３８およびストア・
バッファ３９に格納される。ストア・バッファ・アドレ
ス３６に格納されたライト・アドレスおよびストア・バ
ッファ３９に格納されたライト・データはライト要求と
ともにバス・コントロール部５に供給される。一方、キ
ャッシュ・ライト・バッファ・アドレス３５に格納され
たライト・アドレスはタグＲＡＭ３１およびキャッシュ
ＲＡＭ３２に供給される。キャッシュＲＡＭ３２の、そ
のライト・アドレスに対応する領域に、キャッシュ・ラ
イト・バッファ３８に格納されたライト・データが書き
込まれる。また、キャッシュ・ヒット信号がアサートさ
れる。
【００１５】図１４は、図１０に示すマイクロプロセッ
サにおいてライト・アクセスがキャッシュ・ミスしたと
きのアドレスおよびデータの流れを示す図である。ＣＰ
Ｕ２はセレクタ４１を介してタグＲＡＭ３１にライト・
アドレスを供給する。タグ・アドレス比較器４２はタグ
・アドレスとライト・アドレスとを比較する。比較の結
果、それらが一致していなければ（キャッシュ・ミ
ス）、ライト・アドレスはストア・バッファ・アドレス
３６に格納され、一方、ライト・データはセレクタ４３
を介してストア・バッファ３９に格納される。
サにおいてライト・アクセスがキャッシュ・ミスしたと
きのアドレスおよびデータの流れを示す図である。ＣＰ
Ｕ２はセレクタ４１を介してタグＲＡＭ３１にライト・
アドレスを供給する。タグ・アドレス比較器４２はタグ
・アドレスとライト・アドレスとを比較する。比較の結
果、それらが一致していなければ（キャッシュ・ミ
ス）、ライト・アドレスはストア・バッファ・アドレス
３６に格納され、一方、ライト・データはセレクタ４３
を介してストア・バッファ３９に格納される。
【００１６】そして、バス・コントロール部５が受け付
けるまで、バス・コントロール部５にライト要求とライ
ト・アドレスとライト・データが出力される。キャッシ
ュ・ヒット信号はネゲートされる。厳密にいえばキャッ
シュＲＡＭ３２にもＣＰＵ２からライト・アドレスが供
給されるが、ここではキャッシュ・ミスの場合であるの
で、図１４ではセレクタ４１とキャッシュＲＡＭ３２と
の間を細線で示した（図２、図１５および図１９におい
ても同じ）。
けるまで、バス・コントロール部５にライト要求とライ
ト・アドレスとライト・データが出力される。キャッシ
ュ・ヒット信号はネゲートされる。厳密にいえばキャッ
シュＲＡＭ３２にもＣＰＵ２からライト・アドレスが供
給されるが、ここではキャッシュ・ミスの場合であるの
で、図１４ではセレクタ４１とキャッシュＲＡＭ３２と
の間を細線で示した（図２、図１５および図１９におい
ても同じ）。
【００１７】つぎに、図１０に示すマイクロプロセッサ
においてライト・アクセスにつづいてリード・アクセス
が起こり、かつライトとリードとの間にアドレス依存が
ある場合の動作について説明する。図１５〜図１８は、
この場合のアドレスおよびデータの流れを順に示す図で
ある。ＣＰＵ２はキャッシュ・システム３に対してライ
ト要求をおこない、タグＲＡＭ３１にライト・アドレス
を出力する。タグ・アドレス比較器４２でタグ・アドレ
スとライト・アドレスを比較した結果、キャッシュ・ミ
スであれば、ストア・バッファ・アドレス３６およびス
トア・バッファ３９にそれぞれライト・アドレスおよび
ライト・データが格納される。そして、バス・コントロ
ール部５にライト要求が出力される（図１５参照）。
においてライト・アクセスにつづいてリード・アクセス
が起こり、かつライトとリードとの間にアドレス依存が
ある場合の動作について説明する。図１５〜図１８は、
この場合のアドレスおよびデータの流れを順に示す図で
ある。ＣＰＵ２はキャッシュ・システム３に対してライ
ト要求をおこない、タグＲＡＭ３１にライト・アドレス
を出力する。タグ・アドレス比較器４２でタグ・アドレ
スとライト・アドレスを比較した結果、キャッシュ・ミ
スであれば、ストア・バッファ・アドレス３６およびス
トア・バッファ３９にそれぞれライト・アドレスおよび
ライト・データが格納される。そして、バス・コントロ
ール部５にライト要求が出力される（図１５参照）。
【００１８】つづいて、ＣＰＵ２はキャッシュ・システ
ム３に対してリード要求をおこなう。このリード要求に
よって、リード・アドレスは、ストア・バッファ・アド
レス３６に格納されているアドレスと比較され、一致す
る場合にはウェイト・アドレス・レジスタ３３に格納さ
れる。そして、先行するライト要求がバス・コントロー
ル部５に受け付けられて動作を完了するまで、リード・
アドレスはウェイト・アドレス・レジスタ３３に保持さ
れる（図１６参照）。
ム３に対してリード要求をおこなう。このリード要求に
よって、リード・アドレスは、ストア・バッファ・アド
レス３６に格納されているアドレスと比較され、一致す
る場合にはウェイト・アドレス・レジスタ３３に格納さ
れる。そして、先行するライト要求がバス・コントロー
ル部５に受け付けられて動作を完了するまで、リード・
アドレスはウェイト・アドレス・レジスタ３３に保持さ
れる（図１６参照）。
【００１９】先行のライト要求が完了すると、再度後続
のリード要求が実行される。キャッシュ・ミスであれ
ば、リード・アドレスはリード・アドレス・レジスタ３
４に格納され、バス・コントロール部５へリード要求と
アドレスが出力される（図１７参照）。バス・コントロ
ール部５はリード要求を受け付けて、要求されたデータ
をキャッシュ・システム３に返す。その返されたデータ
はキャッシュ・システム３からＣＰＵ２に出力される
（図１８参照）。このように、ライト・アクセスとリー
ド・アクセスとの間にアドレス依存がある場合には、ラ
イト要求やリード要求の順序が入れ替わることはない。
のリード要求が実行される。キャッシュ・ミスであれ
ば、リード・アドレスはリード・アドレス・レジスタ３
４に格納され、バス・コントロール部５へリード要求と
アドレスが出力される（図１７参照）。バス・コントロ
ール部５はリード要求を受け付けて、要求されたデータ
をキャッシュ・システム３に返す。その返されたデータ
はキャッシュ・システム３からＣＰＵ２に出力される
（図１８参照）。このように、ライト・アクセスとリー
ド・アクセスとの間にアドレス依存がある場合には、ラ
イト要求やリード要求の順序が入れ替わることはない。
【００２０】つぎに、図１０に示すマイクロプロセッサ
においてライト・アクセスにつづいてリード・アクセス
が起こり、かつライトとリードとの間にアドレス依存が
ない場合の動作について説明する。図１９〜図２２は、
この場合のアドレスおよびデータの流れを順に示す図で
ある。ＣＰＵ２はキャッシュ・システム３に対してライ
ト要求をおこない、タグＲＡＭ３１にライト・アドレス
を出力する。タグ・アドレス比較器４２でタグ・アドレ
スとライト・アドレスを比較した結果、キャッシュ・ミ
スであれば、ストア・バッファ・アドレス３６およびス
トア・バッファ３９にそれぞれライト・アドレスおよび
ライト・データが格納される。そして、バス・コントロ
ール部５にライト要求が出力される（図１９参照）。
においてライト・アクセスにつづいてリード・アクセス
が起こり、かつライトとリードとの間にアドレス依存が
ない場合の動作について説明する。図１９〜図２２は、
この場合のアドレスおよびデータの流れを順に示す図で
ある。ＣＰＵ２はキャッシュ・システム３に対してライ
ト要求をおこない、タグＲＡＭ３１にライト・アドレス
を出力する。タグ・アドレス比較器４２でタグ・アドレ
スとライト・アドレスを比較した結果、キャッシュ・ミ
スであれば、ストア・バッファ・アドレス３６およびス
トア・バッファ３９にそれぞれライト・アドレスおよび
ライト・データが格納される。そして、バス・コントロ
ール部５にライト要求が出力される（図１９参照）。
【００２１】つづいて、ＣＰＵ２はキャッシュ・システ
ム３に対してリード要求をおこない、タグＲＡＭ３１に
リード・アドレスを供給する。タグ・アドレス比較器４
２でのアドレス比較の結果、キャッシュ・ミスであれ
ば、リード・アドレスはリード・アドレス・レジスタ３
４に格納される。そして、バス・コントロール部５が受
け付けるまで、バス・コントロール部５にリード要求と
アドレスが出力される（図２０参照）。
ム３に対してリード要求をおこない、タグＲＡＭ３１に
リード・アドレスを供給する。タグ・アドレス比較器４
２でのアドレス比較の結果、キャッシュ・ミスであれ
ば、リード・アドレスはリード・アドレス・レジスタ３
４に格納される。そして、バス・コントロール部５が受
け付けるまで、バス・コントロール部５にリード要求と
アドレスが出力される（図２０参照）。
【００２２】ここで先行のライト要求と後続のリード要
求との間にはアドレス依存がないので、ライト要求とリ
ード要求は同時にバス・コントロール部５に出力される
ことになる。通常、リード要求とライト要求とでは、Ｃ
ＰＵ２が演算に使用する可能性があるリード要求が優先
されるため、バス・コントロール部５はまずリード要求
を受け付ける。そして、バス・コントロール部５は、要
求されたデータをキャッシュ・システム３に返し、その
返されたデータはそのままＣＰＵ２に供給される（図２
１参照）。つづいて、バス・コントロール部５はライト
要求を受け付ける（図２２参照）。このように、ライト
・アクセスとリード・アクセスとの間にアドレス依存が
ない場合には、処理能力を上げるためにライト要求やリ
ード要求の順序が入れ替わることがある。
求との間にはアドレス依存がないので、ライト要求とリ
ード要求は同時にバス・コントロール部５に出力される
ことになる。通常、リード要求とライト要求とでは、Ｃ
ＰＵ２が演算に使用する可能性があるリード要求が優先
されるため、バス・コントロール部５はまずリード要求
を受け付ける。そして、バス・コントロール部５は、要
求されたデータをキャッシュ・システム３に返し、その
返されたデータはそのままＣＰＵ２に供給される（図２
１参照）。つづいて、バス・コントロール部５はライト
要求を受け付ける（図２２参照）。このように、ライト
・アクセスとリード・アクセスとの間にアドレス依存が
ない場合には、処理能力を上げるためにライト要求やリ
ード要求の順序が入れ替わることがある。
【００２３】
【発明が解決しようとする課題】上述したように、アド
レス依存のないアクセスに対しては、アクセス順序を保
障する必要はない。しかしながら、アドレス依存の有無
に関らず、アクセスの順番により意味が変わるレジスタ
にアクセスする場合には、アクセス順序を保障する必要
がある。たとえば、インテル社の８２５４互換のタイマ
ーに設けられているタイマー・コントロール・ワード・
レジスタ（ＴＣＴＲ）に対して書き込みをおこなった
後、まったく別のアドレスを持つタイマー・コントロー
ル・ステータス・レジスタ（ＴＣＳＲ０〜３）のデータ
を読み出すと、データが変わることがある。
レス依存のないアクセスに対しては、アクセス順序を保
障する必要はない。しかしながら、アドレス依存の有無
に関らず、アクセスの順番により意味が変わるレジスタ
にアクセスする場合には、アクセス順序を保障する必要
がある。たとえば、インテル社の８２５４互換のタイマ
ーに設けられているタイマー・コントロール・ワード・
レジスタ（ＴＣＴＲ）に対して書き込みをおこなった
後、まったく別のアドレスを持つタイマー・コントロー
ル・ステータス・レジスタ（ＴＣＳＲ０〜３）のデータ
を読み出すと、データが変わることがある。
【００２４】このタイマー・コントロール・ワード・レ
ジスタ（ＴＣＴＲ）は、ＳＣ（Select Counter）１およ
びＳＣ０の値が１１のときに、リード・バック・コマン
ドとなる。リード・バック・コマンドのときにタイマー
・コントロール・ステータス・レジスタ（ＴＣＳＲ０〜
３）の値を読み出すと、ステータス・ラッチされたカウ
ント値となる。それに対して、リード・バック・コマン
ドでないとき、すなわちＳＣ１およびＳＣ０の値が１１
ではないときにタイマー・コントロール・ステータス・
レジスタ（ＴＣＳＲ０〜３）の値を読み出すと、そのと
きのカウント値となる。
ジスタ（ＴＣＴＲ）は、ＳＣ（Select Counter）１およ
びＳＣ０の値が１１のときに、リード・バック・コマン
ドとなる。リード・バック・コマンドのときにタイマー
・コントロール・ステータス・レジスタ（ＴＣＳＲ０〜
３）の値を読み出すと、ステータス・ラッチされたカウ
ント値となる。それに対して、リード・バック・コマン
ドでないとき、すなわちＳＣ１およびＳＣ０の値が１１
ではないときにタイマー・コントロール・ステータス・
レジスタ（ＴＣＳＲ０〜３）の値を読み出すと、そのと
きのカウント値となる。
【００２５】したがって、このようなレジスタにアクセ
スするときは、アクセス順序を保障するため、たとえ
ば、図２３に示すように、タイマー・コントロール・ワ
ード・レジスタ（ＴＣＴＲ）へのアクセスと、タイマー
・コントロール・ステータス・レジスタ（ＴＣＳＲ０〜
３）へのアクセスとの間に、ｍｅｍｂａｒ命令のように
本命令以前に実行されたロード／ストア命令の完了を待
つような命令を挿入する必要がある。このような場合、
従来は、ソフトウェアによりアクセス順序を保障してい
る。しかしながら、コンパイラではこのようなコードを
出力することが困難であるため、人手によりアクセス順
序を保障するようなプログラムを記述する必要がある。
そのため、従来はプログラミング効率が悪いという問題
点があった。
スするときは、アクセス順序を保障するため、たとえ
ば、図２３に示すように、タイマー・コントロール・ワ
ード・レジスタ（ＴＣＴＲ）へのアクセスと、タイマー
・コントロール・ステータス・レジスタ（ＴＣＳＲ０〜
３）へのアクセスとの間に、ｍｅｍｂａｒ命令のように
本命令以前に実行されたロード／ストア命令の完了を待
つような命令を挿入する必要がある。このような場合、
従来は、ソフトウェアによりアクセス順序を保障してい
る。しかしながら、コンパイラではこのようなコードを
出力することが困難であるため、人手によりアクセス順
序を保障するようなプログラムを記述する必要がある。
そのため、従来はプログラミング効率が悪いという問題
点があった。
【００２６】本発明は、上記問題点に鑑みてなされたも
のであって、ハードウェアでアクセスの順序を保障する
ことができる構成のマイクロプロセッサを提供すること
を目的とする。
のであって、ハードウェアでアクセスの順序を保障する
ことができる構成のマイクロプロセッサを提供すること
を目的とする。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、アクセス順序を保障する必要のあるアド
レスを保持するレジスタ、およびこのレジスタに保持さ
れている、アクセス順序を保障する必要のあるアドレス
と、ＣＰＵからのアクセス要求のアドレスとを比較する
アドレス比較器を設け、ＣＰＵから供給されたアドレス
と、前記レジスタに格納されているアドレスとを比較し
て、それらが一致していれば、先行するアクセス要求を
先に実行し、それが完了した後に後続のアクセス要求を
実行することを特徴とする。
め、本発明は、アクセス順序を保障する必要のあるアド
レスを保持するレジスタ、およびこのレジスタに保持さ
れている、アクセス順序を保障する必要のあるアドレス
と、ＣＰＵからのアクセス要求のアドレスとを比較する
アドレス比較器を設け、ＣＰＵから供給されたアドレス
と、前記レジスタに格納されているアドレスとを比較し
て、それらが一致していれば、先行するアクセス要求を
先に実行し、それが完了した後に後続のアクセス要求を
実行することを特徴とする。
【００２８】この発明によれば、ＣＰＵから供給された
アドレスと、アクセス順序を保障する必要のあるアドレ
スとを比較して、それらが一致していれば、先行するア
クセス要求を先に実行し、それが完了した後に後続のア
クセス要求を実行するため、アクセス順序を保障する必
要のあるアクセス要求に対して、アクセス順序を保障す
ることができる。
アドレスと、アクセス順序を保障する必要のあるアドレ
スとを比較して、それらが一致していれば、先行するア
クセス要求を先に実行し、それが完了した後に後続のア
クセス要求を実行するため、アクセス順序を保障する必
要のあるアクセス要求に対して、アクセス順序を保障す
ることができる。
【００２９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかるマイクロプロセッサのキャッシュ・システムの
構成例を示すブロック図である。図１に示すように、キ
ャッシュ・システム８はシリアル・アドレス・レジスタ
（ＳＡＲ）８１およびシリアル・アドレス比較器８２を
有する。
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかるマイクロプロセッサのキャッシュ・システムの
構成例を示すブロック図である。図１に示すように、キ
ャッシュ・システム８はシリアル・アドレス・レジスタ
（ＳＡＲ）８１およびシリアル・アドレス比較器８２を
有する。
【００３０】また、キャッシュ・システム８は、タグＲ
ＡＭ３１、キャッシュＲＡＭ３２、ウェイト・アドレス
・レジスタ（ＷＡＲ）３３、リード・アドレス・レジス
タ（ＲＡＲ）３４、キャッシュ・ライト・バッファ・ア
ドレス（ＣＷＢＡ）３５、ストア・バッファ・アドレス
（ＳＴＢＡ）３６、ウェイト・データ・レジスタ（ＷＤ
Ｒ）３７、キャッシュ・ライト・バッファ（ＣＷＢ）３
８およびストア・バッファ（ＳＴＢ）３９を有する。ま
た、キャッシュ・システム８は、５個のセレクタ４１，
４３，４４，４５，４６およびタグ・アドレス比較器４
２を有する。また、キャッシュ・システム８は、キャッ
シュ・システム８の制御をおこなう図示しないキャッシ
ュ制御部を有する。
ＡＭ３１、キャッシュＲＡＭ３２、ウェイト・アドレス
・レジスタ（ＷＡＲ）３３、リード・アドレス・レジス
タ（ＲＡＲ）３４、キャッシュ・ライト・バッファ・ア
ドレス（ＣＷＢＡ）３５、ストア・バッファ・アドレス
（ＳＴＢＡ）３６、ウェイト・データ・レジスタ（ＷＤ
Ｒ）３７、キャッシュ・ライト・バッファ（ＣＷＢ）３
８およびストア・バッファ（ＳＴＢ）３９を有する。ま
た、キャッシュ・システム８は、５個のセレクタ４１，
４３，４４，４５，４６およびタグ・アドレス比較器４
２を有する。また、キャッシュ・システム８は、キャッ
シュ・システム８の制御をおこなう図示しないキャッシ
ュ制御部を有する。
【００３１】シリアル・アドレス・レジスタ８１は、ア
クセス順序を保障する必要のあるアドレスを保持するた
めのレジスタである。たとえばＣＰＵ２が、アクセス順
序を保障する必要のあるアドレスの値をシリアル・アド
レス・レジスタ８１にデータとして書き込むことによ
り、シリアル・アドレス・レジスタ８１にアドレスが格
納される。
クセス順序を保障する必要のあるアドレスを保持するた
めのレジスタである。たとえばＣＰＵ２が、アクセス順
序を保障する必要のあるアドレスの値をシリアル・アド
レス・レジスタ８１にデータとして書き込むことによ
り、シリアル・アドレス・レジスタ８１にアドレスが格
納される。
【００３２】シリアル・アドレス比較器８２は、後述す
るセレクタ４１で選択されたアドレスと、シリアル・ア
ドレス・レジスタ８１に保持されているアドレスとの比
較をおこなう。その比較の結果、アドレス一致の場合に
は、図示しないキャッシュ制御部に供給されるシリアラ
イズ・ヒット信号がアサートされる。シリアライズ・ヒ
ット信号がアサートされると、図示しないキャッシュ制
御部は、アクセス順序が保障されるような制御をおこな
う。シリアル・アドレス比較器８２でのアドレス比較の
結果が不一致の場合には、シリアライズ・ヒット信号が
ネゲートされる。この場合には、アクセス順序は保障さ
れない。
るセレクタ４１で選択されたアドレスと、シリアル・ア
ドレス・レジスタ８１に保持されているアドレスとの比
較をおこなう。その比較の結果、アドレス一致の場合に
は、図示しないキャッシュ制御部に供給されるシリアラ
イズ・ヒット信号がアサートされる。シリアライズ・ヒ
ット信号がアサートされると、図示しないキャッシュ制
御部は、アクセス順序が保障されるような制御をおこな
う。シリアル・アドレス比較器８２でのアドレス比較の
結果が不一致の場合には、シリアライズ・ヒット信号が
ネゲートされる。この場合には、アクセス順序は保障さ
れない。
【００３３】ウェイト・アドレス・レジスタ３３は、何
らかの要因で実行を待たされるときにアドレスを保持す
るレジスタである。リード・アドレス・レジスタ３４
は、バス・コントロール部５へのリード・アドレスを保
持するレジスタである。キャッシュ・ライト・バッファ
・アドレス３５は、キャッシュ・システム８へのライト
・アドレスを保持するレジスタである。
らかの要因で実行を待たされるときにアドレスを保持す
るレジスタである。リード・アドレス・レジスタ３４
は、バス・コントロール部５へのリード・アドレスを保
持するレジスタである。キャッシュ・ライト・バッファ
・アドレス３５は、キャッシュ・システム８へのライト
・アドレスを保持するレジスタである。
【００３４】ストア・バッファ・アドレス３６は、バス
・コントロール部５へのライト・アドレスを保持するレ
ジスタである。ウェイト・データ・レジスタ３７は、何
らかの要因で実行を待たされるときにデータを保持する
レジスタである。キャッシュ・ライト・バッファ３８
は、キャッシュ・システム８へのライト・データを保持
するレジスタである。ストア・バッファ３９は、バス・
コントロール部５へのライト・データを保持するレジス
タである。
・コントロール部５へのライト・アドレスを保持するレ
ジスタである。ウェイト・データ・レジスタ３７は、何
らかの要因で実行を待たされるときにデータを保持する
レジスタである。キャッシュ・ライト・バッファ３８
は、キャッシュ・システム８へのライト・データを保持
するレジスタである。ストア・バッファ３９は、バス・
コントロール部５へのライト・データを保持するレジス
タである。
【００３５】第１のセレクタ４１は、ＣＰＵ２から供給
されたアドレス、ウェイト・アドレス・レジスタ３３に
保持されたアドレス、リード・アドレス・レジスタ３４
に保持されたアドレス、およびキャッシュ・ライト・バ
ッファ・アドレス３５に保持されたアドレスの中から一
つを選択する。セレクタ４１で選択されたアドレスは、
ウェイト・アドレス・レジスタ３３、リード・アドレス
・レジスタ３４、キャッシュ・ライト・バッファ・アド
レス３５またはストア・バッファ・アドレス３６に供給
されるとともに、タグＲＡＭ３１およびキャッシュＲＡ
Ｍ３２、並びにタグ・アドレス比較器４２に供給され
る。
されたアドレス、ウェイト・アドレス・レジスタ３３に
保持されたアドレス、リード・アドレス・レジスタ３４
に保持されたアドレス、およびキャッシュ・ライト・バ
ッファ・アドレス３５に保持されたアドレスの中から一
つを選択する。セレクタ４１で選択されたアドレスは、
ウェイト・アドレス・レジスタ３３、リード・アドレス
・レジスタ３４、キャッシュ・ライト・バッファ・アド
レス３５またはストア・バッファ・アドレス３６に供給
されるとともに、タグＲＡＭ３１およびキャッシュＲＡ
Ｍ３２、並びにタグ・アドレス比較器４２に供給され
る。
【００３６】タグ・アドレス比較器４２は、ウェイの数
だけ比較器を有し、各比較器はセレクタ４１で選択され
たアドレスと、各ウェイのタグＲＡＭ３１に保持されて
いるアドレスとの比較をおこなう。その比較の結果、ア
ドレス一致の場合には図示しないキャッシュ制御部に供
給されるキャッシュ・ヒット信号がアサートされる。ア
ドレスが不一致の場合にはキャッシュ・ヒット信号がネ
ゲートされる。
だけ比較器を有し、各比較器はセレクタ４１で選択され
たアドレスと、各ウェイのタグＲＡＭ３１に保持されて
いるアドレスとの比較をおこなう。その比較の結果、ア
ドレス一致の場合には図示しないキャッシュ制御部に供
給されるキャッシュ・ヒット信号がアサートされる。ア
ドレスが不一致の場合にはキャッシュ・ヒット信号がネ
ゲートされる。
【００３７】第２のセレクタ４３は、ＣＰＵ２から供給
されたデータ、およびウェイト・データ・レジスタ３７
に保持されたデータのうちのいずれか一方を選択する。
セレクタ４３で選択されたデータは、ウェイト・データ
・レジスタ３７、キャッシュ・ライト・バッファ３８ま
たはストア・バッファ３９に供給される。
されたデータ、およびウェイト・データ・レジスタ３７
に保持されたデータのうちのいずれか一方を選択する。
セレクタ４３で選択されたデータは、ウェイト・データ
・レジスタ３７、キャッシュ・ライト・バッファ３８ま
たはストア・バッファ３９に供給される。
【００３８】第３のセレクタ４４は、バス・コントロー
ル部５から供給されたリードデータ、およびキャッシュ
・ライト・バッファ３８に保持されたデータのうちのい
ずれか一方を選択する。このセレクタ４４で選択された
データはキャッシュＲＡＭ３２に供給される。
ル部５から供給されたリードデータ、およびキャッシュ
・ライト・バッファ３８に保持されたデータのうちのい
ずれか一方を選択する。このセレクタ４４で選択された
データはキャッシュＲＡＭ３２に供給される。
【００３９】第４のセレクタ４５は、タグ・アドレス比
較器４２の比較結果に基づいて、いずれかのウェイのキ
ャッシュＲＡＭ３２からの出力データを選択する。第５
のセレクタ４６は、第４のセレクタ４５で選択されたデ
ータ、およびバス・コントロール部５から供給されたリ
ードデータのいずれか一方を選択する。この第５のセレ
クタ４６で選択されたデータはＣＰＵ２に供給される。
較器４２の比較結果に基づいて、いずれかのウェイのキ
ャッシュＲＡＭ３２からの出力データを選択する。第５
のセレクタ４６は、第４のセレクタ４５で選択されたデ
ータ、およびバス・コントロール部５から供給されたリ
ードデータのいずれか一方を選択する。この第５のセレ
クタ４６で選択されたデータはＣＰＵ２に供給される。
【００４０】つぎに、図１に示すマイクロプロセッサに
おいてライト・アクセスにつづいてリード・アクセスが
起こり、かつライトとリードとの間にアドレス依存がな
い場合の動作について説明する。図２〜図５は、この場
合のアドレスおよびデータの流れを順に示す図である。
シリアル・アドレス・レジスタ８１には、アクセス順序
を保障する必要のあるアドレスがあらかじめ格納されて
いる。
おいてライト・アクセスにつづいてリード・アクセスが
起こり、かつライトとリードとの間にアドレス依存がな
い場合の動作について説明する。図２〜図５は、この場
合のアドレスおよびデータの流れを順に示す図である。
シリアル・アドレス・レジスタ８１には、アクセス順序
を保障する必要のあるアドレスがあらかじめ格納されて
いる。
【００４１】ＣＰＵ２はキャッシュ・システム８に対し
てライト要求をおこない、ライト・アドレスを出力す
る。このライト・アドレスは第１のセレクタ４１を介し
てタグＲＡＭ３１およびタグ・アドレス比較器４２に供
給される。タグ・アドレス比較器４２でタグ・アドレス
とライト・アドレスを比較した結果、キャッシュ・ミス
であれば、ライト・アドレスはストア・バッファ・アド
レス３６に格納される。また、ＣＰＵ２から供給された
ライト・データは、第２のセレクタ４３を介してストア
・バッファ３９に格納される。そして、バス・コントロ
ール部５にライト要求が出力される（図２参照）。
てライト要求をおこない、ライト・アドレスを出力す
る。このライト・アドレスは第１のセレクタ４１を介し
てタグＲＡＭ３１およびタグ・アドレス比較器４２に供
給される。タグ・アドレス比較器４２でタグ・アドレス
とライト・アドレスを比較した結果、キャッシュ・ミス
であれば、ライト・アドレスはストア・バッファ・アド
レス３６に格納される。また、ＣＰＵ２から供給された
ライト・データは、第２のセレクタ４３を介してストア
・バッファ３９に格納される。そして、バス・コントロ
ール部５にライト要求が出力される（図２参照）。
【００４２】つづいて、ＣＰＵ２はキャッシュ・システ
ム８に対してリード要求をおこない、リード・アドレス
を出力する。このリード・アドレスはシリアル・アドレ
ス比較器８２に供給される。シリアル・アドレス比較器
８２は、リード・アドレスとシリアル・アドレス・レジ
スタ８１に格納されているアドレスとを比較する。比較
の結果、アドレスが一致していれば、リード・アドレス
はウェイト・アドレス・レジスタ３３に格納される。そ
して、先行するライト要求がバス・コントロール部５に
受け付けられて動作を完了するまで、リード・アドレス
はウェイト・アドレス・レジスタ３３に保持される（図
３参照）。また、キャッシュ・システム８は、これ以後
のＣＰＵ２からの要求を受け付けない。
ム８に対してリード要求をおこない、リード・アドレス
を出力する。このリード・アドレスはシリアル・アドレ
ス比較器８２に供給される。シリアル・アドレス比較器
８２は、リード・アドレスとシリアル・アドレス・レジ
スタ８１に格納されているアドレスとを比較する。比較
の結果、アドレスが一致していれば、リード・アドレス
はウェイト・アドレス・レジスタ３３に格納される。そ
して、先行するライト要求がバス・コントロール部５に
受け付けられて動作を完了するまで、リード・アドレス
はウェイト・アドレス・レジスタ３３に保持される（図
３参照）。また、キャッシュ・システム８は、これ以後
のＣＰＵ２からの要求を受け付けない。
【００４３】先行のライト要求が完了すると、再度後続
のリード要求が実行される。タグ・アドレス比較器４２
でのアドレス比較の結果、キャッシュ・ミスであれば、
リード・アドレスはリード・アドレス・レジスタ３４に
格納される。そして、バス・コントロール部５にリード
要求とアドレスが出力される（図４参照）。バス・コン
トロール部５はリード要求を受け付けて、要求されたデ
ータをキャッシュ・システム８に返す。その返されたデ
ータはキャッシュ・システム８からＣＰＵ２に出力され
る（図５参照）。
のリード要求が実行される。タグ・アドレス比較器４２
でのアドレス比較の結果、キャッシュ・ミスであれば、
リード・アドレスはリード・アドレス・レジスタ３４に
格納される。そして、バス・コントロール部５にリード
要求とアドレスが出力される（図４参照）。バス・コン
トロール部５はリード要求を受け付けて、要求されたデ
ータをキャッシュ・システム８に返す。その返されたデ
ータはキャッシュ・システム８からＣＰＵ２に出力され
る（図５参照）。
【００４４】なお、ライト・アクセスでキャッシュ・ヒ
ットの場合、リード・アクセスでキャッシュ・ヒットの
場合、あるいはライトとリードとの間にアドレス依存が
ある場合については、従来同様であるため、説明を省略
する。
ットの場合、リード・アクセスでキャッシュ・ヒットの
場合、あるいはライトとリードとの間にアドレス依存が
ある場合については、従来同様であるため、説明を省略
する。
【００４５】上述した実施の形態によれば、シリアル・
アドレス・レジスタ８１およびシリアル・アドレス比較
器８２を有し、シリアル・アドレス・レジスタ８１に、
アクセス順序を保障する必要のあるアドレスを格納し、
ＣＰＵ２から供給されたアドレスと、シリアル・アドレ
ス・レジスタ８１に格納されているアドレスとを比較し
て、それらが一致していれば、先行するアクセス要求が
バス・コントロール部５に受け付けられて動作を完了す
るまで、後続のアクセス要求は待機する状態となるの
で、アクセス順序を保障する必要のあるアクセス要求に
対して、アクセス順序を保障することができる。したが
って、ハードウェアでアクセスの順序を保障することが
できるので、プログラマはアクセス順序等の制限を考慮
せずに、効率よくプログラミングすることができる。
アドレス・レジスタ８１およびシリアル・アドレス比較
器８２を有し、シリアル・アドレス・レジスタ８１に、
アクセス順序を保障する必要のあるアドレスを格納し、
ＣＰＵ２から供給されたアドレスと、シリアル・アドレ
ス・レジスタ８１に格納されているアドレスとを比較し
て、それらが一致していれば、先行するアクセス要求が
バス・コントロール部５に受け付けられて動作を完了す
るまで、後続のアクセス要求は待機する状態となるの
で、アクセス順序を保障する必要のあるアクセス要求に
対して、アクセス順序を保障することができる。したが
って、ハードウェアでアクセスの順序を保障することが
できるので、プログラマはアクセス順序等の制限を考慮
せずに、効率よくプログラミングすることができる。
【００４６】以上において本発明は、上述した実施の形
態の説明に限らず、種々変更可能であるのはいうまでも
ない。たとえば、シリアル・アドレス・レジスタ８１を
複数有する構成としてもよい。そうすれば、複数のアド
レスに対してアクセス順序を保障することができる。ま
た、シリアル・アドレス・レジスタ８１で順序を保障す
べきアドレス領域の大きさを設定することができる構成
としてもよい。また、シリアル・アドレス・レジスタ８
１の格納値をあらかじめ設定してなる固定値としてもよ
い。シリアル・アドレス・レジスタ８１の格納値を固定
する場合には、キャッシュ・システム８の制御が容易と
なる。
態の説明に限らず、種々変更可能であるのはいうまでも
ない。たとえば、シリアル・アドレス・レジスタ８１を
複数有する構成としてもよい。そうすれば、複数のアド
レスに対してアクセス順序を保障することができる。ま
た、シリアル・アドレス・レジスタ８１で順序を保障す
べきアドレス領域の大きさを設定することができる構成
としてもよい。また、シリアル・アドレス・レジスタ８
１の格納値をあらかじめ設定してなる固定値としてもよ
い。シリアル・アドレス・レジスタ８１の格納値を固定
する場合には、キャッシュ・システム８の制御が容易と
なる。
【００４７】
【発明の効果】本発明によれば、ＣＰＵから供給された
アドレスと、アクセス順序を保障する必要のあるアドレ
スとを比較して、それらが一致していれば、先行するア
クセス要求を先に実行し、それが完了した後に後続のア
クセス要求を実行するため、アクセス順序を保障する必
要のあるアクセス要求に対して、アクセス順序を保障す
ることができる。したがって、ハードウェアでアクセス
の順序を保障することができるので、プログラマはアク
セス順序等の制限を考慮せずに、効率よくプログラミン
グすることができる。
アドレスと、アクセス順序を保障する必要のあるアドレ
スとを比較して、それらが一致していれば、先行するア
クセス要求を先に実行し、それが完了した後に後続のア
クセス要求を実行するため、アクセス順序を保障する必
要のあるアクセス要求に対して、アクセス順序を保障す
ることができる。したがって、ハードウェアでアクセス
の順序を保障することができるので、プログラマはアク
セス順序等の制限を考慮せずに、効率よくプログラミン
グすることができる。
【図１】本発明にかかるマイクロプロセッサのキャッシ
ュ・システムの構成例を詳細に示すブロック図である。
ュ・システムの構成例を詳細に示すブロック図である。
【図２】図１に示すマイクロプロセッサにおいてライト
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
【図３】図１に示すマイクロプロセッサにおいてライト
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
【図４】図１に示すマイクロプロセッサにおいてライト
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
【図５】図１に示すマイクロプロセッサにおいてライト
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
・アクセスにつづいてリード・アクセスが起こるとき
（アドレス依存なし）のアドレスおよびデータの流れを
示す図である。
【図６】ＣＰＵが主記憶装置にデータを書き込む際のデ
ータの流れを模式的に示す概略図である。
ータの流れを模式的に示す概略図である。
【図７】ＣＰＵが主記憶装置からデータを読み出す際の
データの流れを模式的に示す概略図である。
データの流れを模式的に示す概略図である。
【図８】ＣＰＵが周辺システムにデータを書き込む際の
データの流れを模式的に示す概略図である。
データの流れを模式的に示す概略図である。
【図９】ＣＰＵが周辺システムからデータを読み出す際
のデータの流れを模式的に示す概略図である。
のデータの流れを模式的に示す概略図である。
【図１０】従来のマイクロプロセッサのキャッシュ・シ
ステムの構成を詳細に示すブロック図である。
ステムの構成を詳細に示すブロック図である。
【図１１】図１０に示すマイクロプロセッサにおいてリ
ード・アクセスがキャッシュ・ヒットしたときのアドレ
スおよびデータの流れを示す図である。
ード・アクセスがキャッシュ・ヒットしたときのアドレ
スおよびデータの流れを示す図である。
【図１２】図１０に示すマイクロプロセッサにおいてリ
ード・アクセスがキャッシュ・ミスしたときのアドレス
およびデータの流れを示す図である。
ード・アクセスがキャッシュ・ミスしたときのアドレス
およびデータの流れを示す図である。
【図１３】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスがキャッシュ・ヒットしたときのアドレ
スおよびデータの流れを示す図である。
イト・アクセスがキャッシュ・ヒットしたときのアドレ
スおよびデータの流れを示す図である。
【図１４】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスがキャッシュ・ミスしたときのアドレス
およびデータの流れを示す図である。
イト・アクセスがキャッシュ・ミスしたときのアドレス
およびデータの流れを示す図である。
【図１５】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
【図１６】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
【図１７】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
【図１８】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存あり）のアドレスおよびデータの流れ
を示す図である。
【図１９】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
【図２０】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
【図２１】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
【図２２】図１０に示すマイクロプロセッサにおいてラ
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
イト・アクセスにつづいてリード・アクセスが起こると
き（アドレス依存なし）のアドレスおよびデータの流れ
を示す図である。
【図２３】従来のソフトウェアでアクセス順序を保障す
るためのプログラム構成の一部を示す図である。
るためのプログラム構成の一部を示す図である。
８１ シリアル・アドレス・レジスタ（アクセス順序を
保障する必要のあるアドレス領域を保持するレジスタ） ８２ シリアル・アドレス比較器（比較器）
保障する必要のあるアドレス領域を保持するレジスタ） ８２ シリアル・アドレス比較器（比較器）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山崎 恭啓
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B005 JJ01 KK12 MM01 NN72
5B013 AA01 AA02 CC01 CC03
5B062 AA03 CC04 DD01
Claims (8)
- 【請求項１】 アクセス順序を保障する必要のあるアド
レス領域を保持するレジスタと、 前記レジスタに保持されている、アクセス順序を保障す
る必要のあるアドレス領域と、ＣＰＵからのアクセス要
求のアドレス領域とを比較して、前記両アドレス領域の
アドレスが一致しているときに、先行するアクセス要求
を先に実行させた後に後続のアクセス要求を実行させる
ための信号を出力する比較器と、 を具備することを特徴とするマイクロプロセッサ。 - 【請求項２】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域は固定であること
を特徴とする請求項１に記載のマイクロプロセッサ。 - 【請求項３】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域の大きさは設定可
能であることを特徴とする請求項１に記載のマイクロプ
ロセッサ。 - 【請求項４】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域の大きさは設定可
能であることを特徴とする請求項２に記載のマイクロプ
ロセッサ。 - 【請求項５】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域は複数設定可能で
あることを特徴とする請求項１に記載のマイクロプロセ
ッサ。 - 【請求項６】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域を複数有すること
を特徴とする請求項２に記載のマイクロプロセッサ。 - 【請求項７】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域は複数設定可能で
あることを特徴とする請求項３に記載のマイクロプロセ
ッサ。 - 【請求項８】 前記レジスタに格納される、アクセス順
序を保障する必要のあるアドレス領域を複数有すること
を特徴とする請求項４に記載のマイクロプロセッサ。
Priority Applications (6)
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|---|---|---|---|
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|---|---|---|---|
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| TW (1) | TWI222567B (ja) |
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-
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