JPH11249959A - キャッシュメモリ制御方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスが連続する２つ以上のキャッシュア
クセスを行なう場合に、先行するアクセスがミスヒット
であっても後続するアクセスへのペナルティーを減少さ
せ、かつ、リフィルの順序を命令で指定することを必要
としないキャッシュメモリ制御装置を実現する。 【解決手段】 キャッシュアクセスがミスヒットである
場合に、アクセスアドレス判定部２４が、先行する命令
でのアクセスアドレスと後続する命令でのアクセスアド
レスとをそれぞれＭＥＭステージアクセスアドレス２８
とＥＸステージのアドレス生成部１９の出力２７とから
得て、両者を比較することによりリフィルを昇順に行な
うか降順に行なうかを判定し、その判定結果３０に応じ
てキャッシュメモリ制御部２１が、昇順ならば増分しな
がら、降順ならば減分しながら、リフィルデータ転送ア
ドレス３２を生成し、外部メモリバスコントローラ２６
にリフィルのための指示を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主記憶装置内のデ
ータの写しを予め定められた複数ワードからなるブロッ
ク単位で保持するキャッシュメモリに対して、主記憶装
置からのデータの転送をブロック単位で行なうためのキ
ャッシュメモリ制御方法および装置に関する。

【０００２】

【従来の技術】近年の電子技術の発展により、高性能な
プロセッサが普及し、あらゆる分野で用いられている。
そのようなプロセッサではアクセス速度の遅い主記憶装
置のデータのコピーを持ち高速にアクセス可能なキャッ
シュメモリが多用されている。図５は、キャッシュメモ
リの概略構成図である。図５のキャッシュメモリはタグ
メモリ部１とデータメモリ部２とからなり、データメモ
リ部２には１つのエントリ内に４ワードのデータを格納
する。あるエントリ３内にデータＡ、データＢ、データ
Ｃ、データＤを格納する。

【０００３】図６は、従来のキャッシュメモリ制御装置
の制御フロー図である。図６に示すように、図５のキャ
ッシュメモリのエントリ３内のデータＣに対してアクセ
スを行なう際（ステップＳ０１）、キャッシュがヒット
する場合すなわち同一エントリ３のタグデータ４がアク
セスアドレスと一致する場合には、ＣＰＵ（中央処理装
置）はこのデータＣをアクセスした後に次命令を実行す
る（ステップＳ０８）。

【０００４】キャッシュがミスヒットする場合すなわち
同一エントリ３のタグデータ４がアクセスアドレスと一
致しない場合には、主記憶装置からのデータＣを含むエ
ントリのブロックデータ転送を行ない、然る可きデータ
をデータメモリ部２にコピーする。このリフィルと呼ば
れる手順は以下のように行なわれる。リフィルはミスワ
ードのアドレスから行なわれてデータＣが主記憶装置か
ら転送される（ステップＳ０２）。次にデータＣが主記
憶装置から転送されてくると、ＣＰＵは動作再開しデー
タＣをアクセスした後に次命令を実行する（ステップＳ
０３）。その後もキャッシュメモリ制御装置は主記憶装
置からのデータ転送をアドレスを加算しデータＤのデー
タ転送を行ない（ステップＳ０４）、続いてアドレスを
ラップアラウンドさせて順次、データＡ、データＢの順
に転送を行ないリフィルを終了する（ステップＳ０５〜
Ｓ０７）。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のキャッシュメモリ制御装置では、ＣＰＵがアドレス
が降順に連続変化する２つ以上のキャッシュアクセスを
行なった場合、先のアクセスがミスヒットすると、後続
するアクセスはアドレスが昇順にラップアラウンドされ
て主記憶装置から転送される最後のデータへのアクセス
となるため、ＣＰＵの停止時間が極めて長くなるという
問題点がある。これを図７を用いて説明する。

【０００６】図７は、従来のキャッシュメモリ制御装置
の動作タイミング図である。同図は、図５のキャッシュ
メモリのエントリ３内のデータＣとデータＢとに対して
ＣＰＵが連続アクセスを行ない、かつデータＣのアクセ
スがミスヒットである場合のＣＰＵ停止期間を示してい
る。データＣに対するキャッシュアクセスがサイクル１
０で行なわれ、ミスヒットであるため、データＣを含む
エントリ３の主記憶装置からのリフィルがデータＣのア
ドレスから開始される。そして、データＣの転送サイク
ル１４までの期間１１の間、ＣＰＵは動作を停止し、キ
ャッシュにミスヒットしたことによるペナルティーとな
る。データＣの転送サイクル１４の後にＣＰＵは動作を
再開し、次命令であるデータＢへのキャッシュアクセス
を開始する。しかし主記憶装置からのリフィルはアドレ
スの昇順に行なわれるため、データＣの転送サイクル１
４の次に転送されるのはデータＤであり、所望のデータ
Ｂは最後の転送データとなり、転送サイクル１７の後に
はじめてＣＰＵは動作を再開することができる。その
間、ＣＰＵは転送サイクル１７まで動作を停止しなくて
はならず、データＢへの極めて大きなキャッシュアクセ
スペナルティー期間１３が発生する。

【０００７】この問題点を解決するために、特開平４−
１８２７５３号公報に示された方法が提案されている。
同公報に示されたキャッシュメモリ制御装置は、「ブロ
ックロードのリバース指定レジスタ」と称するレジスタ
の指示によりリフィルするデータのアドレスを昇順ある
いは降順に切り換えるものである。これにより例えば、
図５のキャッシュメモリのエントリ３内のデータＣとデ
ータＢとに対してＣＰＵが連続アクセスを行なう場合は
予めリフィルのアドレスを降順側に切り換えることで、
データＣ６の転送サイクルの次に所望のデータＢの転送
がなされ、キャッシュのミスヒットのペナルティーは軽
減される。

【０００８】しかしながら、上記の公報に示されたキャ
ッシュメモリ制御装置では、キャッシュのミスヒットを
想定してリフィルのアドレスを昇順あるいは降順に設定
する命令を予めプログラムする必要があり、プログラム
のサイズが増しコスト上昇を伴うこと、それらの設定命
令の実行のために性能が劣化すること、さらにはプログ
ラマーの負担が増えて生産性および信頼性が低下するこ
とといった問題点を有している。

【０００９】本発明は、上記従来の問題点を解決するも
ので、アドレスが連続する２つ以上のキャッシュアクセ
スを行なう場合に、先行するアクセスがミスヒットであ
っても後続するアクセスへのペナルティーを減少させ、
かつ、リフィルの順序を命令で指定することを必要とし
ないキャッシュメモリ制御方法および装置を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】請求項１記載のキャッシ
ュメモリ制御方法は、主記憶装置内のデータの写しを予
め定められた複数ワードからなるブロック単位で保持す
るキャッシュメモリに対して、主記憶装置からのデータ
の転送をブロック単位で行なうキャッシュメモリ制御方
法であって、キャッシュメモリへのアクセス要求がミス
ヒットを生じたときにそのブロックをワード単位で主記
憶装置からブロック転送する際に、ワードの転送方向の
アドレスの昇順または降順をアクセス要求を引き起こす
命令または処理に基づいて判定し、この判定結果に応じ
てブロック転送のアドレスを増分または減分することを
特徴とする。

【００１１】請求項２記載のキャッシュメモリ制御方法
は、請求項１記載のキャッシュメモリ制御方法におい
て、ワードの転送方向のアドレスの昇順または降順の判
定は、アクセス要求を引き起こす第１の命令とこの命令
に後続する第２の命令との解読または実行結果に基づい
て行なうことを特徴とする。請求項３記載のキャッシュ
メモリ制御方法は、請求項１記載のキャッシュメモリ制
御方法において、ワードの転送方向のアドレスの昇順ま
たは降順の判定は、予めアドレス空間の領域内にアドレ
スの昇順に行なう領域とアドレスの降順に行なう領域と
を定めておき、アクセス要求のアクセスアドレスが属す
る領域に基づいて行なうことを特徴とする。

【００１２】請求項４記載のキャッシュメモリ制御方法
は、請求項１記載のキャッシュメモリ制御方法におい
て、ワードの転送方向のアドレスの昇順または降順の判
定は、アクセス要求を引き起こす命令または処理の種類
により、アクセス要求がアクセスアドレスの増加を伴う
か減少を伴うかを識別することにより行なうことを特徴
とする。

【００１３】請求項１〜４記載のキャッシュメモリ制御
方法によれば、ワードの転送方向のアドレスの昇順また
は降順をアクセス要求を引き起こす命令または処理に基
づいて判定し、この判定結果に応じてブロック転送のア
ドレスを増分または減分することにより、アドレスが連
続する２つ以上のキャッシュアクセスを行なう場合に、
先行するアクセスがミスヒットであっても後続するアク
セスへのペナルティーを減少させることができ、かつ、
リフィルの順序を命令で指定する必要もない。

【００１４】請求項５記載のキャッシュメモリ制御装置
は、主記憶装置内のデータの写しを予め定められた複数
ワードからなるブロック単位で保持するキャッシュメモ
リに対して、主記憶装置からのデータの転送をブロック
単位で行なうキャッシュメモリ制御装置であって、キャ
ッシュメモリへのアクセス要求がミスヒットを生じたと
きにそのブロックをワード単位で主記憶装置からブロッ
ク転送する際に、ワードの転送方向のアドレスの昇順ま
たは降順を、アクセス要求を引き起こす命令または処理
に基づいて判定する順序判定手段と、順序判定手段の判
定結果に応じてブロック転送のアドレスを増分または減
分するアドレス更新手段とを設けたことを特徴とする。

【００１５】請求項６記載のキャッシュメモリ制御装置
は、請求項５記載のキャッシュメモリ制御装置におい
て、順序判定手段は、アクセス要求を引き起こす第１の
命令とこの命令に後続する第２の命令との解読または実
行結果に基づいて、ワードの転送方向のアドレスの昇順
または降順を判定することを特徴とする。請求項７記載
のキャッシュメモリ制御装置は、請求項６記載のキャッ
シュメモリ制御装置において、順序判定手段は、複数の
ステージからなるパイプライン制御方式を採る中央処理
装置内に設けられ、第１の命令によりアクセス要求を引
き起こすステージより上流側の特定のステージにおける
第２の命令の処理結果に基づいて、ワードの転送方向の
アドレスの昇順または降順を判定することを特徴とす
る。

【００１６】請求項８記載のキャッシュメモリ制御装置
は、請求項７記載のキャッシュメモリ制御装置におい
て、パイプライン制御方式は、アドレス生成を行なう第
１のステージと、生成されたアドレスに基づいてキャッ
シュメモリのアクセスを行なう第２のステージとを含
み、順序判定手段は、第２のステージにおける第１の命
令によるキャッシュメモリのアクセスのアドレスと、第
１のステージにおける第２の命令によるアドレス生成結
果とを比較し、その大小関係に基づいて、ワードの転送
方向のアドレスの昇順または降順を判定することを特徴
とする。

【００１７】請求項９記載のキャッシュメモリ制御装置
は、請求項５記載のキャッシュメモリ制御装置におい
て、順序判定手段は、アクセス要求のアクセスアドレス
に基づいて、ワードの転送方向のアドレスの昇順または
降順を判定することを特徴とする。請求項１０記載のキ
ャッシュメモリ制御装置は、請求項９記載のキャッシュ
メモリ制御装置において、順序判定手段は、アクセスア
ドレスが、ワードの転送方向をアドレスの昇順と予め定
めた領域にあるか、ワードの転送方向をアドレスの降順
と予め定めた領域にあるかによって判定することを特徴
とする。

【００１８】請求項１１記載のキャッシュメモリ制御装
置は、請求項５記載のキャッシュメモリ制御装置におい
て、順序判定手段は、アクセス要求を引き起こす命令ま
たは処理の種類により、アクセス要求がアクセスアドレ
スの増加を伴うか減少を伴うかを識別して、ワードの転
送方向のアドレスの昇順または降順を判定することを特
徴とする。

【００１９】請求項１２記載のキャッシュメモリ制御装
置は、請求項１１記載のキャッシュメモリ制御装置にお
いて、順序判定手段は、アクセス要求を引き起こす命令
または処理がスタックからのポップを含む場合にはアク
セスアドレスの増加を伴うと識別し、スタックへのプッ
シュを含む場合にはアクセスアドレスの減少を伴うと識
別することを特徴とする。

【００２０】請求項５〜１２記載のキャッシュメモリ制
御装置によれば、順序判定手段によりワードの転送方向
のアドレスの昇順または降順を判定し、この順序判定手
段の判定結果に応じてアドレス更新手段がブロック転送
のアドレスを増分または減分することにより、アドレス
が連続する２つ以上のキャッシュアクセスを行なう場合
に、先行するアクセスがミスヒットであっても後続する
アクセスへのペナルティーを減少させることができ、か
つ、リフィルの順序を命令で指定する必要もない。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。図１は、本発明の実
施の形態におけるキャッシュメモリ制御装置を含むプロ
セッサの構成図である。このプロセッサは、ＣＰＵ１８
とキャッシュメモリ制御部２１とキャッシュメモリ２２
と外部メモリバスコントローラ２６とから構成される。

【００２２】ＣＰＵ１８は、命令フェッチステージ（以
下、ＩＦステージ）と解読ステージ（以下、ＤＥＣステ
ージ）と実行ステージ（以下、ＥＸステージ）とメモリ
アクセスステージ（以下、ＭＥＭステージ）と書き戻し
ステージ（以下、ＷＢステージ）との５段パイプライン
で動作する。８１は図示しないＲＯＭなどから命令を取
り出す命令フェッチ部で、ＩＦステージで作用する。８
２は命令フェッチ部８１で取り出された命令を保持する
命令レジスタで、ＩＦステージおよびＤＥＣステージ間
のパイプラインレジスタとして作用する。

【００２３】８３は命令レジスタ８２に保持された命令
を解読し以下の各部を制御する命令解読部で、ＤＥＣス
テージで作用する。なお、ＤＥＣステージおよびＥＸス
テージ間のパイプラインレジスタは当然存在するが図示
しない。１９はキャッシュメモリ２２などをアクセスす
るアドレスを生成するアドレス生成部で、ＥＸステージ
で作用する。２０はアドレス生成部１９で生成されたア
ドレスを保持するアクセスアドレス保持ラッチ、２３は
書込みデータを保持するストアデータ生成部で、ともに
ＥＸステージおよびＭＥＭステージ間のパイプラインレ
ジスタとして作用する。

【００２４】２４はアドレス生成部１９の出力２７とア
クセスアドレス保持ラッチ２０の出力であるＭＥＭステ
ージアクセスアドレス２８とのアドレス比較を行ない、
２つのアドレスが連続するかどうか、昇順に連続するか
降順に連続するかの判定を行なうアクセスアドレス判定
部で、キャッシュメモリ制御部２１およびキャッシュメ
モリ２２と併せてＭＥＭステージで作用する。アドレス
生成部１９の出力２７がＭＥＭステージアクセスアドレ
ス２８より大きい時は昇順、小さい時は降順として判定
する。このアクセスアドレス判定部２４が順序判定手段
である。

【００２５】２５はキャッシュメモリ２２または図示し
ない外部メモリ（主記憶装置）からロードしたデータを
保持するロードデータラッチで、ＭＥＭステージおよび
ＷＢステージ間のパイプラインレジスタとして作用す
る。ＷＢステージでは、ロードデータラッチ２５から図
示しないレジスタファイル（後述のレジスタＤ０，Ｄ１
を含む）へのデータの書込みが行なわれる。

【００２６】キャッシュメモリ制御部２１は、アクセス
アドレス保持ラッチ２０からＭＥＭステージアクセスア
ドレス２８を受けてそのアドレスがキャッシャブル空間
か否かを識別し、キャッシャブル空間である場合にキャ
ッシュアクセスアドレス３１にＭＥＭステージアクセス
アドレス２８を載せてキャッシュメモリ２２のキャッシ
ュアクセス行なうとともに、そのキャッシュアクセスが
ミスヒットである場合は、アクセスアドレス判定部２４
の判定結果３０を受けて、リフィルのデータ転送順序が
昇順ならばデータ転送アドレス３２を増分しながら、降
順ならばデータ転送アドレス３２を減分しながら、リフ
ィルデータ転送アドレス３２を生成し、外部メモリバス
コントローラ２６に対してリフィルのための主記憶領域
からのデータ転送アクセスの指示を行なう。このキャッ
シュメモリ制御部２１がアドレス更新手段を含んでい
る。

【００２７】キャッシュメモリ２２は、キャッシュアク
セスアドレス３１でアクセスされ、読出しデータはキャ
ッシュロードデータバス２９に、書込みデータはキャッ
シュライトデータバス３３に載る。外部メモリバスコン
トローラ２６は、ＭＥＭステージアクセスアドレス２８
とＭＥＭステージストアデータ３７とからそれぞれアド
レスとストアデータとを受け、外部メモリ（主記憶装
置）に対するロードまたはストアを行なう。ロードデー
タは外部メモリロードデータバス３６に載る。また、外
部メモリ（主記憶装置）とは外部メモリアドレスバス３
５と外部メモリデータバス３４とで接続する。また、キ
ャッシュメモリ２２のリフィル時は、リフィルデータ転
送アドレス３２からリフィルのためのアドレスを順次受
け、外部メモリ（主記憶装置）から順次読出したリフィ
ルデータを外部メモリロードデータバス３６を経由して
キャッシュメモリ２２に転送する。

【００２８】以上のように構成されるプロセッサの動作
について、さらに図２および図３を用いて説明する。図
２は、以下の機械命令プログラムが実行される場合のプ
ロセッサのパイプラインフロー図である。図２中におけ
る命令１は、レジスタＡ０で示される番地からワードデ
ータをロードしてレジスタＤ０に格納する命令であり、
命令２は、レジスタＡ０の内容から４を減じた番地から
ワードデータをロードしてレジスタＤ１に格納する命令
である。

【００２９】図２では、マシンサイクルと呼ばれるタイ
ミング毎に、各命令の処理ステージが何であるかを示す
とともに、アドレス生成部１９の出力２７とＭＥＭステ
ージアクセスアドレス２８とアクセスアドレス判定部２
４の判定結果３０の内容とを示している。以下、時間が
経過する順にタイミング毎にその動作を説明する。な
お、レジスタＡ０には予め１００８Ｈ（Ｈは１６進数を
表す）が格納されており、１０００Ｈ番地から１００Ｆ
Ｈ番地はキャッシャブル空間に含まれるものとする。 （タイミングｔ１）命令フェッチ部８１が命令１を取り
出す。 （タイミングｔ２）命令解読部８３が命令１を解読す
る。

【００３０】命令フェッチ部８１が命令２を取り出す。 （タイミングｔ３）アドレス生成部１９が命令１でロー
ドを行なうオペランドのアドレスを生成する。このと
き、図１には図示しないレジスタＡ０から１００８Ｈが
読出され、出力２７に現れる。

【００３１】命令解読部８３が命令２を解読する。 （タイミングｔ４）アクセスアドレス保持ラッチ２０
は、アドレス生成部１９の出力２７の値１００８Ｈを保
持し、ＭＥＭステージアクセスアドレス２８として出力
する。アドレス生成部１９が命令２でロードを行なうオ
ペランドのアドレスを生成する。このとき、レジスタＡ
０から１００８Ｈが読み出されて４が減算され、出力２
７に値１００４Ｈが現れる。

【００３２】キャッシュメモリ制御部２１は、ＭＥＭス
テージアクセスアドレス２８がキャッシャブル空間内の
アドレスであることにより、キャッシュメモリ２２から
データをロードしようとするが、ここでキャッシュメモ
リ２２に然る可きデータがない場合、ミスヒットとなり
リフィルを開始する。このとき、アクセスアドレス判定
部２４は、アドレス生成部１９の出力２７がＭＥＭステ
ージアクセスアドレス２８より４だけ小さいため、リフ
ィルを降順で行なう旨の判定結果３０を出力する。

【００３３】以降は、図２には図示しないが、リフィル
が行われ、命令１についてはＷＢステージの処理（ロー
ドしたデータのレジスタＤ０への書込み）が、命令２に
ついてはＭＥＭステージの処理とＷＢステージの処理
（ロードしたデータのレジスタＤ１への書込み）が行わ
れる。なお、レジスタＤ０，Ｄ１は、図示しないレジス
タファイルに含まれる。

【００３４】図３は、上記の例におけるキャッシュメモ
リ２２へのリフィルの動作タイミング図である。同図に
おいて、１０００Ｈ番地のワードデータをデータＡ、１
００４Ｈ番地のワードデータをデータＢ、１００８Ｈ番
地のワードデータをデータＣ、１００ＣＨ番地のワード
データをデータＤと表記している。図３に示すように、
命令１のデータＣに対するキャッシュアクセスがサイク
ル３９で行なわれ、ミスヒットであるため、データＣを
含むエントリの主記憶装置からのリフィルがデータＣの
アドレスの１００８Ｈ番地から開始される。そして、デ
ータＣの転送サイクル４３までの期間４０の間、ＣＰＵ
１８は動作を停止し、キャッシュにミスヒットしたこと
によるペナルティーとなる。データＣの転送サイクル４
３の後にＣＰＵ１８は動作を再開し、命令２のデータＢ
へのキャッシュアクセス４１を開始する。このとき主記
憶装置からのリフィルはアドレスの降順に行なわれるた
め、データＣの転送サイクル４３の次にデータＢが転送
される。このデータＢの転送サイクル４４の後にＣＰＵ
１８は動作を再開することができ、ペナルティーはわず
かな期間４２のみとなる。その後、データＡの転送サイ
クル４５とデータＤの転送サイクル４６が行われ、リフ
ィルが終了する。

【００３５】以上のように本実施の形態によれば、アク
セスアドレス判定部２４がアドレス生成部１９の出力２
７とＭＥＭステージアクセスアドレス２８とを比較する
ことによりリフィルを昇順に行なうか降順に行なうかを
判定するため、リフィル順序を命令で指定することなく
昇順と降順とを切り換え、ミスヒットのペナルティーを
最小限に抑えることができる。なお、主記憶装置からの
リフィル時のメモリアクセスに関しては、転送順序を変
更してもシステム性能を下げずに可能である。例えば主
記憶領域にＤＲＡＭを使用した場合、リフィルの順序に
関係なくエントリのブロックデータへのアクセスはＤＲ
ＡＭページモードが使用可能であるため、リフィルのデ
ータ転送順序を変更しても外部メモリアクセスの性能劣
化は発生しない。

【００３６】なお、上記実施の形態では、アクセスアド
レス判定部２４が、先行する命令でのアクセスアドレス
と後続する命令でのアクセスアドレスとをそれぞれＭＥ
Ｍステージアクセスアドレス２８とＥＸステージのアド
レス生成部１９の出力２７とから得て、両者を比較する
ことによりリフィルを昇順に行なうか降順に行なうかを
判定しているが、ＤＥＣステージにもアドレス生成部を
設け、後続する命令でのアクセスアドレスをＤＥＣステ
ージから得るようにしてもよい。こうすることにより、
連続するアドレスをアクセスする２つの命令の間に１つ
の命令を挿入することができ、挿入された命令の実行と
所望のリフィルとを並列に行なうことによりミスヒット
のペナルティー期間を一層短縮することができる。

【００３７】また、上記実施の形態では、アクセスアド
レス判定部２４は、アドレス生成部１９の出力２７とＭ
ＥＭステージアクセスアドレス２８とを比較することに
よりリフィルを昇順に行なうか降順に行なうかを判定し
ているが、ＭＥＭステージアクセスアドレス２８が所定
の領域か否かに基づいてリフィルの順序を判定するよう
にしてもよい。この場合のアドレス空間の領域図を図４
に示す。図４において、４９はリフィルの転送をアドレ
スの昇順に行なうアドレス領域、５０は降順に行なうア
ドレス領域である。従って、領域４９と領域５０を合わ
せた領域がキャッシャブル空間４７に、それ以外の領域
がアンキャッシャブル空間４８になる。例えば、アドレ
スを昇順に連続的にアクセスすることの多い配列やスタ
ックおよびそのベースポインタは領域４９に、アドレス
を降順に連続的にアクセスすることの多い配列やスタッ
クおよびそのベースポインタは領域５０に配置する。こ
うすることにより前記した効果の他に、アクセスアドレ
ス判定部２４の構成が簡単になり、また連続するアドレ
スをアクセスする２つの命令間の距離が規定されないた
めプログラムの自由度が増すという効果もある。

【００３８】さらに、上記実施の形態では、アクセスア
ドレス判定部２４がリフィルの順序を判定しているが、
アクセスアドレス判定部２４を設けずに、命令解読部８
３が順序判定手段を兼ね、命令または処理の種類に応じ
てリフィルの順序を判定するようにしてもよい。例え
ば、スタックからポップする命令や割込み処理や関数お
よびサブルーチンから復帰する処理（これらのときもイ
ンプリシットにスタックからのポップが行なわれる）で
は、ミスヒット時のリフィルは昇順にし、逆にスタック
にプッシュする命令や割込み処理の先頭処理または関数
およびサブルーチンの呼び出し（これらのときもインプ
リシットにスタックへのプッシュが行なわれる）では、
ミスヒット時のリフィルは降順とする。後者は、ライト
時のミスヒットとなるため、主にライトアロケート（フ
ェッチオンライトとも言う）方式でデータロード後にキ
ャッシュにフィルするというインプリメンテーションを
行なったときに有効となる。この方法は、複数オペラン
ドの転送を行なう命令（ムーブマルチ命令などと称す
る）では連続アドレスのアクセスが前提であるため特に
有効である。

【００３９】なお、上記実施の形態では、昇順、降順い
ずれの場合もミスヒットを生じさせたワードの転送を起
点とするラップアラウンド方式を採用しているが、昇順
の場合は最下位ワードの転送を起点に、降順の場合は最
上位ワードの転送を起点にしてもよい。こうすることに
より、リフィルによるミスヒットを生じさせたワードの
転送サイクルは遅れることになるが、その転送サイクル
から次の連続するアドレスのワード転送サイクルまでの
時間が短縮されるという本発明に特有の効果は同じよう
に発揮される。

【００４０】

【発明の効果】上述のように本発明によれば、ワードの
転送方向のアドレスの昇順または降順を判定し、この判
定結果に応じてブロック転送のアドレスを増分または減
分することにより、アドレスが連続する２つ以上のキャ
ッシュアクセスを行なう場合に、先行するアクセスがミ
スヒットであっても後続するアクセスへのペナルティー
を減少させることができ、かつ、リフィルの順序を命令
で指定することを必要としないためにプログラムのサイ
ズ増加や性能の劣化を伴わず、生産性や信頼性を損なう
こともなく非常に有用であり、半導体のみならず電子機
器産業の進歩発展に多大な貢献をするものである。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるキャッシュメモリ
制御装置を含むプロセッサの構成図。

【図２】同実施の形態における機械命令プログラムが実
行される場合のプロセッサのパイプラインフロー図。

【図３】同実施の形態におけるキャッシュメモリ２２へ
のリフィルの動作タイミング図。

【図４】他の実施の形態によるアドレス空間の領域図。

【図５】キャッシュメモリの概略構成図。

【図６】従来のキャッシュメモリ制御装置の制御フロー
図。

【図７】従来のキャッシュメモリ制御装置の動作タイミ
ング図。

【符号の説明】

１ タグメモリ部 ２ データメモリ部 ３ エントリ ４ タグデータ １８ ＣＰＵ １９ アドレス生成部 ２０ アクセスアドレス保持ラッチ ２１ キャッシュメモリ制御部 ２２ キャッシュメモリ ２３ ストアデータ生成部 ２４ アクセスアドレス判定部 ２５ ロードデータラッチ ２６ 外部メモリバスコントローラ ２７ アドレス生成部の出力 ２８ ＭＥＭステージアクセスアドレス ２９ キャッシュロードデータバス ３０ アクセスアドレス判定部の判定結果 ３１ キャッシュアクセスアドレス ３２ リフィルデータ転送アドレス ３３ キャッシュライトデータバス ３４ 外部メモリデータバス ３５ 外部メモリアドレスバス ３６ 外部メモリロードデータバス ３７ ＭＥＭステージストアデータ ４７ キャッシャブル空間 ４８ アンキャッシャブル空間 ４９ リフィルを昇順に行なうアドレス領域 ５０ リフィルを降順に行なうアドレス領域 ８１ 命令フェッチ部 ８２ 命令レジスタ ８３ 命令解読部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 主記憶装置内のデータの写しを予め定め
   られた複数ワードからなるブロック単位で保持するキャ
   ッシュメモリに対して、前記主記憶装置からのデータの
   転送を前記ブロック単位で行なうキャッシュメモリ制御
   方法であって、 前記キャッシュメモリへのアクセス要求がミスヒットを
   生じたときにそのブロックをワード単位で前記主記憶装
   置からブロック転送する際に、前記ワードの転送方向の
   アドレスの昇順または降順を前記アクセス要求を引き起
   こす命令または処理に基づいて判定し、この判定結果に
   応じて前記ブロック転送のアドレスを増分または減分す
   ることを特徴とするキャッシュメモリ制御方法。
2. 【請求項２】 ワードの転送方向のアドレスの昇順また
   は降順の判定は、アクセス要求を引き起こす第１の命令
   とこの命令に後続する第２の命令との解読または実行結
   果に基づいて行なうことを特徴とする請求項１記載のキ
   ャッシュメモリ制御方法。
3. 【請求項３】 ワードの転送方向のアドレスの昇順また
   は降順の判定は、予めアドレス空間の領域内にアドレス
   の昇順に行なう領域とアドレスの降順に行なう領域とを
   定めておき、アクセス要求のアクセスアドレスが属する
   領域に基づいて行なうことを特徴とする請求項１記載の
   キャッシュメモリ制御方法。
4. 【請求項４】 ワードの転送方向のアドレスの昇順また
   は降順の判定は、アクセス要求を引き起こす命令または
   処理の種類により、前記アクセス要求がアクセスアドレ
   スの増加を伴うか減少を伴うかを識別することにより行
   なうことを特徴とする請求項１記載のキャッシュメモリ
   制御方法。
5. 【請求項５】 主記憶装置内のデータの写しを予め定め
   られた複数ワードからなるブロック単位で保持するキャ
   ッシュメモリに対して、前記主記憶装置からのデータの
   転送を前記ブロック単位で行なうキャッシュメモリ制御
   装置であって、 前記キャッシュメモリへのアクセス要求がミスヒットを
   生じたときにそのブロックをワード単位で前記主記憶装
   置からブロック転送する際に、前記ワードの転送方向の
   アドレスの昇順または降順を、前記アクセス要求を引き
   起こす命令または処理に基づいて判定する順序判定手段
   と、 前記順序判定手段の判定結果に応じて前記ブロック転送
   のアドレスを増分または減分するアドレス更新手段とを
   設けたことを特徴とするキャッシュメモリ制御装置。
6. 【請求項６】 順序判定手段は、アクセス要求を引き起
   こす第１の命令とこの命令に後続する第２の命令との解
   読または実行結果に基づいて、ワードの転送方向のアド
   レスの昇順または降順を判定することを特徴とする請求
   項５記載のキャッシュメモリ制御装置。
7. 【請求項７】 順序判定手段は、複数のステージからな
   るパイプライン制御方式を採る中央処理装置内に設けら
   れ、第１の命令によりアクセス要求を引き起こすステー
   ジより上流側の特定のステージにおける第２の命令の処
   理結果に基づいて、ワードの転送方向のアドレスの昇順
   または降順を判定することを特徴とする請求項６記載の
   キャッシュメモリ制御装置。
8. 【請求項８】 パイプライン制御方式は、アドレス生成
   を行なう第１のステージと、生成されたアドレスに基づ
   いてキャッシュメモリのアクセスを行なう第２のステー
   ジとを含み、 順序判定手段は、前記第２のステージにおける第１の命
   令による前記キャッシュメモリのアクセスのアドレス
   と、前記第１のステージにおける第２の命令によるアド
   レス生成結果とを比較し、その大小関係に基づいて、前
   記ワードの転送方向のアドレスの昇順または降順を判定
   することを特徴とする請求項７記載のキャッシュメモリ
   制御装置。
9. 【請求項９】 順序判定手段は、アクセス要求のアクセ
   スアドレスに基づいて、ワードの転送方向のアドレスの
   昇順または降順を判定することを特徴とする請求項５記
   載のキャッシュメモリ制御装置。
10. 【請求項１０】 順序判定手段は、アクセスアドレス
    が、ワードの転送方向をアドレスの昇順と予め定めた領
    域にあるか、前記ワードの転送方向をアドレスの降順と
    予め定めた領域にあるかによって判定することを特徴と
    する請求項９記載のキャッシュメモリ制御装置。
11. 【請求項１１】 順序判定手段は、アクセス要求を引き
    起こす命令または処理の種類により、前記アクセス要求
    がアクセスアドレスの増加を伴うか減少を伴うかを識別
    して、前記ワードの転送方向のアドレスの昇順または降
    順を判定することを特徴とする請求項５記載のキャッシ
    ュメモリ制御装置。
12. 【請求項１２】 順序判定手段は、アクセス要求を引き
    起こす命令または処理がスタックからのポップを含む場
    合にはアクセスアドレスの増加を伴うと識別し、スタッ
    クへのプッシュを含む場合には前記アクセスアドレスの
    減少を伴うと識別することを特徴とする請求項１１記載
    のキャッシュメモリ制御装置。