JPH0683621A - フェッチ方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、フェッチ方式に関し、ＣＰＵが分
岐判定制御信号をキャッシュに通知して分岐命令の実行
時にミスヒットして分岐条件が未確定のときに主メモリ
からのミスヒット補充を抑止し、キャッシュと主メモリ
との間のメモリバスの負荷を軽減し、処理の高速化を図
ることを目的とする。 【構成】 ＣＰＵ１が分岐命令の実行時にフェッチアド
レスをキャッシュ２に通知し、ヒットしたときにその命
令やデータをＣＰＵ１に送出し、ミスヒットしたときに
分岐判定制御信号７がオフのときに分岐が確定と判定し
て主メモリ３から命令やデータをキャッシュ２に書き込
むと共にこの命令やデータをＣＰＵ１に送出し、一方、
分岐判定制御信号７がオフのときに分岐が未確定と判定
して主メモリ３から命令やデータをキャッシュ２に書き
込む処理を抑止するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分岐命令実行時に命令
やデータのフェッチを行うフェッチ方式に関するもので
ある。

【０００２】近年のコンピュータシステムの高速化の要
求に伴い、命令フェッチの効率化が求められている。こ
のため、分岐命令を実行する際に、分岐条件が未確定の
ときにキャシュを検索してミスヒットしたときに補充を
行わないでメモリバスの負荷を軽減することが望まれて
いる。

【０００３】

【従来の技術】従来、キャッシュを持った図５の（ａ）
に示すようなコンピュータシステムにおいて、分岐命令
を実行する際の命令フェッチは図５の（ｂ）に示す下記
のようなシーケンスで行っていた。

【０００４】（１） ＣＰＵ２１がサイクルｎで分岐条
件を判定し、分岐先あるいは非分岐先のいずれかを次の
命令フェッチアドレスとする。この時点で分岐条件が確
定していなかった場合、仮に分岐先を次の命令フェッチ
アドレスとする。

【０００５】（２） ＣＰＵ２１がサイクルｎ＋１で、
サイクルｎのときに決定した命令フェッチアドレスをア
ドレスバス２４を通してキャッシュ２２に送出する。 （３） キャッシュ２２は、当該命令フェッチアドレス
についてヒットか、ミスヒットかを判定する。

【０００６】（３−１） ヒットの場合、サイクルｎ＋
２で命令やデータをデータバス２５を通してＣＰＵ２１
に送出する。 （３−２） ミスヒットの場合、キャッシュ２２は命令
フェッチアドレスをメモリバス２６を通して主メモリ２
３に送出する。主メモリ２３は該当命令やデータをメモ
リバス２６を通してキャッシュ２２に書き込む。そし
て、命令やデータをデータバス２５を通してＣＰＵ２１
に送出する。

【０００７】ここで、図５の（ａ）の構成について簡単
に説明する。図５の（ａ）において、ＣＰＵ２１は、プ
ログラムに従って各種業務処理を行うものである。

【０００８】キャッシュ２２は、命令やデータを保持
し、ヒットしたときにＣＰＵ２１に送出したりなどする
ものである。主メモリ２３は、命令やデータを格納する
ものである。

【０００９】アドレスバス２４は、ＣＰＵ２１とキャッ
シュ２２とを接続するアドレスバスである。データバス
２５は、ＣＰＵ２１とキャッシュ２２とを接続するデー
タバスである。

【００１０】メモリバス２６は、キャッシュ２２と主メ
モリ２３とを接続するバス（アドレス／データバス）で
ある。

【００１１】

【発明が解決しようとする課題】従来の図５の（ａ）の
構成による動作は、図５の（ｂ）に示すように、分岐命
令の実行時の命令フェッチにおいて、ミスヒットが発生
した場合に主メモリ２３からキャッシュ２２への命令や
データの転送が発生する。特に分岐条件が未確定なとき
に例えば分岐先を仮の次の命令フェッチアドレスとして
プリフェッチし、当該プリフェッチした命令が使われな
いことがある。このため、メモリバス２６の負荷を増大
させ、他のＣＰＵが主メリ２３を迅速にアクセスして処
理を行えなくなってしまうという問題があった。

【００１２】本発明は、これらの問題を解決するため、
ＣＰＵが分岐判定制御信号をキャッシュに通知して分岐
命令の実行時にミスヒットして分岐条件が未確定のとき
に主メモリからのミスヒット補充を抑止し、キャッシュ
と主メモリとの間のメモリバスの負荷を軽減し、処理の
高速化を図ることを目的としている。

【００１３】

【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、ＣＰＵ１
は、プログラムに従って各種処理を行うものである。

【００１４】キャッシュ２は、主メモリ３から取り込ん
だ命令やデータを保持するメモリである。主メモリ３
は、命令やデータを格納するメモリである。

【００１５】分岐判定制御信号７は、ＣＰＵ１が分岐命
令の実行時に分岐未確定か否かをキャシュ２に通知する
信号である。

【００１６】

【作用】本発明は、図１に示すように、ＣＰＵ１が分岐
命令の実行時に命令フェッチアドレスをキャッシュ２に
通知し、通知を受けたキャッシュ２がヒットしたときに
その命令やデータをＣＰＵ１に送出し、ミスヒットした
ときに分岐判定制御信号７がオフのときに分岐が確定と
判定して主メモリ３から命令やデータをキャッシュ２に
書き込むと共にこの命令やデータをＣＰＵ１に送出し、
一方、分岐判定制御信号７がオンのときに分岐が未確定
と判定して主メモリ３から命令やデータをキャッシュ２
に書き込む処理を抑止するようにしている。

【００１７】従って、ＣＰＵ１が分岐判定制御信号７を
キャッシュ２に通知して分岐命令の実行時にミスヒット
して分岐条件が未確定のときの主メモリ３からのミスヒ
ット補充を抑止し、キャッシュ２と主メモリ３との間の
メモリバス６の負荷を軽減し、処理の高速化を図ること
が可能となる。

【００１８】

【実施例】次に、図１から図４を用いて本発明の実施例
の構成および動作を順次詳細に説明する。

【００１９】図１は、本発明の原理構成図を示す。図１
において、ＣＰＵ１は、プログラムに従って各種処理を
行うものであって、キャッシュ２に実行しようとする命
令や読みだそうとするデータが存在したとき（ヒットし
たとき）に当該キャッシュ２から読み出して実行した
り、存在しないとき（ミスヒットしたとき）は主メモリ
３から命令やデータをキャッシュ２に格納すると共にこ
れの転送を受けて実行したりするものである。

【００２０】キャッシュ２は、主メモリ３上の命令やデ
ータを一時的に保持する高速アクセス可能なメモリであ
る。主メモリ３は、ＣＰＵ１が実行する命令やデータを
ローディングして保持するメモリである。

【００２１】アドレスバス４は、ＣＰＵ１がキャッシュ
２にアドレスを送出するバスである。データバス５は、
ＣＰＵ１とキャッシュ２との間でデータの授受を行うバ
スである。

【００２２】メモリバス６は、キャッシュ２と主メモリ
３との間でアドレスおよびデータの授受を行うバスであ
る。分岐判定制御信号７は、ＣＰＵ１が分岐命令実行時
に分岐先が確定あるいは未確定をキャッシュ２に通知す
る信号である。分岐判定制御信号７がオンのとき（分岐
先が未確定のとき）、キャッシュ２はミスヒットした場
合に主メモリ３からプリフェッチすることを抑止する。

【００２３】次に、図２のタイムチャートを参照して図
１の構成の動作を説明する。ここで、各記号は下記を表
す。 ＣＰＵ ：ＣＰＵ１ ＢＵ ：分岐判定制御信号７ ＡＢＵＳ：アドレスバス４ ＤＢＵＳ：データバス５ ＭＢＵＳ：メモリバス６ （１） 分岐条件判定時に分岐条件が確定していた時： （１−１） ＣＰＵ１がサイクルｎで分岐条件を判定す
る（図２の（ａ）の）。分岐条件に応じて分岐先ある
いは次の命令フェッチアドレスのいずれかを命令フェッ
チアドレスとする。

【００２４】（１−２） ＣＰＵ１がサイクルｎ＋１
で、サイクルｎで決定した命令フェッチアドレスをアド
レスバス４を通してキャッシュ２に送出する。同時に、
ＣＰＵ１は、ここでは、分岐条件が確定しているので、
分岐判定制御信号７をオフ（ＯＦＦ）とする（図２の
（ａ）の）。

【００２５】（１−３） キャッシュ２は、通知された
命令フェッチアドレスの命令が存在するか否かを判定す
る。 （１−３−１） 存在する場合（ヒットの場合）、キャ
ッシュ２はサイクルｎ＋２で命令やデータをデータバス
５を通してＣＰＵ１に送出する（図２の（ａ）の）。

【００２６】（１−３−２） 存在しない場合（ミスヒ
ットの場合）、分岐判定制御信号７がオフであって、分
岐条件が確定と判明したので、命令フェッチアドレスを
メモリバス６を通して主メモリ３に送出する（図２の
（ａ）の）。主メモリ３は、当該命令フェッチアドレ
スを含むブロックをメモリバス６を通してキャッシュ２
に送出する（図２の（ａ）の）。キャッシュ２は内部
に保存すると共に、データバス５を通してＣＰＵ１に送
出する（図２の（ａ）の）。

【００２７】以上によって、分岐条件が確定していた場
合、ＣＰＵ１がオフの分岐判定制御信号７をキャッシュ
２に送出すると、キャッシュ２はミスヒットしたときに
主メモリ３から命令やデータを取り込んで保持すると共
にＣＰＵ１に送出する（図２の（ａ）の、、、
、）。一方、分岐条件が確定していない場合、後述
するように、オンの分岐判定制御信号７をキャッシュ２
に送出すると、キャッシュ２はプリフェッチを止め、メ
モリバス６の負荷を軽減するという切り分けを行うこと
が可能となる。

【００２８】（２） 分岐条件判定時に分岐条件が確定
していなかった時： （２−１） ＣＰＵ１がサイクルｎで分岐条件を判定す
る（図２の（ｂ）の）。分岐条件が未確定なので、分
岐先の次の命令フェッチアドレスとする。

【００２９】（２−２） ＣＰＵ１がサイクルｎ＋１
で、サイクルｎで決定した次の命令フェッチアドレスを
アドレスバス４を通してキャッシュ２に送出する。同時
に、ＣＰＵ１は、ここでは、分岐条件が未確定なので、
分岐判定制御信号７をオン（ＯＮ）とする（図２の
（ｂ）の）。

【００３０】（２−３） キャッシュ２は、通知された
命令フェッチアドレスの命令が存在するか否かを判定す
る。 （２−３−１） 存在する場合（ヒットの場合）、キャ
ッシュ２はサイクルｎ＋２で命令やデータをデータバス
５を通してＣＰＵ１に送出する（図２の（ｂ）の）。

【００３１】（２−３−２） 存在しない場合（ミスヒ
ットの場合）、分岐判定制御信号７がオンであって、分
岐条件が未確定と判明したので、命令フェッチアドレス
をメモリバス６を通して主メモリ３に送出することを止
め、ミスヒット補充を行わない。

【００３２】以上によって、分岐条件が未確定の場合、
ＣＰＵ１がオンの分岐判定制御信号７をキャッシュ２に
送出すると、キャッシュ２はミスヒットしたときに主メ
モリ３から命令やデータを取り込んで保持することを抑
止し、メモリバス６の負荷を軽減することが可能とな
る。

【００３３】図３は、本発明の１実施例構成図を示す。
これは、図１の原理構成図を具体化した実施例構成を示
す。ここで、ＣＰＵ１、主メモリ３、アドレスバス４、
データバス５、およびメモリバス６は、図１の構成と同
一であるので説明を省略する。

【００３４】図３において、キャッシュ２は、主メモリ
３の命令やデータを保持してＣＰＵ１からの要求に対応
して高速に送出したりするものであって、ここでは、タ
グメモリ２−１、バッファメモリ２−２およびアドレス
ラッチ２−３などから構成されるものである。

【００３５】タグメモリ２−１は、与えられたアドレス
に対応する命令やデータがバッファメモリ２−２に存在
するか否かを判定するものである。バッファメモリ２−
２は、主メモリ３の命令やデータを保持し、高速にＣＰ
Ｕ１に送出したりなどするものである。

【００３６】アドレスラッチ２−３は、ＣＰＵ１から通
知されたアドレスを一時的に保持するものである。分岐
判定制御信号７は、ＣＰＵ１が分岐命令を実行したとき
に、分岐条件が確定しているか否かをキャッシュ２に通
知する信号である。

【００３７】ヒット信号８は、キャッシュ２がＣＰＵ１
から通知されたフェッチアドレスの命令やデータがバッ
ファメモリ２−２に存在するか否かを表す信号である。
次に、図４のタイムチャートを参照して図３の構成の動
作を詳細に説明する。ここで、各記号は下記を表す。

【００３８】ＣＰＵ ：ＣＰＵ１ ＢＵ ：分岐判定制御信号７ ＨＩＴ ：ヒット信号８ ＡＢＵＳ：アドレスバス４ ＤＢＵＳ：データバス５ ＭＢＵＳ：メモリバス６ （１） 分岐条件判定時に分岐条件が確定していた時： （１−１） ＣＰＵ１がサイクルｎで分岐条件を判定す
る（図４の（ａ）の）。分岐条件に応じて分岐先ある
いは次の命令フェッチアドレスのいずれかを命令フェッ
チアドレスとする。

【００３９】（１−２） ＣＰＵ１がサイクルｎ＋１
で、サイクルｎで決定した命令フェッチアドレスをアド
レスバス４を通してキャッシュ２に送出する。同時に、
ＣＰＵ１は、ここでは、分岐条件が確定しているので、
分岐判定制御信号７をオフ（ＯＦＦ）とする（図４の
（ａ）の）。

【００４０】（１−３） キャッシュ２は、通知された
命令フェッチアドレスの命令が存在するか否かを判定す
る。 （１−３−１） 存在する場合（ヒットの場合） ・サイクルｎ＋１でヒット信号をオン（ＯＮ）にする
（図４の（ａ）の）。

【００４１】・サイクルｎ＋２で命令やデータをデータ
バス５を通してＣＰＵ１に送出する（図４の（ａ）の
）。 （１−３−２） 存在しない場合（ミスヒットの場合） ・サイクルｎ＋１でヒット信号をオフ（ＯＦＦ）にする
（図４の（ａ）の’）。

【００４２】・キャッシュ２は分岐判定制御信号７がオ
フであって、分岐条件が確定と判明したので、命令フェ
ッチアドレスをメモリバス６を通して主メモリ３に送出
する（図４の（ａ）の）。

【００４３】・主メモリ３は、当該命令フェッチアドレ
スを含むブロックをメモリバス６を通してキャッシュ２
に送出する（図４の（ａ）の）。 ・キャッシュ２は内部に保存すると共に、データバス５
を通してＣＰＵ１に送出する（図４の（ａ）の）。

【００４４】以上によって、分岐条件が確定していた場
合、ＣＰＵ１がオフの分岐判定制御信号７をキャッシュ
２に送出すると、キャッシュ２はミスヒットしたときに
主メモリ３から命令やデータを取り込んで保持すると共
にＣＰＵ１に送出する（図４の（ａ）の、’、、
、）。

【００４５】（２） 分岐条件判定時に分岐条件が確定
していなかった時： （２−１） ＣＰＵ１がサイクルｎで分岐条件を判定す
る（図４の（ｂ）の）。分岐条件が未確定なので、分
岐先の次の命令フェッチアドレスとする。

【００４６】（２−２） ＣＰＵ１がサイクルｎ＋１
で、サイクルｎで決定した次の命令フェッチアドレスを
アドレスバス４を通してキャッシュ２に送出する。同時
に、ＣＰＵ１は、ここでは、分岐条件が未確定なので、
分岐判定制御信号７をオン（ＯＮ）とする（図４の
（ｂ）の、’）。

【００４７】（２−３） キャッシュ２は、通知された
命令フェッチアドレスの命令が存在するか否かを判定す
る。 （２−３−１） 存在する場合（ヒットの場合） ・サイクルｎ＋１でヒット信号をオン（ＯＮ）にする
（図４の（ｂ）の）。

【００４８】・サイクルｎ＋２で命令やデータをデータ
バス５を通してＣＰＵ１に送出する（図４の（ｂ）の
）。 （２−３−２） 存在しない場合（ミスヒットの場合） ・サイクルｎ＋１でヒット信号をオフ（ＯＦＦ）にする
（図４の（ｂ）の’）。

【００４９】・キャッシュ２は分岐判定制御信号７がオ
フであって、分岐条件が未確定と判明したので、命令フ
ェッチアドレスをメモリバス６を通して主メモリ３に送
出することを抑止する。

【００５０】以上によって、分岐条件が未確定の場合、
ＣＰＵ１がオンの分岐判定制御信号７をキャッシュ２に
送出すると、キャッシュ２はミスヒットしたときに主メ
モリ３から命令やデータを取り込むことを抑止し、メモ
リバス６の負荷を軽減することが可能となる。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ１が分岐判定制御信号７をキャッシュ２に通知し
て分岐命令の実行時にミスヒットして分岐条件が未確定
のときの主メモリ３からのミスヒット補充を抑止する構
成を採用しているため、キャッシュ２と主メモリ３との
間のメモリバス６の負荷を軽減し、処理の高速化を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明のタイムチャートである。

【図３】本発明の１実施例構成図である。

【図４】本発明のタイムチャートである。

【図５】従来技術の説明図である。

【符号の説明】

１：ＣＰＵ ２：キャッシュ ２−１：タグメモリ ２−２：バッファメモリ ２−３：アドレスラッチ ３：主メモリ ４：アドレスバス ５：データバス ６：メモリバス ７：分岐判定制御信号 ８：ヒット信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシャイチョンスワンナパイサーン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】分岐命令実行時に命令やデータのフェッチ
   を行うフェッチ方式において、 命令やデータを格納する主メモリ（３）と、 この主メモリ（３）から取り込んだ命令やデータを保持
   するキャッシュ（２）と、 ＣＰＵ（１）が分岐命令の実行時に分岐未確定か否かを
   キャシュ（２）に通知する分岐判定制御信号（７）とを
   備え、 ＣＰＵ（１）が分岐命令の実行時にフェッチアドレスを
   キャッシュ（２）に通知し、 通知を受けたキャッシュ（２）がヒットしたときにその
   命令やデータをＣＰＵ（１）に送出し、ミスヒットした
   ときに上記分岐判定制御信号（７）がオフのときに分岐
   が確定と判定して主メモリ（３）から命令やデータをキ
   ャッシュ（２）に書き込むと共にこの命令やデータをＣ
   ＰＵ（１）に送出し、一方、分岐判定制御信号（７）が
   オフのときに分岐が未確定と判定して主メモリ（３）か
   ら命令やデータをキャッシュ（２）に書き込む処理を抑
   止するように構成したことを特徴とする命令フェッチ方
   式。