JPH08263286A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
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- JPH08263286A JPH08263286A JP7062850A JP6285095A JPH08263286A JP H08263286 A JPH08263286 A JP H08263286A JP 7062850 A JP7062850 A JP 7062850A JP 6285095 A JP6285095 A JP 6285095A JP H08263286 A JPH08263286 A JP H08263286A
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- block load
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Abstract
(57)【要約】
【目的】 メモリアクセスの競合時における主記憶装置
からのデータ取り出し時間を改善する。 【構成】 サーチ判定回路６は、ブロックロード要求の
アドレスに対して、次ブロックロードアドレスを作成す
る。後続サーチ判定回路４は、その作成したアドレスに
よってタグ部を索引して、ヒット・ミスヒットを判定す
る。ＯＰコード検出回路５は、先に発行したブロックロ
ード要求に対するリプライデータのＯＰコードを判定
し、リプライデータに分岐命令がなく、かつミスヒット
の場合、サーチ判定回路６は、連続してブロックロード
要求を発行する。
からのデータ取り出し時間を改善する。 【構成】 サーチ判定回路６は、ブロックロード要求の
アドレスに対して、次ブロックロードアドレスを作成す
る。後続サーチ判定回路４は、その作成したアドレスに
よってタグ部を索引して、ヒット・ミスヒットを判定す
る。ＯＰコード検出回路５は、先に発行したブロックロ
ード要求に対するリプライデータのＯＰコードを判定
し、リプライデータに分岐命令がなく、かつミスヒット
の場合、サーチ判定回路６は、連続してブロックロード
要求を発行する。
Description
【０００１】
【産業上の利用分野】本発明は緩衝記憶装置、特にマル
チプロセッサシステム等においてメモリアクセスの競合
が発生した場合に有効な緩衝記憶装置に関する。
チプロセッサシステム等においてメモリアクセスの競合
が発生した場合に有効な緩衝記憶装置に関する。
【０００２】
【従来の技術】緩衝記憶装置、特に連続性の高い命令キ
ャッシュについては、性能を上げる為に命令の先取り、
そして分岐命令がある場合は、分岐予測テーブルを用い
た方法による命令先取り方法などが従来から用いられて
いる。
ャッシュについては、性能を上げる為に命令の先取り、
そして分岐命令がある場合は、分岐予測テーブルを用い
た方法による命令先取り方法などが従来から用いられて
いる。
【０００３】このような従来の緩衝記憶装置は、図５に
示す様に、主記憶装置から主記憶制御装置を経由しライ
ン２００によって送られてきたデータを登録するデータ
登録部２と、ライン２０１によって送られてきたアドレ
スを登録するタグ部３と、ライン２００と２０１によっ
て送られてきた分岐先アドレスを格納する分岐先テーブ
ル４０と、サーチ判定回路４１とから構成される。
示す様に、主記憶装置から主記憶制御装置を経由しライ
ン２００によって送られてきたデータを登録するデータ
登録部２と、ライン２０１によって送られてきたアドレ
スを登録するタグ部３と、ライン２００と２０１によっ
て送られてきた分岐先アドレスを格納する分岐先テーブ
ル４０と、サーチ判定回路４１とから構成される。
【０００４】この緩衝記憶装置において、性能を上げる
為に一般的に用いられる命令の先取り方式は、先ずキャ
ッシュヒットした有効なデータをデータライン２０２に
よってデータ登録部２からサーチ判定回路４１へ送付
し、さらにライン２０７によってＣＰＵへ送りながら、
次に使用されると予想される命令に対してキャッシュ索
引を行う。
為に一般的に用いられる命令の先取り方式は、先ずキャ
ッシュヒットした有効なデータをデータライン２０２に
よってデータ登録部２からサーチ判定回路４１へ送付
し、さらにライン２０７によってＣＰＵへ送りながら、
次に使用されると予想される命令に対してキャッシュ索
引を行う。
【０００５】この時、キャッシュヒットすれば命令をデ
ータ登録部２からサーチ判定回路４１へ受け、ライン２
０７によってＣＰＵへ命令を発行する。キャッシュミス
ヒットと判定された場合は、サーチ判定回路からライン
２０６を通して次のブロックロード要求を主記憶制御装
置に対して発行する。ここで発行するブロックロードの
アドレスは分岐命令等がなければ連続したアドレスとな
り、分岐命令がある場合は、前回の分岐命令の成功／不
成功の判断を行い、不成功の場合は、連続のブロックロ
ード要求処理を行い、成功の場合は分岐先テーブル４０
よりライン２０４によって分岐先のアドレスを受け取
り、その分岐先のアドレスによりブロックロード要求を
おこなっていた。
ータ登録部２からサーチ判定回路４１へ受け、ライン２
０７によってＣＰＵへ命令を発行する。キャッシュミス
ヒットと判定された場合は、サーチ判定回路からライン
２０６を通して次のブロックロード要求を主記憶制御装
置に対して発行する。ここで発行するブロックロードの
アドレスは分岐命令等がなければ連続したアドレスとな
り、分岐命令がある場合は、前回の分岐命令の成功／不
成功の判断を行い、不成功の場合は、連続のブロックロ
ード要求処理を行い、成功の場合は分岐先テーブル４０
よりライン２０４によって分岐先のアドレスを受け取
り、その分岐先のアドレスによりブロックロード要求を
おこなっていた。
【０００６】
【発明が解決しようとする課題】上述した従来の緩衝記
憶装置では、先取りの命令個数がそれほど多くなく、マ
ルチプロセッサシステムによる構成においては、他プロ
セッサとのメモリアクセス競合が発生する為、メモリか
らのデータ取り出し時間が長くなり、そのため装置の性
能低下は避けられないという問題点がある。
憶装置では、先取りの命令個数がそれほど多くなく、マ
ルチプロセッサシステムによる構成においては、他プロ
セッサとのメモリアクセス競合が発生する為、メモリか
らのデータ取り出し時間が長くなり、そのため装置の性
能低下は避けられないという問題点がある。
【０００７】
【課題を解決するための手段】本発明の装置は、セット
アソシアティブ方式のキャッシュを備えた緩衝記憶装置
に於いて、ブロックロードに後続するブロックのヒット
・ミスヒットを判定する後続サーチ判定回路と、ブロッ
クロードリプライデータのオペレーションコードを判定
して分岐命令がない時に次ブロックロード要求可能と判
断するＯＰコード検出回路と、前記後続サーチ判定回路
からのミスヒット判定信号と前記ＯＰコード検出回路か
らのブロックロード要求可能信号とによって、次ブロッ
クロート要求指示を主記憶制御装置に出力するサーチ判
定回路とを有することを特徴とする。
アソシアティブ方式のキャッシュを備えた緩衝記憶装置
に於いて、ブロックロードに後続するブロックのヒット
・ミスヒットを判定する後続サーチ判定回路と、ブロッ
クロードリプライデータのオペレーションコードを判定
して分岐命令がない時に次ブロックロード要求可能と判
断するＯＰコード検出回路と、前記後続サーチ判定回路
からのミスヒット判定信号と前記ＯＰコード検出回路か
らのブロックロード要求可能信号とによって、次ブロッ
クロート要求指示を主記憶制御装置に出力するサーチ判
定回路とを有することを特徴とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。本例は、主記憶装置からライン１００によ
り主記憶制御装置を経由し、さらにライン１０１により
送られてきたデータを登録するデータ登録部２、登録デ
ータに対応したアドレスをライン１０２を通して受け取
り登録するタグ部３、ライン１０３により送られた要求
済みブロックロードアドレスの次ブロックのヒット／ミ
スヒットを判定する後続サーチ判定回路４、ライン１０
１を通して送られてきたブロックロードリプライデータ
のオペレーションコードから分岐命令があるか否かを判
断するＯＰコード検出回路５、後続サーチ判定回路４か
らライン１０４を通して送られてくる信号と、ＯＰコー
ド検出回路５からライン１０７を通して送られてくる信
号により、次ブロックロード要求をするか否かを判定す
るサーチ判定回路６から構成される。
ク図である。本例は、主記憶装置からライン１００によ
り主記憶制御装置を経由し、さらにライン１０１により
送られてきたデータを登録するデータ登録部２、登録デ
ータに対応したアドレスをライン１０２を通して受け取
り登録するタグ部３、ライン１０３により送られた要求
済みブロックロードアドレスの次ブロックのヒット／ミ
スヒットを判定する後続サーチ判定回路４、ライン１０
１を通して送られてきたブロックロードリプライデータ
のオペレーションコードから分岐命令があるか否かを判
断するＯＰコード検出回路５、後続サーチ判定回路４か
らライン１０４を通して送られてくる信号と、ＯＰコー
ド検出回路５からライン１０７を通して送られてくる信
号により、次ブロックロード要求をするか否かを判定す
るサーチ判定回路６から構成される。
【００１０】後続サーチ判定回路４は、要求済みブロッ
クロードアドレスに１ブロック加算を行い、次ブロック
ロードアドレスを作成して、タグ部３に送り、タグ部３
から索引されたアドレスについて一致／不一致検出を行
い、一致（ヒット）すれば、有効なデータは、命令の発
行順に従い、データ登録部２からライン１０９とサーチ
判定回路を通してライン１１０によってＣＰＵへ送られ
る。一方、不一致と検出されると（ミスヒット）、主記
憶制御装置へブロックロード要求を発行する。
クロードアドレスに１ブロック加算を行い、次ブロック
ロードアドレスを作成して、タグ部３に送り、タグ部３
から索引されたアドレスについて一致／不一致検出を行
い、一致（ヒット）すれば、有効なデータは、命令の発
行順に従い、データ登録部２からライン１０９とサーチ
判定回路を通してライン１１０によってＣＰＵへ送られ
る。一方、不一致と検出されると（ミスヒット）、主記
憶制御装置へブロックロード要求を発行する。
【００１１】上記ヒット及びミスヒットのケースにおい
て次ブロックロードアドレスをタグ部３へ送るタイミン
グは、一般的には前のブロックロードリプライデータが
戻ってきたタイミングではなく、発行する命令（デー
タ）が一定数を割り込んだ時に送る様になっている。分
岐があった場合には、従来と同様に、分岐先テーブルに
従ってブロックロードアドレスは分岐先アドレスによっ
て索引を行う。
て次ブロックロードアドレスをタグ部３へ送るタイミン
グは、一般的には前のブロックロードリプライデータが
戻ってきたタイミングではなく、発行する命令（デー
タ）が一定数を割り込んだ時に送る様になっている。分
岐があった場合には、従来と同様に、分岐先テーブルに
従ってブロックロードアドレスは分岐先アドレスによっ
て索引を行う。
【００１２】図２は、図１に示した実施例の詳細図であ
る。
る。
【００１３】後続サーチ判定回路４は、図３に示される
とおり、加算器２０，アドレス比較器２，インバータ２
２，Ｂ／Ｌ中フラグ２４及びセレクタ２５から成る。Ｂ
／Ｌ中フラグ２４は、ブロックロード中であれば
“１”、そうでなければ“０”がセットされる。セレク
タ２５はＢ／Ｌ中フラグ２４が“０”ならサーチ判定回
路６からの索引アドレス、“１”なら加算器２０の出力
を選択する。アドレス比較器２１は、セレクタ２５の出
力とタグ部３からのアドレスと比較し、一致（ヒット）
すれば“１”、不一致（ミスヒット）なら“０”を出力
し、インバータ２２はこれを反転する。
とおり、加算器２０，アドレス比較器２，インバータ２
２，Ｂ／Ｌ中フラグ２４及びセレクタ２５から成る。Ｂ
／Ｌ中フラグ２４は、ブロックロード中であれば
“１”、そうでなければ“０”がセットされる。セレク
タ２５はＢ／Ｌ中フラグ２４が“０”ならサーチ判定回
路６からの索引アドレス、“１”なら加算器２０の出力
を選択する。アドレス比較器２１は、セレクタ２５の出
力とタグ部３からのアドレスと比較し、一致（ヒット）
すれば“１”、不一致（ミスヒット）なら“０”を出力
し、インバータ２２はこれを反転する。
【００１４】尚、加算器２０は索引アドレスに３２を加
算する。これは、本実施例では、１ブロックを３２バイ
トとしたため、索引アドレスの次ブロックアドレスを生
成することを意味する。
算する。これは、本実施例では、１ブロックを３２バイ
トとしたため、索引アドレスの次ブロックアドレスを生
成することを意味する。
【００１５】セレクタ２９は、Ｂ／Ｌ中フラグ２４が
“０”なら索引アドレス、“１”なら加算器２０の出力
を選択してアドレスバッファ２３に格納する。タグ部３
は、このアドレスバッファ２３の出力で索引され、その
出力をアドレス比較器２１に出力する。セレクタ２９及
びアドレスバッファ２３は、説明の便宜上、タグ部３と
分離して図示しているが、物理的にはタグ部３に含ま
れ、それ故に、図１では明示していない。
“０”なら索引アドレス、“１”なら加算器２０の出力
を選択してアドレスバッファ２３に格納する。タグ部３
は、このアドレスバッファ２３の出力で索引され、その
出力をアドレス比較器２１に出力する。セレクタ２９及
びアドレスバッファ２３は、説明の便宜上、タグ部３と
分離して図示しているが、物理的にはタグ部３に含ま
れ、それ故に、図１では明示していない。
【００１６】サーチ判定回路は、図３に示されるとお
り、２つのセレクタ３ａ、３ｂと、アンドゲート３ｃ
と、加算器３ｄとを含む。セレクタ３ａは、分岐信号が
“０”（分岐でない）なら加算器３ｄの出力、分岐信号
が“１”（分岐である）なら分岐先アドレスを選択す
る。尚、分岐信号及び分岐アドレスは分岐先テーブル
（図示省略）に登録されている。また、セレクタ３ｂ
は、リプライ信号が“０”（リプライがない）なら０、
“１”（リプライがある）なら３２を出力する。
り、２つのセレクタ３ａ、３ｂと、アンドゲート３ｃ
と、加算器３ｄとを含む。セレクタ３ａは、分岐信号が
“０”（分岐でない）なら加算器３ｄの出力、分岐信号
が“１”（分岐である）なら分岐先アドレスを選択す
る。尚、分岐信号及び分岐アドレスは分岐先テーブル
（図示省略）に登録されている。また、セレクタ３ｂ
は、リプライ信号が“０”（リプライがない）なら０、
“１”（リプライがある）なら３２を出力する。
【００１７】従って、加算器３ｄは、分岐でない場合に
は、リプライがないなら索引アドレスをそのまま、リプ
ライがあれば索引アドレスに３２を加算して出力し、分
岐である場合には、リプライがない分岐アドレスをその
まま、リプライがあれば分岐アドレスに３２を加算して
出力する。
は、リプライがないなら索引アドレスをそのまま、リプ
ライがあれば索引アドレスに３２を加算して出力し、分
岐である場合には、リプライがない分岐アドレスをその
まま、リプライがあれば分岐アドレスに３２を加算して
出力する。
【００１８】ＯＰコード検出回路５は、図３に示すとお
り、４つのＯＰコード比較器２７−１，２７−２，２７
−３，２７−４と分岐命令検出器２８とを含む。ＯＰコ
ード比較器２７−１〜２７−４は、Ｂ／Ｌリプライデー
タ（３２バイトのブロックデータ）について、８バイト
構成の命令語を４つ並列して、あらかじめ埋め込まれて
いる分岐ＯＰ情報２６と比較する。その結果、どれか一
つの命令語が分岐命令であれば分岐命令検出器２８は
“０”をアンドゲート３ｃに出力する。
り、４つのＯＰコード比較器２７−１，２７−２，２７
−３，２７−４と分岐命令検出器２８とを含む。ＯＰコ
ード比較器２７−１〜２７−４は、Ｂ／Ｌリプライデー
タ（３２バイトのブロックデータ）について、８バイト
構成の命令語を４つ並列して、あらかじめ埋め込まれて
いる分岐ＯＰ情報２６と比較する。その結果、どれか一
つの命令語が分岐命令であれば分岐命令検出器２８は
“０”をアンドゲート３ｃに出力する。
【００１９】以上の結果、アンドゲート３ｃは、次ブロ
ックアドレスがミスヒットし、かつ当該命令語が分岐命
令でない場合にブロックロード要求を出すことになる。
ックアドレスがミスヒットし、かつ当該命令語が分岐命
令でない場合にブロックロード要求を出すことになる。
【００２０】いま、キャッシュ索引を実施してミスヒッ
トと判定された時、ライン１１１を通して主記憶制御装
置に対してブロックロードアドレス、ライン１１２を通
してブロックロード要求を発行する。加算器３２は、ブ
ロックロード要求中に、発行されたブロックロードアド
レスに３２を加算する。アドレスバッファ２３は、３２
が加算され、ライン１０５’によって送付されてくるア
ドレスを格納する。アドレス比較器２４は、アドレスバ
ッファ２３の出力によってタグ部３から索引された情報
をライン１０６を通して受け付け、３２加算されたアド
レスの上位アドレスと比較して一致判定する。
トと判定された時、ライン１１１を通して主記憶制御装
置に対してブロックロードアドレス、ライン１１２を通
してブロックロード要求を発行する。加算器３２は、ブ
ロックロード要求中に、発行されたブロックロードアド
レスに３２を加算する。アドレスバッファ２３は、３２
が加算され、ライン１０５’によって送付されてくるア
ドレスを格納する。アドレス比較器２４は、アドレスバ
ッファ２３の出力によってタグ部３から索引された情報
をライン１０６を通して受け付け、３２加算されたアド
レスの上位アドレスと比較して一致判定する。
【００２１】ミスヒットと判定された時、ライン１０４
を通してサーチ判定回路６へ後続のブロックロードがミ
スヒットしたことを通知する。さらに主記憶装置から主
記憶制御装置を通し、さらにライン１０１を通して送ら
れてきた１ブロック（３２Ｂ）データ（命令語：８Ｂ幅
とする）のＯＰコードを、予め格納してあった分岐ＯＰ
情報２６の内容とＯＰコード比較回路２７−１〜２７−
４において比較して、その比較結果情報から１ブロック
の中に１つも分岐命令がないことを検出する。
を通してサーチ判定回路６へ後続のブロックロードがミ
スヒットしたことを通知する。さらに主記憶装置から主
記憶制御装置を通し、さらにライン１０１を通して送ら
れてきた１ブロック（３２Ｂ）データ（命令語：８Ｂ幅
とする）のＯＰコードを、予め格納してあった分岐ＯＰ
情報２６の内容とＯＰコード比較回路２７−１〜２７−
４において比較して、その比較結果情報から１ブロック
の中に１つも分岐命令がないことを検出する。
【００２２】サーチ判定回路６では、後続サーチ判定回
路４からライン１０４を通して送られてきたミスヒット
情報、及びＯＰコード検出回路５からライン１０７を通
して送られてきた分岐命令を含まれていないという情報
により、後続のブロックロード要求を発行することを判
定する。また、分岐命令があった場合には、加算器３ｄ
は分岐先のアドレスを受付て次ブロックロードアドレス
を作成し、後続サーチ判定回路４へライン１０３によっ
て索引アドレスを供給する。
路４からライン１０４を通して送られてきたミスヒット
情報、及びＯＰコード検出回路５からライン１０７を通
して送られてきた分岐命令を含まれていないという情報
により、後続のブロックロード要求を発行することを判
定する。また、分岐命令があった場合には、加算器３ｄ
は分岐先のアドレスを受付て次ブロックロードアドレス
を作成し、後続サーチ判定回路４へライン１０３によっ
て索引アドレスを供給する。
【００２３】図３は、本発明の第２の実施例のブロック
図であり、図１に示した第１の実施例における後続サー
チ判定回路４及びＯＰコード検出回路５の代りに、タグ
部７，データ登録部８及び使用頻度情報登録部９から成
る分岐先データ登録部１０を設けている。
図であり、図１に示した第１の実施例における後続サー
チ判定回路４及びＯＰコード検出回路５の代りに、タグ
部７，データ登録部８及び使用頻度情報登録部９から成
る分岐先データ登録部１０を設けている。
【００２４】図４は、分岐先データ登録部１０の詳細図
であり、本図によれば、タグ部７は４つの分岐先アドレ
スバッファ３０−１〜３０−４と、これと１：１対応の
４つのアドレス比較回路３１−１〜３１−４と、データ
選択信号作成回路３２とで構成されていることがわか
る。また、データ登録部８は、分岐先アドレスバッファ
３０−１〜３０−４と１：１対応の４つの分岐先データ
バッファ３３−１〜３３−４と、ブロック選択回路３４
とで構成され、また使用頻度情報登録部９はライン１０
２が入力し、サーチ判定回路１１と接続されている。
であり、本図によれば、タグ部７は４つの分岐先アドレ
スバッファ３０−１〜３０−４と、これと１：１対応の
４つのアドレス比較回路３１−１〜３１−４と、データ
選択信号作成回路３２とで構成されていることがわか
る。また、データ登録部８は、分岐先アドレスバッファ
３０−１〜３０−４と１：１対応の４つの分岐先データ
バッファ３３−１〜３３−４と、ブロック選択回路３４
とで構成され、また使用頻度情報登録部９はライン１０
２が入力し、サーチ判定回路１１と接続されている。
【００２５】分岐先アドレスバッファ３０−１〜３０−
４と分岐先データバッファ３３−１〜３３−４には、よ
く使用される４つのブロックに対応するアドレスとデー
タが登録され、その制御は使用頻度情報登録部９におけ
る使用頻度情報に基づいて行われる。この使用頻度情報
は、当該ブロックがロードされるか、又はアドレス比較
回路３１−１〜３１−４においてヒット判定されたとき
にカウントアップされる。
４と分岐先データバッファ３３−１〜３３−４には、よ
く使用される４つのブロックに対応するアドレスとデー
タが登録され、その制御は使用頻度情報登録部９におけ
る使用頻度情報に基づいて行われる。この使用頻度情報
は、当該ブロックがロードされるか、又はアドレス比較
回路３１−１〜３１−４においてヒット判定されたとき
にカウントアップされる。
【００２６】いま、ライン１０２を通して、ブロックロ
ードされてくると、分岐先アドレスバッファ３０−１〜
３０−４のうちの一つに入力するが、その選択は、サー
チ判定回路１１が使用頻度情報に基づいて出力するライ
ン１２５上の信号により行われる。そして、分岐先デー
タバッファ３３−１〜３３−４のうち、対応するものに
分岐先データが登録されることになる。
ードされてくると、分岐先アドレスバッファ３０−１〜
３０−４のうちの一つに入力するが、その選択は、サー
チ判定回路１１が使用頻度情報に基づいて出力するライ
ン１２５上の信号により行われる。そして、分岐先デー
タバッファ３３−１〜３３−４のうち、対応するものに
分岐先データが登録されることになる。
【００２７】また、サーチ判定回路１１が出力する索引
アドレスはライン１２４を通してアドレス比較回路３１
−１〜３１−４に導かれ、それぞれ分岐先アドレスバッ
ファ３０−１〜３０−４の内容と比較される。その結
果、ヒットすれば、データ選択信号作成回路３２は選択
信号を作成し、ブロック選択回路３４は、この選択信号
に応答して、分岐先データバッファ３３−１〜３３−４
のうちの対応するものの出力をサーチ判定回路１１に出
力する。サーチ判定回路１１は、これをＣＰＵに送出す
るとともに、使用頻度情報をカウントアップする。
アドレスはライン１２４を通してアドレス比較回路３１
−１〜３１−４に導かれ、それぞれ分岐先アドレスバッ
ファ３０−１〜３０−４の内容と比較される。その結
果、ヒットすれば、データ選択信号作成回路３２は選択
信号を作成し、ブロック選択回路３４は、この選択信号
に応答して、分岐先データバッファ３３−１〜３３−４
のうちの対応するものの出力をサーチ判定回路１１に出
力する。サーチ判定回路１１は、これをＣＰＵに送出す
るとともに、使用頻度情報をカウントアップする。
【００２８】本実施例によれば、頻繁に使用される分岐
先命令を含むブロックロードデータは、メモリにアクセ
スされることなく、分岐先データバッファ３３−１〜３
３−４から直接にＣＰＵに出力されることになるが、本
効果は、前回実行した結果と同一方向、同一分岐先アド
レスが実行される確率が高いというソフトウェアの特性
に基づく。
先命令を含むブロックロードデータは、メモリにアクセ
スされることなく、分岐先データバッファ３３−１〜３
３−４から直接にＣＰＵに出力されることになるが、本
効果は、前回実行した結果と同一方向、同一分岐先アド
レスが実行される確率が高いというソフトウェアの特性
に基づく。
【００２９】また、本実施例は、第１の実施例におい
て、リプライデータに分岐命令が検出された場合には、
次ブロックロードをできないことに鑑み考案されたもの
である。
て、リプライデータに分岐命令が検出された場合には、
次ブロックロードをできないことに鑑み考案されたもの
である。
【００３０】
【発明の効果】本発明によれば、マルチプロセッサシス
テムなどメモリアクセスなどの競合が発生し、命令の先
取りが必要な緩衝記憶装置において、ハードウェア量を
それほど増やさずに次の命令の供給ができる為、競合等
による大幅な性能低下を阻止できる効果がある。
テムなどメモリアクセスなどの競合が発生し、命令の先
取りが必要な緩衝記憶装置において、ハードウェア量を
それほど増やさずに次の命令の供給ができる為、競合等
による大幅な性能低下を阻止できる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示した第１の実施例の詳細図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図２に示した第２の実施例の詳細図である。
【図５】従来の緩衝記憶装置を示すブロック図である。
１ 緩衝記憶装置 ２ データ登録部 ３ タグ部 ４ 後続サーチ判定回路 ５ ＯＰコード検出回路 ６ サーチ判定回路 ７ タグ部 ８ データ登録部 ９ 使用頻度情報登録部 １０ 分岐先データ登録部 １１ サーチ判定回路 ２０，３ｄ 加算器 ２１ アドレス比較器 ２２ インバータ ２３ アドレスバッファ ２４ Ｂ／Ｌ中フラグ ２５，２９，３ａ，３ｂ セレクタ ２６ 分岐ＯＰ情報 ２７−１〜２７−４ ＯＰコード比較器 ２８ 分岐命令検出器 ３０−１〜３０−４ 分岐先アドレスバッファ ３１−１〜３１−４ アドレス比較回路 ３２ データ選択信号作成回路 ３３−１〜３３−４ 分岐先データバッファ ３４ ブロック選択回路 ４０ 分岐先テーブル ４１ サーチ判定回路。
Claims (2)
- 【請求項１】 セットアソシアティブ方式のキャッシュ
を備えた緩衝記憶装置に於いて、 ブロックロードに後続するブロックのヒット・ミスヒッ
トを判定する後続サーチ判定回路と、ブロックロードリ
プライデータのオペレーションコードを判定して分岐命
令がない時に次ブロックロード要求可能と判断するＯＰ
コード検出回路と、前記後続サーチ判定回路からのミス
ヒット判定信号と前記ＯＰコード検出回路からのブロッ
クロード要求可能信号とによって、次ブロックロート要
求指示を主記憶制御装置に出力するサーチ判定回路とを
有することを特徴とする緩衝記憶装置。 - 【請求項２】 特に分岐命令によって頻度で使用される
分岐先データを必要頻度に応じて格納する分岐先データ
登録部を設け、頻繁に使われる分岐命令は前記分岐先デ
ータ登録部から供給するように制御することを特徴とす
る請求項１記載の緩衝記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062850A JPH08263286A (ja) | 1995-03-22 | 1995-03-22 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062850A JPH08263286A (ja) | 1995-03-22 | 1995-03-22 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263286A true JPH08263286A (ja) | 1996-10-11 |
Family
ID=13212206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062850A Pending JPH08263286A (ja) | 1995-03-22 | 1995-03-22 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263286A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140824A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | |
| JPS63136229A (ja) * | 1986-11-28 | 1988-06-08 | Nec Corp | 命令取出し装置 |
| JPH03212736A (ja) * | 1990-01-17 | 1991-09-18 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0683621A (ja) * | 1992-08-31 | 1994-03-25 | Fujitsu Ltd | フェッチ方式 |
-
1995
- 1995-03-22 JP JP7062850A patent/JPH08263286A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140824A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | |
| JPS63136229A (ja) * | 1986-11-28 | 1988-06-08 | Nec Corp | 命令取出し装置 |
| JPH03212736A (ja) * | 1990-01-17 | 1991-09-18 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0683621A (ja) * | 1992-08-31 | 1994-03-25 | Fujitsu Ltd | フェッチ方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970408 |