JPH03212736A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、更に詳述すれば、分岐
命令処理機構によりパイプライン処理の乱れを抑制して
多段パイプライン処理機構を効率的に動作させて高度の
処理能力を発揮し得るデータ処理装置に関する。

〔従来の技術］ 第６図は従来のデータ処理装置において一般的に採用さ
れているパイプライン処理機構の概略の構成例を示す模
式図である。

図中１１は命令フェッチステージ（ＩＰステージ）】２
は命令デコードステージ（Ｄステージ）、１３はオペラ
ンドアドレス計算ステージ（Ａステージ）、１４はオペ
ランドフェッチステージ（Ｆステージ）、１５は命令実
行ステージ（Ｅステージ）である。

１Ｆステージ１１は図示しないメモリから命令コートを
フェッチしてＤステージ１２へ出力する。Ｄステージ１
２はＩＦステージ１１がフェッチした命令コードをデコ
ートし、そのデコード結果をＡステージ１３へ出力する
。Ａステージ１３は命令コート中で指定されたオペラン
ドの実効アドレスを計算し、その結果をＦステージ１４
へ出力する。Ｆステージ１４はＡステージ１３から人力
されたオペランドアドレスに従ってメモリからオペラン
ドアドレスをフェッチし、Ｅステージ１５へ出力する。

Ｅステージ１５はＦステージ１４から入力されたオペラ
ンドを対象として命令コード中で指定された演算を実行
し、更に必要な場合はその演算結果をメモリにストアす
る。

上述のよう′に、従来のデータ処理装置ではパイプライ
ン処理機構により各命令で指定される処理は一例として
５つに分解されて順次処理される。

それぞれの５つの処理は異なる命令に対しては並列動作
させることが可能であり、理想的には５段のパイプライ
ン処理機構により５個の命令を同時並列的に処理して、
パイプライン処理を採用しない場合に比して最大で５倍
の処理能力を有するデータ処理装置が得られる。

パイプライン処理の手法は上述の如く、データ処理装置
の処理能力を大幅に向上させ得るため、処理速度が高い
データ処理装置では広く採用されている。

しかし、パイプライン処理は常に理想的な状態で動作す
るという保証はない。パイプライン処理における問題の
一つとして、分岐命令の処理が挙げられる。

たとえば、第６図に示す如き構成のパイプライン処理機
構により分岐命令をＥステージ１５において処理した後
、別の分岐命令をＩＦステージ１１が処理する場合には
、パイプライン処理が大きく乱れる。その様子を第７図
の従来のデータ処理装置における分岐命令の処理手順を
示す模式図を参照して説明する。

第７図Ｇこおいては、命令ＩＮ３及び命令ｌＮｌ２が分
岐命令である。命令ＩＮ３が実行されると、既にパイプ
ライン処理が開始されている命令ＩＮ４．　　命令ＩＮ
Ｓ、　　命令ＩＮ６．　　命令ＩＮ７はキャンセルされ
、命令ＩＮ３の分岐先命令である命令ＩＮＩＩの処理が
新たにＩＦステージ１１から開始される。

命令ＩＮ３がＥステージ１５で実行されてから命令ＩＮ
ＩＩがＥステージ１５で実行されるまでには４命令分の
処理時間が無駄になる。

命令ｌＮｌ２についても同様に４命令分の処理時間が無
駄になる。

この無駄時間は分岐命令の実行後に処理されるべき命令
のフェッチが分岐命令に対する全パイプライン処理が終
了した後に行われるために生じる。

従って、パイプライン処理の段数が多ければ多い程、無
駄時間も長くなる。

このような、分岐命令の実行に際するパイプライン処理
の乱れを抑制する目的で、ＩＦステージ１１において命
令をフェッチする時点で分岐命令の分岐先を予測し、そ
の分岐命令がＥステージ１５において実行される以前に
命令のフェンチ先を予め分岐先へ変更する先行分岐処理
が採用されている。

このような先行分岐処理をブリブランチ処理と称する。

第８図は上述のようなブリブランチ処理に使用される従
来のデータ処理装置のブランチターゲットバッファ（Ｂ
ＴＢ）の構成例を示す模式図である。

なお、この第８図に示す構成は本願発明者らが先に特願
平１−２１３５５７号として出願している発明である。

ＢＴＢ１６０は、複数のエントリにて構成され、それぞ
れのエントリは分岐命令アドレスフィールドエントリが
有効であるか否かを示す有効ビットフィールド、分岐先
アドレスフィールド及びプリブランチ時の命令フェッチ
先切換えタイミングを制御するシーケンス制御フィール
ドにて構成されている。

分岐命令アドレスフィールドには、分岐命令のアドレス
が登録される。分岐先アドレスフィールドにはそれぞれ
の分岐命令が分岐した場合の分岐先アドレスが登録され
る。

Ｅステージ１５において分岐命令が分岐を発生すると、
その命令のアドレスと分岐先アドレスとが対になってそ
れぞれＢＴＢ１６０の分岐命令アドレスフィールドと分
岐先アドレスフィールドとに登録され、対応する有効ビ
ットフィールドのビットが“ビにセットされる。

ＩＰステージ１１による命令のフェッチは、フェッチす
べき命令のアドレスをカウンタＱＩＮＰＣ１１５にセッ
トすることにより行われる。

ＩＦステージＩｆが命令をフェッチすると、カウンタＱ
［ＮＰＣ１１５の値であるその命令のアドレスがデコー
ダ１９０によりデコードされ、デコード結果に従ってＢ
ＴＢ１６０の対応するエントリが指定される。指定され
たＢＴＢ１６０中の分岐命令アドレスフィールドの値は
比較器１９１へ出力されるが、比較器１９１にはカウン
タＱＩＮＰＣ１１５の値も与えられており、両者は比較
器１９１で比較される。

この比較器１９１による比較結果が一致し、且つ対応す
る有効ビットフィールドのビットが“１”であれば、プ
リブランチが発生する。即ち、比較器１９１の比較結果
が一致したことを示す信号°１″と有効ビットフィール
ドの値“１″とが共にＡＮＤゲー目９２へ入力されるの
で、その“１″出力がプリブランチ発生信号として分岐
先アドレスレジスタ１６１及びシーケンス制御機構１６
２に与えられる。

これにより、分岐先アドレスレジスタ１６１　はＢＴＢ
１６０中の分岐先アドレスフィールドからの出力をラッ
チし、またシーケンス制御機構１６２はＢＴＢ１６０中
のシーケンス制御フィールドからの出力をラッチする。

ンーケンス嗜１１２１１　ｆｉｌ　４Ｊ　１６２にラッ
チされた値がカウンタＱＩＮＰＣＩＩ５に与えられるこ
とにより、命令フェッチシーケンスが分岐先アドレスレ
ジスタ１６１にラッチされている値、即ちＢＴＢ１６０
中の分岐先アドレスフィールドの値に変更される。換言
すれば、ＢＴＢ１６０のシーケンス制御フィールドから
出力される値により、カウンタＱ［ＮＰＣ１１５にセッ
トされる値が次のアドレスであるか、分岐先アドレスで
あるかが決定される。

以上により、ＩＰステージ１１は分岐命令をフェッチし
た場合、その分岐命令の分岐先の命令を次に直ちにフェ
ッチすることが出来る。即ち、命令キュー１１２には分
岐命令とこの分岐命令からの分岐先命令とが連続して格
納されている。従って、Ｄステージ１２以降の各ステー
ジにおける処理を乱すことなく命令シーケンスを変更す
ることが可能である。

〔発明が解決しようとする課題〕

上述の如く、プリブランチ処理の採用により、命令フェ
ッチステージにおいて命令フェッチシーケンスを予め分
岐先へ切換えれば、パイプライン処理の効率は一般的に
向上する。

しかし、従来のデータ処理装置に採用されているプリブ
ランチ処理では、プリブランチが発生した際に後段のパ
イプラインステージがメモリアクセスを行っていると、
そのメモリアクセスが完了した後にプ」ノブランチ先の
命令フェッチが行われることになるので、ブリブランチ
先の命令データの取込みが遅れる。

本発明はこのような事情に鑑みてなされたものであり、
プリブランチが発生した直後に分岐先の命令データを供
給することが可能なデータ処理装置の提供を目的とする
６ 〔課題を解決するための手段〕 本発明のデータ処理装置では、分岐命令がフェッチされ
た場合に予めその分岐先命令を次にフェッチするために
使用されるテーブルに、各分岐命令それぞれの分岐先命
令データそのものを格納するための分岐先命令データフ
ィールドを備えている。

〔作用〕

本発明のデータ処理装置では、分岐命令のフェッチに際
して予めその分岐命令の分岐先命令へ分岐する場合に、
分岐先命令データそのものがチーフルの分岐先命令デー
タフィールドに格納されているので、分岐が発生した際
にパイプラインの後段のステージでメモリアクセスが行
われている場合にも、分岐先命令データフィールドがら
分岐先〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（ｌｌｒａ能ブロノブロック」 第４図は本発明のデータ処理装置の一構成例を示すプロ
ンク図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部５１．命令デコード部５２、　ＰＣ
計算部５３８　オペランドアドレス計算部５４マイクロ
ＲＯＭ部５５．データ演算部５６．外部ハスインターフ
ェイス部５７に分かれる。

第４図では、その他にＣＰＵ外部ヘアドレスを出力する
ためのアドレス出力回路５８と、ＣＰＵ外部とデータを
入出力するためのデータ入出力回路５９とを他の機能ブ
ロック部と分けて示した。

（１，１）　　ｒ命令フェッチ部」 命令フェッチ部５１には、命令キュー１１２（第１図参
照）とその制御部等があり、次にフェッチすべき命令の
アドレスを決定してＣＰＵ外部のメモリから命令をフェ
ッチする。

次にフェッチすべき命令のアドレスは、後述する命令キ
ュー１１２（第１図参照）へ入力すべき命令のアドレス
として専用のカウンタにて計算される。

分岐あるいはジャンプが発生した場合には、新たな命令
のアドレスがＰＣ計算部５３またはデータ演算部５６か
ら転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部５７を通して、フェッチすべ
き命令のアドレスがアドレス出力回路５８からＣＰ［Ｉ
外部へ出力されることにより、データ入出力回路５９か
ら命令コードがフェッチされる。

そして、バッファリングした命令コードの内、次にデコ
ードすべき命令コードが命令デコード部５２へ出力され
る。

（１，２）　　ｒ命令デコード部」 命令デコード部５２においては、基本的には１６ビツト
（ハーフワード）単位で命令コードがデコードされる。

このブロックには命令コードの第１ハーフワードに含ま
れるオペレーションコードをデコートするＦＨＷデコー
ダ、第２．第３ハーフワードに含まれるオペレージタン
コードをデコートするＮＦＨ−デコーダ、アドレッシン
グモードをデコードするアドレッシングモードデコーダ
が含まれる。

これらＦＨ−デコーダ、ＮＦＨＷデコーダ、アドレッシ
ングモードデコーダを一括して第１デコーダと称する。

ＦＦＩＷデコーダあるいはＮＦＨ−デコーダの出力を更
にデコードしてマイクロＲＯＭのエントリアドレスを計
算する第２デコーダ及びオペランドアドレス計算の際の
パイプラインコンフリクトをチエツクするアドレス計算
コンフリクトチエツク機構も命令デコード部５２に含ま
れる。

命令デコード部５２は命令フェッチ部５１から入力され
た命令コードを２クロツク（１ステツプ）につき０〜６
ハイトずつデコードする。デコード結果の内、データ演
算部５６での演算に関係する情報がマイクロＲＯＭ部５
５へ、オペランドアドレス計算に関係する情報がオペラ
ンドアドレス計算部５４へ、ｐｃ計算に関係する情報が
ｐｃ計算部５３へそれぞれ出力される。

（１，３）　　ｒマイクロＲＡＭ部」 マイクロＲＯＭ部５５には、主にデータ演算部５６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ、　　マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。

マイクロ命令はマイクロＲＯＭから２クロツク（ｌステ
ップ）に１度読出される。マイクロシーケンサはマイク
ロプログラムで示されるシーケンス処理の他に、例外１
割込及びトラップ（この３つを合わせてＥＩＴと称する
）の処理をハードウェア的に受付ける。またマイクロＲ
ＯＭ部５５はストアバッファの管理も行う。

マイクロＲＯＭ部５５には命令コードに依存しない割込
みあるいは演算実行結果によるフラッグ情報と、第２デ
コーダの出力等の命令デコード部の出力が入力される。

マイクロデコーダの出力は主にデータ演算部５６に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロックへも出力され
る。

（１，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４は命令デコード部５２のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。このブ
ロックではオペランドのアドレス計算に関するほとんど
の処理が行われる。メモリ間接アドレッシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたＩ１０領域に入るか否かのチエツク
もこのオペランドアドレス計算部５４で行われる。

アドレス計算結果は外部バスインターフェイス部５７へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部から入力される。

メモリ間接アドレッシングを行う際は外部ハスインター
フェイス部５７を通してアドレス出力回路５８からＣＰ
Ｕ外部へ参照すべきメモリアドレスが出力されることに
より、データ入出力部５９から入力された間接アドレス
値が命令デコード部５２をそのまま通過してフェノ°チ
される。

（１，５）　　ｒＰｃ計算部」 ＰＣ計算部５３は命令デコート部５２から出力されるＰ
Ｃ計算に関係する情報によりハートワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置は可変長命令セットを有してお
り、命令をデコードしなければその命令の長さが判らな
い。このため、ＰＣ計算部５３は命令デコード部５２か
ら出力される命令長をデコード中の命令のｐｃ値に加算
することにより次の命令のｐｃ値を作り出す。

ｐｃ計算部５３の計算結果は各命令のｐｃ値として命令
のデコード結果と共に出力される。

（１，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＡＭ部５５の出力情報に従って各命令の機
能を実現するに必要な演算をレジスタと演算器とで実行
する。

演算対象となるオペランドがアドレスあるいは即値であ
る場合は、データ演算部５６はオペランドアドレス計算
部５４で計算されたアドレスあるいは即値を外部ハスイ
ンクフェイス部５７を通して得る。

また、演算対象となるオペランドがＣＰＵ外部のメモリ
にある場合は、アドレス計算部５４で計算されたアドレ
スをハスインクフェイス部５７がアドレス出力回路５８
から出力することにより、データ演算部５６はＣＰＵ外
部のメモリからフェッチしたオペランドをデータ入出力
回路５９から得る。

演算器としてはＡＬＵ、　　バレルシフタ、プライオリ
ティエンコーダあるいはカウンタ　シフトレジスタなど
がある。レジスタと主な演算器との間は３バスで結合さ
れており、１つのレジスタ間演算を指示する１マイクロ
命令は２クロツク（１ステツプ）で処理される。

データ演算時にＣＰＩＩ外部のメモリをアクセスする必
要がある場合は、マイクロプログラムの指示により外部
バスインターフェイス部５７を通してアドレス出力回路
５８からアドレスがＣＰＵ外部へ出力されることにより
、データ入出力回路５９を通して目的のデータがデータ
演算部５６ヘフエ、チされる。

データ演算部５６がＣＰＵ外部のメモリからデータをリ
ートする場合は、リートすべきデータのアトレス力くへ
Ａｌレジスタ７６にセットされ、そのアドレスが外部ハ
スインターフェイス部５７を通してアドレス出力回路５
８から出力されることにより、デクがデータ入出力回路
５９から後述するＤＤハス１０Ｂ（第１図参照）を通し
てＤＤＲＩレジスタ７７（第１１参照）へ取込まれる。

データ演算部５６がＣＰＵ外部のメモリへデータをライ
トする場合は、ライトすべきデータのアドレスがＡＡＩ
レジスタ７６にセットされ、そのアドレスが外部ハスイ
ンターフェイス部５７を通してアドレス出力回路５８か
ら出力されることにより、後述するＤＤＲ２レジスタ７
８（第１図参照）にセットされているデータがＤＤハス
１０８を通してデータ入出力回路５９からＣＰＵ外部へ
出力される。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部５６が得た場合は、これを
命令フェッチ部１１とＰＣ計算部１３とへ出力する。

（１，７）　　ｒｌＬ９Ｂハスインターフェイス部」外
部バスインターフェイス部５７は本発明のデータ処理装
置の外部バスでの通信を制御する。メモリのアクセスは
すべてクロック同量で行われ、最小２クロックサイクル
（１ステツプ）で行うことかできる。

メモリに対するアクセス要求は命令フェッチ部５１、オ
ペランドアドレス計算部５４及びデータ演算部５６から
独立に生じる。更ムこ、オペランドプリフェッチを行う
ためのアクセス要求も生じる。

外部ハスインターフェイス部５７はこれらのメモリアク
セス要求を調停する。更に、メモリとＣＰＵとを結ぶデ
ータバスサイズである３２ビツト（１ワード）の整置境
界を跨ぐメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界を跨くことが検知されて
２回のメモリアクセスに分解されて行われる。

プリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理もこ
の外部ハスインク−フェイス部５７で行われる。

命令フェッチ部５１からのアクセス要求がある場合は、
後述するＣＡＭレジスタ■４２（第１圀参照）にアクセ
ス対象のアドレスがセットされる。アドレス計算部５４
からのアクセス要求がある場合は、ＩＡレジスタ１２５
にアクセス対象のアドレスがセットされる。データ演算
部５６からのアクセス要求がある場合は、ＡＡＩレジス
タ７６にアクセス対象のアドレスがセットされる。

オペランドのプリフェッチのためのアクセス要求がある
場合は、ＦＡレジスタ１２７にセットされたアクセス対
象のアドレスがＡＡババス０７へ出力されることにより
、ＣＰＵ外部のメモリから外部バスインターフェイス部
５７ヘオペランドデータがフェッチされる。フェッチさ
れたオペランドデータはＤＯハス１０８を通じて５ＤＡ
ＴＡ８０へ入力される。また、アクセスに使用されたＡ
Ａハス１０７上のアドレスがＳＣ１Ｍ７９へ入力される
。

ＳＣＡＭ７９！：　５ＤＡＴＡ８０ト＋！　−ｉｔ指示
ｖＡ９０ニより相互に接続されている。５ＤＡＴ＾８０
には整置された４バイトのデータが２個まで入る。ＳＣ
ＡＭ７９には５ＤＡＴＡ８０中のデータに対応するアド
レスが入る。５ＤＡＴＡ８０へのデータの入力は整置さ
れた上で行われるが、そのデータをデータ演算部５６が
取出して使用する際には、任意のアドレスから任意のデ
ータ長（但し、４バイト以内）を取出すことが可能であ
る。

（２）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第５
図に模式的に示される如く構成されている。

命令のブリフェッチを行う命令フェッチステージ（ＩＰ
ステージ）３１．　　命令のデコードを行うデコードス
テージ（Ｄステージ）３２．　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（＾ステー
ジ）３３．　　マイクロＲＯＭアクセス（特にＲステー
ジ３６と称す）を行う部分とオペランドのブリフェッチ
（特に叶ステージ３７と称す）を行う部分とからなるオ
ペランドフェッチステージ（Ｆステージ）３４．　　命
令を実行する実行ステージ（Ｅステージ）３５の５段構
成を本発明のデータ処理装置のパイプライン処理の基本
とする。

Ｅステージ３５では１段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立して動作する。各ステージ
は１回の処理を最小２クロック（１ステツプ）で行うこ
とができる。従って、理想的には２クロツク（ｌステッ
プ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行えるように設計さ
れている。また、本発明のデータ処理装置では複数のメ
モリオペランドを持つ命令に対しては、メモリオペラン
ドの数に基づいてデコード段階で複数のパイプライン処
理単位（ステップコード）に分解してパイプライン処理
を行う。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号公報に詳しく開示されている。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コード４０そのものである。Ｄステージ３２からＡ
ステージ３３へ渡される情報は命令で指定された演算に
関するもの（Ｄコード４１と称す）と、オペランドのア
ドレス計算に関係するもの（＾コード４２と称す）との
２つがある。

Ａステージ３３からＦステージ３４へ渡される情報はマ
イクロプログラムルーチンのエントリアドレスあるいは
マイクロプログラムのパラメータ等を含むＲコード４３
と、オペランドのアドレスとアクセス方法指示情報等を
含むＦコード４４との２つである。

Ｆステージ３４からＥステージ３５へ渡される情報は演
算制御情報とリテラル等を含むＥコード４５と、オペラ
ンドあるいはオペランドアドレス等を含むＳコード４６
との２つである。

Ｅステージ３５以外のステージで検出されたＥＩＴは、
そのコードがＥステージ３５へ到達する迄はＢＩＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＦステージ３１からＦス
テージ３４までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Ｅステージ３５
以外で検出されたＥＩＴは、それが検出されたことがス
テップコード中に記録されて次のステージへ伝えられる
のみである。

（２，１）　　ｒパイプライン処理単位」（２，１，１
）　　ｒステップコードへの命令の分解」本発明のデー
タ処理装置では、上述のパイプライン機構の特徴を生か
したパイプライン処理を行う。

Ｄステージ３２では“２バイトの命令基本部子〇〜４バ
イトのアドレッシング拡張部”、′多段間接モード指定
部十アドレフシング拡張部”又は命令固有の拡張部を１
つのデコード単位として処理する。

各回のデコード結果をステップコードと称し、Ａステー
ジ３３以降ではこのステップコードをパイプライン処理
の単位としている。ステップコードの数は命令毎に固有
であり、多段間接モード指定を行わない場合は、１つの
命令は最小１個、最大３個のステップコードに分かれる
。多段間接モード指定が行われた場合はそれだけステッ
プコードが増加する。

（２，１，２）　　ｒプログラムカウンタの管理」本発
明のデータ処理装置のパイプライン上に存在するステッ
プコードは全て別命令に対するものである可能性があり
、このためプログラムカウンタの値はステップコード毎
に管理される。全てのステップコードは、そのステップ
コードを発生した命令のプログラムカウンタ値を存する
。

ステップコードに付属してパイプラインの各ステージを
流れるプログラムカウンタ値はステッププログラムカウ
ンタ（ＳＰＣ）と称する。ＳＰＣはパイプラインの各ス
テージ間を次々と受渡されていく。

（２，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの人出カステップコードには第５図
に示したように便宜玉名′前が付けられている。

ｔた、ステップコードはオペレーションコードに関する
処理を行い、マイクロプログラムのエントリアドレス及
びＥステージ３５に対するパラメータ等になる系列と、
Ｅステージ３５のマイクロ命令に対するオペランドにな
る系列との２系列がある。

（２，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＰステージ）３１は命令をメモリある
いはブランチバッファからフェッチして命令キュー１１
２（第１図参照）へ入力し、Ｄステージ３２に対して命
令コードを出力する。命令キュー１１２への入力は整置
された４ハイド単位で行われる。

メモリから命令をフェッチする場合は、整置された４バ
イトにつき最小２クロック（１ステツプ）を要する。ブ
ランチターゲットバッファ１６０（ＢＴＢ：第１図及び
第２図参照）がヒツトした場合は、整置された４バイト
につき１クロフクでフェッチ可能である。命令キュー１
１２の出力単位は２ハイド毎に可変であり、２クロツク
の間に最大６バイトまで出力できる。また、分岐の直後
には命令キュー１１２をバイパスして命令基本部２バイ
トを直接命令デコーダへ転送することも可能である。

ブランチターゲットバッファ１６０への命令の登録及び
クリア等の制御、ブリフェッチ先の命令のアドレスの管
理及び命令キュー１１２の制御もＩＦステージ３１で行
う。

１Ｆステージ３１で検出するＦＡＴには、命令をメモ、
りからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（２，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力された命令コードをデコードする。

デコードは命令デコード部５２０ＦＩＩＷデコーダ、ｊ
ｉＦＨ−デコーダ及びアドレッシングモードデコーダを
合わせた第１デコーダを使用して、２クロツク（ｌステ
ップ）単位に１度行ない、１回のデコード処理で０〜６
バイトの命令コードを消費する（ＲＥＴ命令の復帰先ア
ドレスを含むステンプコーどの出力処理などでは命令コ
ードを消費しない）。Ｄステージ３２は１回のデコード
でＡステージ３３に対してアドレス計算情報としてのＡ
コード４２である約３５ピントの制御コードと最大３２
ビ／トのアドレス修飾情報と、オペレーションコードの
中間デコード結果としてのＤコード４１である約５０ビ
ツトの制御コードと、８ビツトのリテラル情報とを出力
する。

Ｄステージ３２では、各命令のｐｃ計算部５３の制御命
令キュー１１２からの命令コードの出力処理をも行う。

Ｄステージ３２で検出するＥＩＴには予約命令例外があ
る。また、ＩＦステージ３１から転送されてきた各種Ｂ
ＩＴはステップコード内にエンコードする処理をしてＡ
ステージ３３へ転送する。

（２，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部５２の第２デコーダを使用してオペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部５４でオペランドアドレスの計算を行う処理
である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスク、メモリの書込み予約及びマイ
クロプログラムのエントリアドレスとマイクロプログラ
ムに対するパラメータなどを含むＲコート４３の出力を
行う。なお、レジスタあるいはメモリの書込み予約は、
アドレス計算で参照したレジスタやメモリの内容がパイ
プライン上を先行する命令で書換えられることにより誤
ったアドレス計算が行われるのを防ぐためのものである
。レジスタあるいはメモリの書込み予約はデッドロック
を避けるため、ステップコード毎ではなく命令毎に行う
。

レジスタ及びメモリへの書込み予約については特願昭６
２−１４４３９４号に詳細に開示されている。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従いオペランドアドレス計算部５４で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をＦコード４４として出力する。

この際、アドレス計算に伴うレジスタ及びメモリの読出
し時にコンフリクトチエツクが行われ、先行命令がレジ
スタあるいはメモリへの書込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がＥステージ
３５で書込み処理を終了するまで待機する。また、オペ
ランドアドレス及びメモリ間接参照のアドレスがメモリ
にマツプされたｌ１０ｔｉｉ域に入るか否かのチエツク
も行われる。

Ａステージ３３で検出するＥＩＴには予約命令例外。

特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシング時のオペランドブレイクポイ
ントヒントによるデバッグトラップがある。Ｄコード４
１又はＡコード４２自体がＥＩＴを発生したことを示し
ていれば、Ａステージ３３はそのコードに対してアドレ
ス計算処理をせず、そのＥＩＴをＲコード４３及びＦコ
ード４４へ伝える。

（２，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４も処
理が大きく２つに分かれる。一方はマイクロＲＯＭのア
クセス処理であり、特にＲステージ３６と称する。他方
はオペランドプリフェッチ処理であり、特にＯＦステー
ジ３７と称する。Ｒステージ３６とＯＦステージ３７と
は必ずしも同時に動作するわけではなく、メモリアクセ
ス櫓が獲得できるか否か等に依存して独立に動作する。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コートであるＥコード４５を生成
するためのマイクロＲＯ）ｌアクセスとマイクロ命令デ
コード処理とである。１つのＲコード４３に対する処理
が２つ以上のマイクロプログラムステップに分解される
場合、マイクロＲＯＭはＥステージ３５で使用され、次
のＲコード４３はマイクロＲＯＭアクセス待ちになる。

Ｒコード４３に対するマイクロＲＯＭアクセスが行われ
るのは、その前のＥステージ３５での最後のマイクロ命
令実行の時である。本発明のデータ処理装置では、はと
んどの基本命令は１マイクロプログラムステツプで行わ
れるため、実際にはＲコード４３に対するマイクロＲＯ
Ｍアクセスが次々と行われることが多い。

Ｒステージ３６で新たに検出するＥＩＴはない。Ｒコー
ド４３が命令処理再実行型のＥＴＴを示している場合は
そのＥＩＴ処理に対するマイクロプログラムが実行され
るので、Ｒステージ３６はそのＲコード４３に従ったマ
イクロ命令をフェッチする。

Ｒコード４３が奇数アドレスジャンプトランプを示して
いる場合、Ｒステージ３６はそれをＥコード４５によっ
て伝える。これはプリブランチに対するもので、Ｅステ
ージ３５ではそのＥコード４５で分岐が生じなければそ
のプリブランチを有効として奇数アドレスジャンプトラ
ンプを発生する。

（２，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４バイト以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
したオペランドアドレス自体あるいは即値をＥステージ
３５に転送する場合にはオペランドプリフェッチは行わ
ず、Ｆコード４４の内容をＳコード４６として転送する
。

プリフェッチしようとするオペランドと、Ｅステージ３
５が書込み処理を行おうとするオペランドとが一致する
場合は、オペランドプリフェッチはメモリからは行われ
ずにバイパスして行われる。

また、ｌ１０８ｉ域に対してはオペランドプリフェッチ
を遅延させ、先行命令の処理が全て完了するまで待って
オペランドフェッチを行う。

ＯＦステージ３７で検出されるＢＩＴには、ハスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒツトによるデバッグトラップ
がある。

Ｆコード４４がデバッグトラップ以外のＥＩＴを示して
いる場合はそれをＳコード４６へ転送し、オペランドプ
リフェッチは行われない。Ｆコード４４がデバッグトラ
ンプを示している場合はそのＦコード４４に対してＥＩ
Ｔを示していない場合と同し処理をすると共にデバッグ
トラップがＳコード４６へ伝えられる。

（２，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は全てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、あるいはＥＩＴ処理が起動されたりした場合
は、ＩＦステージ３１からＦステージ３４までの間に行
われた処理は全て無効化される。Ｅステージ３５はマイ
クロプログラムにより制御され、Ｒコード４３に示され
たマイクロプログラムのエントリアドレスからの一連の
マイクロプログラムを実行することにより命令を実行す
る。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従って、マイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ３５はデータ演算部５６にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することもできる。

Ｅステージ３５では、Ａステージ３３で行われたレジス
タ及びメモリに対する書込み予約をオペランドの書込み
後に解除される。

また、条件分岐命令がＥステージ３５で分岐を発生した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐「歴の書換えが行われる。

Ｅステージ３５で検出されるＥＩＴには、ハスアクセス
例外、アドレス変換例外、デバッグトラップ。

奇数アドレスジャンプトラップ、予約機能例外。

不正オペランド例外、予約スタックフォーマット例外、
ゼロ除算トラップ、無条件トラップ、条件トラップ３遅
延コンテキストトラツプ、外部割込。

遅延割込、リセット割込、システム障害がある。

Ｅステージ３５で検出されたＥＦＴは全てＥＩＴ処理さ
れるが、Ｅステージ以前のＩＦステージ３１からＦステ
ージ３４の間で検出され且つＲコード４３あるいはＳコ
ード４６に反映されているＥＩＴは必ずしもＢＩＴ処理
されるとは限らない。ＩＦステージ３１からＦステージ
３４の間で検出されたが、先行の命令がＥステージ３５
でジャンプ命令が実行されたなどの原因でＥステージ３
５まで到達しなかったＥＩＴは全てキャンセルされる。

そのＥＩＴを起こした命令はそもそも実行されなかった
ことになる。

外部割込及び遅延割込は命令の切目でＥステージ３５に
直接受付けられ、マイクロプログラムにより必要な処理
が実行される。その他の各種ＢＩＴの処理はマイクロプ
ログラムにより実行される。

（２，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ランチと出力ラソチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終わり、そ
の処理結果を出力ラッチから次のステージの入力ランチ
へ転送し、自身のステージの入力ランチに次の処理に必
要な入力信号が総て揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する人力信号が全て有効となり、今
の処理結果を後段のステージの入力ランチに転送して出
力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロ、クタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力う・ノチから次のステージの入力ランチ
への転送を行う場合には次のステージの大カラ、チが空
き状態になっている必要があり、次のステージの入力ラ
ンチが空きでない場合もパイプラインステージは待ち状
態（出力待ち）になる。必要なメモリアクセス権が獲得
できなかったり、処理しているメモリアクセスにウェイ
トが挿入されたり、その他のパイプラインコンフリクト
が生じると各ステージの処理自（３）「分岐命令の処理
」 本発明のデータ処理装置においては、上述のように多段
構成のパイプライン処理を採用しているため、分岐命令
を実行した際のオーバヘッドが大きい。このオーバヘッ
ドを小さくするためにＩＦステージ１１においてブリブ
ランチ処理を行っている。

プリブランチ処理はＥステージ１５において分岐する代
わりにＩＦステージ１１において予め分岐することによ
り、可及的早期において分岐先命令をパイプライン処理
機構へ取込むことを目的としている。

また、本発明のデータ処理装置のプリブランチ処理は可
変長の分岐命令にも対応可能であり、従来の固定長の分
岐命令にのみ対応可能であったプリブランチ処理に比し
て、処理可能な分岐命令の数が大幅に増加する。

本発明のデータ処理装置に限らず、−船釣にデータ処理
装置では分岐命令が実行される開度は非常に高く、この
ためプリブランチ処理による性能向上の効果は大きい。

（３，１）　　ｒ分岐命令の種類」 本発明のデータ処理装置では、命令フェッチステージに
おいてブリブランチを行う命令をブリブランチ命令と称
す。このプリブランチ命令には、無条件分岐命令のよう
に、必ず分岐する命令も含まれる。

本発明のデータ処理装置が有する分岐命令は、分岐条件
がスタティックであるかグイナミソクであるか及び分岐
先がスタティックであるかグイナミソクであるかにより
計４種類に分類される。しかし、本発明のデータ処理装
置においては以下の２種類の命令をプリブランチ命令と
して扱う。

第１は、分岐条件及び分岐先共にスタティックな命令で
ある。この種の命令には無条件分岐命令（ＢＲＡ）とサ
ブルーチン呼出し命令（ＢＳＲ）とがある。

第２は、分岐条件がグイナミソクで分岐先がスタティッ
クな命令である。この種の命令には、条件分岐命令（Ｂ
ｃｃ）とループ制御命令（ＡＣＢ）とがある。

（３，２）　　ｒ分岐命令処理回路の機能構成」第１図
は本発明のデータ処理装置の全体の構成を示すブロック
図である。

第１図には、命令フェッチ部５１．命令デコード部５２
．’ＰＣ計算部５３．オペランドアドレス計算部５４゜
データ演算部５６．外部バスインターフェイス部５７の
それぞれに含まれる内部回路の構成と、アドレス出力回
路５８．データ入出力回路５９等が示されている。

命令デコーダ１１１　とｐｃ加算器１３２の入力側及び
アドレス加算器１２４の入力側とは、ディスプレースメ
ント値５分岐命令の変位値を転送するＤＩＳＰバス１０
０にて接続されている。

命令デコーダ１１１　とアドレス加算器１２４の入力側
とは、ステップコード生成に使用された命令コード長、
スタックブツシュモード時のブリデクリメント値等を転
送する補正値バス１０２とでも接続されている。

命令デコーダ１１１　とｐｃ加算器１３２の入力側とは
、ステップコード生成に使用した命令コード長を転送す
る命令長ハス１０１　とでも接続されている。

レジスタファイル１４４とアドレス加算器１２４の入力
側とは、レジスタファイル１４４に蓄えられているアド
レス値を転送するＡバス１０３で接続されている。

命令デコーダ１１１には命令キュー１１２から命令コー
ドが入力される。命令デコーダ１１１の出力部には、プ
リブランチ処理により条件分岐命令の分岐条件指定フィ
ールドをＥステージ１５へそのまま出力するか、条件指
定を反転して出力するかを選択する分岐条件生成回路１
１４が備えられている。

命令長ハス１０１の値とＤＩＳＰバス１００の値とを入
力とし、いずれかを選択して出力する被加算値選択回路
１３１の出力と、Ｄステージ１２においてデコードされ
た命令のｐｃ値を保持するＤＰＣ１３５の値またはステ
ップコードの切目毎の作業用ｐｃ値を保持するＴＰＣ１
３４の値のいずれかとはＰＣ加算器１３２へ入力される
。

ｐｃ加算器１３２の出力はｐｃ加算器出力ラうチ１３３
にランチされた後、ＰＯババス０５へ出力される。

ＰＯハス１０５は、ラッチＴＰＣ１３４，ランチＤＰＣ
１３５Ａステージ１３において処理中の命令のｐｃ値を
保持するラッチＡＰＣ１３６とに接続している。

ＴＰＣ１３４にはＥステージ１５で分岐あるいはジャン
プが生じた際に新たな命令アドレスを入力するためのＣ
Ａババス０４からの入力経路もある。

補正値バス１０２の出力とＤＩＳＰバス１００の出力と
はディスプレースメント選択回路１２２へ人力され、い
ずれか一方がアドレス加算器１２４へ入力される。

ＤＩＳＰハス１００の出力とＡバス１０３の出力とはベ
ースアドレス選択回路１２３へ入力され、いずれか−方
がアドレス加算器１２４へ入力される。

アドレス加算器１２４は、ディスプレースメント選択回
路１２２の出力、ベースアドレス選択回路１２３の出力
及びＡバス１０３から入力された値をシフトすることに
より、１倍、２倍、４倍、８倍の値をとるインデックス
値生成回路１２１の出力の３つ値を入力として３値加算
を行う。

アドレス加算器１２４の出力値はアドレス加算器出力ラ
ッチ１２５を通してＡＯＳバス１０６出力される。

ＡＯハス１０６は、メモリ間接アドレッシング時に、Ａ
Ａハス１０７を通じてアドレス出力回路５８からＣＰＵ
外部ヘアドレス値を出力する際にそのアドレス値を保持
するランチｌＡｌ２６と、Ｆステージ１４におけるオペ
ランドフェッチ時に、ＡＡババス０７を通してアドレス
出力回路５８からＣＰＵ外部へオペランドアドレス値を
出力する際にそのオペランドアドレス値を保持するラン
チＦＡ１２７とに接続されている。

ランチＦＡ１２７は、アドレス加算器１２４により計算
されたオペランドアドレスをＥステージ１５で使用する
ためにオペランドアドレス値を保持するラッチ５Ａ１４
１への出力経路を有する。

ランチ５Ａ１４１は、データ演算部５Ｇの汎用データバ
スであるＳバス１０９への出力経路を有する。

命令のアドレスを転送するＣＡババス０４はＰＣ加算器
出力ララッチ３３と、ラッチＴＰＣ１３４と、命令フェ
ッチ部５１がブリフェッチする命令コードのアドレスを
管理するカウンタ口ＩＮＰＣ１１５と、命令フェッチの
ためのアドレスをＡＡババス０７を通してアドレス出力
回路５８からＣＰＵ外部へ出力する際にその値を保持す
るラッチＣＡＡ１４２と、Ｅステージ１５において分岐
あるいはジャンプが生じた際に新たな命令アドレスをＳ
ハス１０９から入力するＥＢレジスタ１４３とに接続さ
れている。

ラッチＡＰＣ１３６は、Ａバス１０３と、Ｆステージ１
４において処理中の命令のｐｃ値を保持するためのラッ
チＦＰＣ１３７とへの出力経路を有する。

ラッチＦＰＣ１３７は、Ｅステージ１５において処理中
の命令のｐｃ値を保持するラッチＣＰＣｌ３８への出力
経路を有する。

ラッチＣＰＣｌ３８は、Ｓバス１０９と、ＢＴＢ１６０
の分岐命令アドレスフィールドとに出力経路を有する。

レジスタファイル１４４は汎用レジスタあるいは作業用
レジスタ等にて構成されており、Ｓバス１０９とＡバス
１０３とへの出力経路を有し、Ｄバス１１０からの入力
経路を有する。

データ演算部５６の演算機構であるデータ演算器１４５
は、Ｓハス１０９からの入力経路を有し、Ｄハス１１０
への出力経路を有している。

ＢＴＢ　（ブランチターゲットバッファ）１６０は詳細
は後述するが６４エントリで構成されており、各エント
リは分岐命令アドレスフィールド　（２５ビツト）有効
ビットフィールド（１ビツト）、　次フェッチアドレス
フィールド（３１ビツト）、　シーケンス制御フィール
ド（２ビツト）及び分岐先命令データフィールド　（３
２ビツト）で構成されている　（第２図参照）。

有効ビットフィールドは対応するエントリが有効か否か
を示すフィールドであり、シーケンス制御フィールドは
、プリブランチが生した際の命令フェッチシーケンスを
切換えるタイミングを制御するフィールドである。

分岐命令アドレスをＢＴＢ１６０に登録するために、ラ
ッチＣＰＣＩ３ＢからＢＴＢ１６０への経路が設けられ
ている。また、プリブランチが発生した際にフェッチす
る命令のアドレスを登録するために、ＣＡハス１０４か
らＢＴＢ１６０への経路が設けられている。

次フェッチアドレスレジスタ１６１　は、ＢＴＢ１６０
から出力される次フェッチアドレススフイールドの上位
３０ビツトをラッチしておき、命令フェッチシーケンス
が切換わるタイミングでカウンタＱＩＮＰＣ１１５へ値
を出力する。

シーケンス制御機構１６２はダウンカウンタにて構成さ
れており、ＢＴＢ１６０のシーケンス制御フィールドの
値を取込み、命令フェッチが行われる都度値をカウント
ダウンする。そして、シーケンス制御機ｌ１１６２は計
数値が“Ｏ”になると命令シーケンスを切換える制御信
号を出力する。

（３，３）　　ｒプリブランチの処理方法」第１図に示
した本発明のデータ処理装置の構成の内の、プリブラン
チ処理に特に関係が深い部分の詳細な構成を第２図のブ
ロック図に示す。

ＢＴＢ１６０は６４エントリで構成され、各エントリは
分岐命令アドレスフィールド（２５ビツト）、　有効ビ
ットフィールド（２ビツト）１次フェッチアドレスフィ
ールド（３１ビツト）、　シーケンス制御フィルド（２
ビツト）及び分岐先命令データフィールド　（３２ビツ
ト）にて構成される。

分岐命令アドレスフィールドには、分岐命令アドレスの
上位２４ビツトと、最下位から２番目の１ビツトとが登
録される。

次フェッチアドレスフィールドには、分岐先の命令アド
レスに“４”を加えた値の上位３１ビツトが登録される
。

分岐先命令データフィールドには、それぞれに対応する
分岐命令が分岐した場合の分岐先命令データが登録され
る。

次フェッチアドレスレジスタ１６１　は３０ビツトであ
り、ＢＴＢ１６０の次フェッチアドレスフィールドの出
力の上位３０ビツトをラッチする。

シーケンス制御機構１６２は、ＢＴＢ１６０のシーケン
ス制御フィールドの出力値を取込み、命令フェッチが行
われる都度、その値をカウントダウンする。

シーケンス制御機構１６２はカウント値が０″になると
、命令フェッチシーケンスを次フェッチアドレスに切換
える制御信号を出力する。

１６３はプリブランチ時に使用されるＰＯＯ値をラッチ
するブリブランチ出力ポインタレジスタＰＢＲＡＰＯで
あり、プリブランチが発生した際の命令キュ１１２の出
力ポインタレジスタＰＯ１６５を調整する。

１９０はデコーダであり、カウンタＱＩＮＰＣ１１５の
下位６ビノトをデコートしてＢＴＢ１６０の一致すエン
トリを選択する。即ち、デコーダ１９０はＢＴＢ１６０
のエントリ検索手段として機能する。

１９１は比較器であり、分岐命令アドレスフィールドの
上位２４ビ、トの出力値とカウンタＱｒＮＰＣ１１５の
上位２４ビツトとを比較し、一致すれば一致信号１７９
を２人力のＡＮＤゲー目９２の一方の入力として出力す
る。

ＡＮＤゲート１９２の他方の入力には有効ピントフィー
ルドの１ビツトの出力値１８０が与えられている。　　
ＡＮＤゲート１９２は両人力が共に“１”であれば、プ
リブランチ発生信号１７１（“１″）を出力して次フェ
ッチアドレスレジスタ１６１及びシーケンス制御機構１
６２へ与える。即ち、このＡＮＤゲート１９２はＢＴＢ
１６０の有効ビットフィールドの有効性を判断する手段
として機能する。

その他に、カウンタＱＩＮＰＣ１１５，命令キュー１１
２命令キューの入力ポインタレジスタＰ１１６４．　　
命令デコーダ１１１等が備えられている。

入力ポインタレジスタＰ１１６４．　　出力ポインタレ
ジスタＰＯ１６５，プリブランチ出力ポインタレジスタ
ＰＢＲＡＰＯ１６３はそれぞれ３ビツト構成であり、カ
ウンタＱＩＮＰＣ１１５の値は下位側に２ビツトのデー
タ“００２を付加して命令フェッチのアドレスとして使
用される。

命令キュー１１２には、命令コードを人力するフィール
ド（１６ビツト）の他に、ブリブランチが生したことを
示すフィールド（１ビツト）がある。

命令キュー１１２の各エントリは１６ビツトで８エント
リで構成されている。

なお、本実施例では、内部キャッシュを有していないも
のとする。

以下、第１図及び第２図を参照して、分岐命令のブリブ
ランチ処理の手順を以下の４通りの場合に分けて説明す
る。

・プリブランチが発生せず、Ｅステージ１５で分岐が発
生しない場合。

・プリブランチが発生せず、Ｅステージ１５で分岐が発
生する場合。

・プリブランチが発生し、Ｅステージ１５で分岐が発生
しない場合。

・プリブランチが発生し、Ｅステージ１５で分岐が発生
する場合。

（３，３，１）　　ｒプリブランチが発生せず、Ｅステ
ージで分岐が発生しない場合」 カウンタＱＩＮＰＣ１１５の値で外部メモリに対して命
令フェッチが行われると同時に、カウンタＱＩＮＰＣ１
１５の下位６ビツトがデコーダ１９０でデコードされて
ＢＴＢ１６０の一つのエントリを選択する。

選択されたエントリの分岐命令アドレスフィールドの上
位２４ビツトとカウンタＱＩＮＰＣ１１５の上位２４ビ
ツトとが比較器１９１で比較される。比較結果が一致し
なければ、プリブランチは発生しない。また、比較結果
が一致する場合でも、選択されたエントリの有効ビット
ビットフィールドの値が“０”であれば、プリブランチ
は発生しない。プリブランチが発生しない場合、カウン
タＱＩＮＰＣ１１５の値は“１″だけインクリメントさ
れる。即ち、以降の命令のフェッチはシーケンシャルに
行われる。

外部メモリから取込まれた命令データは命令キ二一１１
２へ人力され、人力ポインタレジスタＰ１１６４は“２
”だけインクリメントされる。命令キュー１１２に入力
された命令データは出力ポインタレジスタＰＯ１６５に
従って命令バス１７０を経由し、命令デコーダ１１１へ
送られる。

命令デコーダ１１１が命令をデコードした結果、ＰＯイ
ンクリメント信号１７２が出力され、これに従ってＰＯ
±０（１６６Ｌ　ＰＯ＋１（１６７）、　ＰＯ＋２（１
６８）のいずれかの出力ポインタインクリメンタが選択
され、出力ポインタレジスタＰＯ１６５にセットされる
。

命令デコーダ１１１は命令をデコードする際にその命令
の命令長も計数し、計数結果の情報をＰＯインクリメン
ト信号１７２として出力すると共に、後段のパイプライ
ンステージへも伝送する。

次のＡステージ１３では分岐先のアドレスが計算される
。また、命令の先頭アドレスはラッチＤＰＣ１３５、ラ
ッチＡＰＣ１３６，ラッチＦＰＣ１３７を経由してＥス
テージ１５が使用するランチＣＰＣｌ３８へ伝えられる
。

命令デコーダ１１１でデコードされたプリブランチ命令
がＥステージ１５で分岐しない場合には、命令処理シー
ケンスは変更されない。

（３，３，２）　　ｒブリブランチが発生せず、Ｅステ
ージで分岐が発生する場合」 プリブランチしないブリブランチ命令がパイプライン処
理され、Ｅステージ１５に到達するまでの処理は（３，
３，１）の場合と同様である。

プリブランチしなかったプリブランチ命令がＥステージ
Ｉ５で分岐すると、そのプリブランチ命令はＢＴＢ１６
０に登録される。

プリブランチ命令のアドレスがラッチＣＰＣｌ３８から
ＢＴＢ１６０へ人力され、分岐先アドレスがεＢレジス
タ１４３からＣＡババス０４を経由し、更にインクリメ
ンタ１９３により“■”インクリメントされた後にＢＴ
８１６０へ入力される。

ランチＣＰＣｌ３８の最下位２ビツトを除く下位６ビノ
トがデコーダ１９０によりデコードされ、ＢＴＢ１６０
の一つのエントリが選択される。選択されたエントリの
分岐命令アドレスフィールドには、ランチＣＰＣｌ３８
の上位２４ビツトと最下位から２番目の１ビツトとが登
録される。

ｉｌ１尺されたエントリの次フェッチアドレスフィール
ドには、インクリメンタ１９３の出力の上位３１ビツト
が登録される。また、ブリブランチ命令のアドレスとそ
の命令長とからその命令をフェッチするに必要なメモリ
アクセスの回数が計算され、その値がシーケンス制御の
値として選択されたエントリのシーケンス制御フィール
ドに登録される。

また、選択されたエントリの有効ビットフィールドは“
１７　にセットされる。更に、Ｅステージ３５において
分岐が発生した後、最初にフェッチされた命令データが
ＤＤババス０８を経由してＢＴＢ１６０の分岐命令デー
タフィールドに登録される。

Ｅステージ１５におけるＢＴＢ１６０の登録動作と、Ｉ
Ｆステージ１１におけるＢＴＢ１６０の参照動作とが同
時に起こった場合には登録動作が優先される。

（３，３，３）　　ｒブリブランチが発生し、Ｅステー
ジで分岐が発生しない場合」 カウンタＱＩＮＰＣ１１５の値で外部メモリに対して命
令フェッチが行われると同時に、カウンタＱＩＮＰＣ１
１５の下位６ビノトがデコーダ１９０でデコードされて
ＢＴＢ１６０の１エントリが選択される。

選択されたエントリの分岐命令アドレスフィールドの上
位２４ビツトとカウンタΩＩＮＰＣ１１５の上位２４ビ
ツトとが比較器１９１で比較され、比較結果が−致し且
つ選択されたエントリの有効ビットフィールドの値が“
ビであればプリブランチが発生する。

この際、プリブランチ発生信号１７７が次フエ。

チアドレスレジスタ１６１　とシーケンス制御機構１６
２とへ出力される。

プリブランチ発生信号１７７により次フェッチアドレス
レジスタ１６１はＢＴＢ１６０の次フェッチアドレスフ
ィールドからの出力の上位３０ビツトをラッチし、ラッ
チ１７４はＢＴＢ１６０の次フェッチアドレスフィール
ドの下位１ビツトをランチする。シーケンス制御機構１
６２はＢＴＢ１６０のシーケンス制御フィールドからの
出力（２ビ、ト）をラッチする。

シーケンス制御フィールドには分岐命令全体が取込まれ
るのに必要な命令フェッチの回数がセットされている。

シーケンス制御機構１６２中の値が“０″になると命令
シーケンス切換え信号１７８が出力される。

この命令ンーケンス切換え信号１７８の出力により、次
フェッチアドレスレジスタ１６１の値がカウンタＱＩＮ
ＰＣ１１５にセットされる。また、インクリメント後の
入力ポインタレジスタＰ１１６４の上位２ビツトがプリ
ブランチ出力ポインタレジスタＰＢＲＡＰＯ１６３の上
位２ビツトに、ラッチ１７４の値がプリフランチ出力ポ
インタレジスタＰＢＲＡＰＯ１６３の下位ｌビットにそ
れぞれセットされる。更に、分岐先命令データフィール
ドの値３２ビットが命令キュー１１２に供給される。

分岐命令の最後がワード境界で終わっていない場合及び
分岐先の命令の先頭がワード境界から始まっていない場
合には、命令キュー１１２の中で分岐命令と分岐先命令
との間に無効なコードが挿入される。プリブランチ出力
ポインタレジスタＰＢＲＡＰＯ１６３はこの無効なコー
ドを補正するために使用される。

第３図にプリブランチが発生した場合の命令キュー１１
２内での分岐命令と分岐先命令との関係を示す。

第３図（ａｌに示されているのは、分岐命令（ハツチン
グを付して示す）の最後がワード境界で終わっており、
分岐先命令（クロスハツチングを付して示す）の先頭が
ワード境界から始まっていない場合、 第３図（ｂｌに示されているのは、分岐命令の最後がワ
ード境界で終わっておらず、分岐先命令の先頭がワード
境界から始まっている場合、第３図ｔｃ＋に示されてい
るのは、分岐命令の最後がワード境界で終わっておらず
、分岐先命令の先頭がワード境界から始まっていない場
合である。

第３図（ａｌ、　（ｂｌ及び（Ｃ１のいずれの場合も、
分岐命令と分岐先命令との間に無効なコードが介在して
おり、これを調整するためにプリブランチ出力ポインタ
レジスタＰＢＲＡＰＯ１６３が使用される。

プリブランチを発生した分岐命令が命令キュー１１２へ
取込まれる際に、ＢＴＢ１６０の分岐先アドレスフィー
ルドの最下位ビットを参照することにより、その先頭の
ハーフワードに対応するエントリのプリブランチ発生フ
ィールドが“１１にセットされる。

プリブランチを発生した分岐命令が命令デコーダ１１１
へ送られる際には、命令データと同時にプリブランチ命
令信号１７１が送られ、プリブランチを発生した命令で
あることが伝達される。

命令デコーダ１１１がプリブランチを発生した命令のデ
コードを完了すると、ＰＯインクリメント信号１７２の
代わりにプリブランチ命令デコード完了信号１７３が出
力される。

セレクタ１７６はプリブランチ命令デコード完了信号１
７３を受取ると、プリブランチ出力ポインタレジスタＰ
ＢＲＡＰＯ１６３の出力を選択して出力ポインタレジス
タＰＯ１６５にセットする。これによって、分岐命令と
分岐先命令との間に介在する無効なコートは無視される
。

命令デコーダ１１１はデコードした命令がプリブランチ
した命令であることを示す情報を後段のパイプラインス
テージへ伝達する。また、ＰＣ計算部５３において分岐
先のアドレスが計算され、次の命令のｐｃ値とされる。

更に、分岐条件生成回路１１４によりプリブランチした
命令の分岐条件を反転する。

また、プリブランチの予測が外れた場合には命令シーケ
ンスを分岐命令の次の命令に戻す必要がある。このため
、Ａステージ１３においてプリブランチ命令のアドレス
とプリブランチ命令の命令長とを加算して次の命令のア
ドレスを計算する。

これは、ランチＡＰＣ１３６の値をＡバス１０３及びベ
ースアドレス選択回路１２３を通じてアドレス加算器１
２４へ送り、プリブランチ命令の命令長を補正値ハス１
０２及びディスプレースメント選択回路１２２を通じて
アドレス加算器１２４へ送り、インデックス値生成回路
１２１から“０”を出力することで、アドレス加算器１
２４により計算されてアドレス加算器出力ラッチ１２５
にセットされる。

このアドレスはＡＯババス０６及びランチＦＡＩ２７を
通してラッチＳ　Ａ　１４４へ伝送され、Ｅステージ１
５で使用される。

プリブランチしたプリブランチ命令がＥステージ１５で
分岐しない場合には、Ｅステージ１５では命令シーケン
スは変更されない。

（３，３，４）　　ｒブリブランチが発生し、Ｅステー
ジで分岐が発生する場合」 プリブランチを発生したプリブランチ命令が命令デコー
ダ１１１でデコードされ、Ｅステージ１５に到達するま
での処理は（３，３，３）と同様である。

プリブランチを発生したプリブランチ命令がＥステージ
１５で分岐するということは、プリブランチが誤ってい
たことを意味する。そこで、プリブランチ命令の次の命
令にシーケンスを戻す必要がある。プリブランチ命令の
次の命令のアドレスはラッチ５Ａ１４１にセットされて
いるので、ランチ５Ａ１４１の値をＳバス１０９を通じ
てＥＢレジスタ１４３にセットし、Ｅステージ１５にお
いて分岐を発生する。

またＥステージ１５において分岐が発生した後、次に同
一のプリブランチ命令が実行される際にプリブランチを
発生しないようにするために、ＢＴＢ１６０中の対応す
るエントリのをビットフィールドを“０１にする。

以上に説明したプリブランチ処理においては、ＢＴＢ１
６０はダイレ′クトマノピング方式を採っているが、そ
れ以外の方式でも勿論よい。

また本実施例では、分岐先がスタティックに決定される
分岐命令のみをプリブランチ命令としているが、分岐先
がグイナミノクな分岐命令に関してもプリブランチした
分岐先が適当であるか否かをチエツクする機構を備えれ
ば、プリブランチ命令として処理することが出来る。

【発明の効果〕

以上に詳述した如く本発明によれば、分岐命令とその分
岐先命令との関係を登録しであるテーブルに分岐先命令
データフィールドを設けてそれぞれの分岐命令の分岐先
命令データそのものを予め登録しておくことにより、分
岐発生後に、パイプラインの後段におけるメモリアクセ
スの状況とは関係なく、即座に分岐先命令データが命令
キューに供給されるので、パイプライン処理機構がより
効率的に動作し、高いデータ処理能力を発揮する。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の全体の構成例を示す
ブロック図、第２図はそのブリブランチ処理に関係する
部分のより詳細な構成を示すブロック図、第３図は本発
明のデータ処理装置の命令キュー内の分岐命令と分岐先
命令との関係を示す模式図、第４図は本発明のデータ処
理装置の全体の概略構成を示すブロック図、第５図は本
発明のデータ処理装置のパイプライン処理機構の概略構
成を示す模式図、第６図は従来のデータ処理装置のパイ
プライン処理機構の概略構成を示す模式図、第７図は従
来のデータ処理装置における分岐命令の処理手順を示す
模式図、第８図は従来のデータ処理装置のブランチター
ゲソトハ・２フアの構成を示す模式図である。 １１２・・・命令キュー １６０・・・ＢＴＢ　（ブランチターゲットバッファ）
１６１・・・次フェッチアドレスレジスタ１６２・・・
シーケンス制御機構 １９０・・・デコーダ（エントリ検索手段）１９２・・
・ＡＮＤゲート　（有効性判断手段）なお、 図中、 同一符号は同一、 又は相当部分を 示す。 代 理 人 大台 増 雄 １ １２ ３ ４ ５ 第 図 弔 図

Claims (1)

【特許請求の範囲】
1. （１）フェッチすべき命令のアドレスがセットされる命
   令アドレスレジスタと、 フェッチされた命令データを格納する命令キューと、 複数のエントリにて構成され、各エントリが命令アドレ
   スを格納する分岐命令アドレスフィールドと、エントリ
   の有効性を示す情報を格納する有効エントリフィールド
   と、次にフェッチすべき命令のアドレスを格納する次フ
   ェッチアドレスフィールドと、前記命令アドレスレジス
   タにセットされるアドレスを切換えるタイミングを制御
   する情報を格納するシーケンス制御フィールドと、分岐
   先の命令データを格納する分岐先命令データフィールド
   とを含むテーブルと、 前記命令アドレスレジスタの記憶値で前記テーブルの命
   令アドレスフィールドを検索して双方の記憶値が一致す
   るエントリを検出するエントリ検索手段と、 該エントリ検索手段により検出されたエントリの有効性
   をそのエントリの有効エントリフィールドの情報により
   判断する有効性判断手段と、 該有効性判断手段が有効と判断した場合にそのエントリ
   の分岐先命令データフィールドのデータを前記命令キュ
   ーに出力するタイミング及びそのエントリの次フェッチ
   アドレスフィールドの値を前記命令アドレスレジスタに
   セットするタイミングをそのエントリのシーケンス制御
   フィールドの情報に従って制御するシーケンス制御手段
   と を備えたことを特徴とするデータ処理装置。