JPH0377138A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、更に詳述すれば、分岐
命令処理機構によりパイプライン処理の乱れを抑制して
多段パイプライン処理機構を効率的に動作させて高度の
処理能力を発揮し得るデータ処理装置に関する。

〔従来の技術〕

第６図は従来のデータ処理装置において一般的に採用さ
れているパイプライン処理機構の構成例の概略を示す模
式図である。

図中１１は命令フェッチステージ（ＩＦステージ）１２
は命令デコードステージ（Ｄステージ）、１３はオペラ
ンドアドレス計算ステージ（Ａステージ）、１４はオペ
ランドフェッチステージ（Ｆステージ）、１５は命令実
行ステージ（Ｅステージ）である。

ＩＰステージ１１は図示しないメモリから命令コードを
フェッチしてＤステージ１２へ出力する。Ｄステージ１
２はＩＦステージ１１がフェッチした命令コードをデコ
ードし、そのデコード結果をＡステージＸ３へ出力する
。Ａステージ１３は命令コード中で指定されたオペラン
ドの実効アドレスを計算し、その結果をＦステージ１４
へ出力する。Ｆステージ１４はＡステージ１３から入力
されたオペランドアドレスに従ってメモリからオペラン
ドアドレスをフェッチし、Ｅステージ１５へ出力する。

Ｅステージ１５はＦステージ１４から入力されたオペラ
ンドを対象として命令コード中で指定された演算を実行
し、更に必要な場合はその演算結果をメモリにストアす
る。

上述のように、従来のデータ処理装置ではバイプライン
処理機構により各命令で指定される処理は一例として５
つに分解されて順次処理される。

それぞれの５つの処理は異なる命令に対しては並列動作
させることが可能であり、理想的には５段のバイブライ
ン処理機構により５個の命令を同時並行的に処理して、
バイブライン処理を採用しない場合に比して最大で５倍
の処理能力を有するデータ処理装置が得られる。

パイプライン処理の手法は上述の如く、データ処理装置
の処理能力を大幅に向上させ得るため、処理速度が高い
データ処理装置では広く採用されている。

しかし、パイプライン処理は常に理想的な状態で動作す
るという保証はない。パイプライン処理における問題の
一つとして、分岐命令の処理がある。

たとえば、第６図に示す如き構成のバイブライン処理機
構により分岐命令をＥステージ１５において処理した後
、別の分岐命令をＩＦステージ１１が処理する場合には
、パイプライン処理が大きく乱れる。その様子を第７図
の従来のデータ処理装置における分岐命令の処理手順を
示す模式図を参照して説明する。

第７図においては、命令１）ｉ３及び命令ｌＮｌ２が分
岐命令である。命令ＩＮ３が実行されると、既にパイプ
ライン処理が開始されている命令ＩＮ４．　　命令ＴＮ
５．　　命令ＩＮ６．　　命令ＩＮ７はキャンセルされ
、命令ＩＮ３の分岐先命令として新たに命令［Ｎ１１の
処理がＩＰステージ１１から開始される。

命令ＩＮ３がＥステージ１５で実行されてから命令ｌＮ
１１がＥステージ１５で実行されるまでには４命令分の
処理時間が無駄になる。

命令ｌＮｌ２についても同様に４命令分の処理時間が無
駄になる。

この無駄時間は分岐命令の実行後に処理されるべき命令
のフェッチが分岐命令に対する全バイブライン処理が終
了した後に行われるために生しる。

従って、パイプライン処理の段数が多ければ多い程、無
駄時間も長くなる。

このような、分岐命令の実行に際するパイプライン処理
の乱れを抑制する目的で、ＩＰステージ１１において命
令をフェッチする時点で分岐命令の分岐先を予測し、そ
の分岐命令がＥステージ１５において実行される以前に
命令のフェッチ先を予め分岐先へ変更する先行分岐処理
が採用されている。

このような先行分岐処理をプリブランチ処理と称する。

第８図は上述のようなプリブランチ処理に使用される従
来のデータ処理装置のブランチターゲットバッファ（Ｂ
ＴＢ）の構成例を示す模式図である。

ＢＴＢは、複数のエントリにて構成され、それぞれのエ
ントリは分岐命令アドレスフィールド、エントリが有効
であるか否かを示す有効ビットフィールド及び分岐先ア
ドレスフィールドにて構成されている。

Ｅステージ１５において分岐命令が分岐を発生ずると、
その命令のアドレスと分岐先アドレスとが対になってＢ
ＴＢに登録され、対応する有効ビットが”１”になる。

この後、ＩＦステージ１１が命令をフェッチすると、Ｉ
Ｐステージ１１はその命令のアドレスとＢｒ３中の分岐
命令アドレスフィールドの値とを比較する。この比較結
果が一致し、且つ対応する有効ビットが“１”であれば
、命令フェッチシーケンスがＢｒ３中の分岐先アドレス
フィールドの値に変更される。これにより、ＩＦステー
ジ１１は分岐命令をフェッチした場合、その分岐命令の
分岐先の命令を次に直ちにフエ・ノチすることが出来る
。

従って、Ｄステージ１２以降の各ステージにおける処理
を乱すことなく命令シーケンスを変更することが出来る
。

〔発明が解決しようとする課題〕

上述の如く、プリブランチ処理の採用により、命令フェ
ッチステージにおいて命令フェッチシーケンスを予め分
岐先へ切換えれば、パイプライン処理の効率は一般的に
向上する。しかし、従来のデータ処理装置に採用されて
いるプリブランチ処理では、分岐命令が１回の命令フェ
ッチによりメモリから命令フェッチステージへ取込めな
い場合には、命令フェッチシーケンスの切換えタイミン
グが判断不可能になるため、処理出来なくなる。

本発明はこのような事情に鑑みてなされたものであり、
分岐命令が１回の命令フェッチにより取込めないような
場合である場合においても、プリブランチ処理が可能な
データ処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置では、ブランチターゲットバッ
ファに、命令フェッチシーケンスを制御するフィールド
を備えている。

〔作用〕

本発明のデータ処理装置では、分岐命令が１回の命令フ
ェッチにては取込まれないような場合においても、命令
フェッチシーケンスがそれに応し〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「機能ブロックの構成」 第４図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フエ’７チ部５１．命令デコード部５２、　Ｐ
Ｃ計算部５３．オペランドアドレス計算部５４゜マイク
ロＲＯＭ部５５．データ演算部５６．外部バスインター
フェイス部５７に分かれる。

第４図では、その他にＣＰｕ外部ヘアドレスを出力する
ためのアドレス出力回路５８と、ＣＰＵ外部とデータを
入出力するためのデータ入出力回路５９とを他の機能ブ
ロック部と分けて示した。

（１，、ｌ）　　ｒ命令フェッチ部」 命令フェッチ部５１にはブランチバッファ、命令キュー
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはＣＰＵ外部の
メモリから命令をフェッチする。

またブランチバッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ソシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１号に開示されている。

次にフェッチすべき命令のアドレスは、命令キュー１１
２（第１図参照）へ入力すべき命令のアドレスとして専
用のカウンタにて計算される。分岐あるいはジャンプが
発生した場合には、新たな命令のアドレスがＰＣ計算部
５３あるいはデータ演算部５６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部ハスインターフェイス部５７を通して、フェッチすべ
き命令のアドレスがアドレス出力回路５８からＣＰＵ外
部へ出力されるこちにより、データ入出力回路５９から
命令コードがフェッチされる。

そして、バッファリングした命令コードの内、次にデコ
ードすべき命令コードが命令デコード部５２へ出力され
る。

（１，２）　　ｒ命令デコード部」 命令デコード部５２においては、基本的には１６ビツト
（ハーフワード）単位で命令コードをデコードする。こ
のブロックには第１ハーフワードに含まれるオペレーシ
ョンコードをデコードするＰＨＷデコーダ、第２．第３
ハーフワードに含まれるオペレーションコートをデコー
ドするＮＦ）Ｉ−デコーダ、アドレッシングモードをデ
コードするアドレッシングモードデコーダが含まれる。

これらＦｌ！−デコーダ、ＮＦＨ−デコーダ、アドレッ
シングモードデコーダを一括して第１デコーダと称する
。

ＦＨ−デコーダあるいはＮＦＨＷデコーダの出力を更に
デコードしてマイクロＲＱＩ’ｌのエントリアドレスを
計算する第２デコーダ及びオペランドアドレス計算の際
のパイプラインコンフリクトをチエツクするアドレス計
算コンフリクトチエツク機構も含まれる。

命令デコード部５２は命令フェッチ部５１から人力され
た命令コードを２クロツク（ｌステップ）につきＯ〜６
バイトずつデコードする。デコード結果の内、データ演
算部５６での演算に関係する情報がマイクロＲＯＭ部５
５へ、オペランドアドレス計算に関係する情報がオペラ
ンドアドレス計算部５４へ、ｐｃ計算に関係する情報が
ｐｃ計算部５３へそれぞれ出力される。

（１，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５には、主にデータ演算部５６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ　、　　マイクロシーケンサ１マイクロ命令デコー
ダ等が含まれる。

マイクロ命令は７１″クロＲＯＭから２クロツク（１ス
テツプ）に１度読出される。マイクロシーケンサはマイ
クロプログラムで示されるシーケンス処理の他に、例外
１割込及びトラップ（この３つを合わせてＢＩＴと称す
る）の処理をハードウェア的に受付ける。またマイクロ
ＲＯＭ部５５はストアバッファの管理も行う。

マイクロＲＯＭ部５５には命令コードに依存しない割込
みあるいは演算実行結果によるフラッグ情報と、第２デ
コーダの出力等の命令デコード部の出力が入力される。

マイクロデコーダの出力は主にデータ演算部５６に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロックへも出力され
る。

（１，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４は命令デコード部５２のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。、二の
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレッシングのため
のメモリアクセスのアドレス及びオペランドアドレスが
メモリにマンプされたｌ１０ＳＪｒ域に入るか否かのチ
エツクも行われる。

アドレス計算結果は外部バスインターフェイス部５７へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部から入力される。

メモリ間接アドレッシングを行う際は外部ハスインター
フェイス部５７を通じてアドレス出力回路５８からＣＰ
Ｕ外部へ参照すべきメモリアドレスが出力されることに
より、データ入出力部５つから人力された間接アドレス
値が命令デコード部５２をそのまま通ってフヱソチされ
る。

（１，５）　　ｒＰＣ計算部」 ｐｃ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置は可変長命令セットを有してお
り、命令をデコードしなければその命令の長さが判らな
い。このため、ＰＣ計算部５３は命令デコード部５２か
ら出力される命令長をデコード中の命令のＰＣ値に加算
することにより次の命令のＰＣ値を作り出す。

ｐｃ計算部５３の計算結果は各命令のｐｃ値として命令
のデコード結果と共に出力される。

（１，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＯＭ部５５の出力情報に従って各命令の機
能を実現するに必要な演算をレジスタ≧演算器とで実行
する。

演算対象となるオペランドがアドレスあるいは即値であ
る場合は、オペランドアドレス計算部５４で計算された
アドレスあるいは即値を外部バスインタフェイス部５７
を通過させて得る。また、演算対象となるオペランドが
ＣＰＵ外部のメモリにある場合は、アドレス計算部５４
で計算されたアドレスをバスインタフェイス部５７がア
ドレス出力回路５８から出力することにより、ＣＰＵ外
部のメモリからフェッチしたオペランドをデータ入出力
回路５９から得る。

演算器としてはＡＬＩＩ、　　バレルシフタ、プライオ
リティエンコーダあるいはカウンタ、シフトレジスタな
どがある。レジスタと主な演算器との間は３バスで結合
されており、１つのレジスタ間演算を指示する１マイク
ロ命令は２クロツク（１ステツプ）で処理される。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部５７を通してアドレス出力回路５
８からアドレスがＣＰ［ｌ外部へ出力されることにより
、データ入出力回路５９を通して目的のデータがフェッ
チされる。

ＣＰＵ外部のメモリからデータをリードする場合は、ア
ドレスがＡＡＬレジスタ７６にセットされ、そのアドレ
スが外部バスインターフェイス部５７を通してアドレス
出力回路５８から出力されることにより、データがデー
タ入出力回路５９からＤＤババス０８を通してＤＤＲＩ
レジスタ７７へ取込まれる。

ＣＰＵ外部のメモリへデータをライトする場合は、アド
レスがＡＡＩレジスタ７６にセットされ、そのアドレス
が外部バスインターフェイス部５７を通してアドレス出
力回路５８から出力されることにより、ＤＤｌ？２レジ
スタ７８にセットされているデータがＤＤババス０８を
通してデータ入出力回路５９からＣＰＵ外部へ出力され
る。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部５６が得た場合は、これを
命令フェッチ部１１とｐｃ計算部１３へ出力する。

（１，７）　　ｒ外部バスインターフェイス部」外部ハ
スインターフェイス部５７は本発明のデータ処理装置の
外部バスでの通信を制御する。メモリのアクセスはすべ
てクロック同期で行われ、最小２クロックサイクル（１
ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部５１、オ
ペランドアドレス計算部５４及びデータ演算部５６から
独立に生しる。更に、オペランドプリフェッチを行うた
めのアクセス要求も生じる。

外部ハスインターフェイス部５７はこれらのメモリアク
セス要求を調停する。更にメモリとＣＰＬＩとを結ぶデ
ータバスサイズである３２ビツト（１ワード）の整置境
界を跨ぐメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界を跨ぐことが検知されて
２回のメモリアクセスに分解されて行われる。

ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理も行
われる。

命令フェッチ部５１からのアクセス要求がある場合は、
ＣＡＭレジスタ１４２にアドレスがセットされる。アド
レス計算部５４からのアクセス要求がある場合は、ＩＡ
レジスタ１２５にアドレスがセットされる。データ演算
部５６からのアクセス要求がある場合は、ＡＡ、１レジ
スタ７６にアドレスがセットされる。

オペランドのブリフェッチのためのアクセス要求がある
場合は、ＦＡレジスタ１２７にセットされたアドレスが
ＡＡハス１０７へ出力されることにより、ＣＰＵ外部の
メモリからオペランドデータがフエ・ソチされる。フェ
ッチされたオペランドデータはＤＤババス０８を通して
５ＤＡＴＡ８０へ人力される。また、アクセスに使用さ
れたＡＡハス１０７上のアドレスがＳＣ４Ｍ７９へ人力
される。ＳＣ４Ｍ７９と５ＤＡＴＡ８０とは一致指示線
９０により相互に接続されている。５ＤＡＴＡ８０には
整置された４ハイドのデータが２個まで入る。

５ＣＡ１１７９には５ＤＡＴＡ８０中のデータに対応す
るアドレスが入る。５ＤＡＴＡ８０へのデータの入力は
整置された上で行われるが、そのデータをデータ演算部
５６が取出して使用する際には、任意のアドレスから任
意のデータ長（但し、４ハイド以内）を取出す（２）「
パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第２
図に模式的に示される如く構成されている。

命令のブリフェッチを行う命令フェッチステージ（ＩＰ
ステージ）３１．　　命令のデコードを行うデコードス
テージ（Ｄステージ）３２．　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（＾ステー
ジ）３３．　　マイクロＲＯＭアクセス（特にＲステー
ジ３６と称す）を行う部分とオペランドのブリフェッチ
（特にＯＦステージ３７と称す）を行う部分とからなる
オペランドフェッチステージ（Ｆステージ）３４．　　
命令を実行する実行ステージ（Ｅステージ）３５の５段
構成をパイプライン処理の基本とする。

Ｅステージ３５では１段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立して動作する。各ステージ
は１回の処理を最小２クロック（１ステツプ）で行うこ
とができる。従って理想的には２クロツク（ｌステップ
）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号で詳しく開示されている。

ＩＰステージ３１からＤステージ３２へ渡される情報は
、命令コード４０そのものである。Ｄステージ３２から
Ａステージ３３へ渡される情報は、命令で指定された演
算に関するもの（Ｄコード４１と称す）と、オペランド
の７ドレス計算に関係するものくへコード４２と称す）
との２つがある。

Ａステージ３３からＦステージ３４へ渡される情報はマ
イクロブリグラムルーチンのエントリアドレスあるいは
マイクロプログラムのパラメータ等を含むＲコード４３
と、オペランドのアドレスとアクセス方法指示情報等を
含むＦコード４４との２つである。

Ｆステージ３４からＥステージ３５へ渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランドあるいはオペランドアドレス等を含むＳコード４
６との２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴは、
そのコードがＥステージ３５へ到達する迄はＥＦＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＦステージ３１からＦス
テージ３４までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Ｅステージ３５
以外で検出されたＢＩＴは、それが検出されたことがス
テップコード中に記録されて次のステージへ伝えられる
のみである。

（２，１）　　ｒパイプライン処理単位」（２，１，１
）　　ｒ命令コードフィールドの分類」本発明のデータ
処理装置では、上記の命令フォーマントの特徴を生かし
たパイプライン処理を行う。

Ｄステージ３２では“２バイトの命令基本部子〇〜４バ
イトのアドレッシング拡張部”、”多段間接モード指定
部子アドレッシング拡張部”又は命令固有の拡張部を１
つのデコード単位として処理する。

各回のデコード結果をステップコードと称し、Ａステー
ジ３３以降ではこのステップコードをパイプライン処理
の単位としている。ステップコードの数は命令毎に固有
であり、多段間接モード指定を行わない場合は、１つの
命令は最小１個、最大３個のステップコードに分かれる
。多段間接モード指定が行われた場合はそれだけステッ
プコードが増加する。

（２，１，２）、　　ｒプログラムカウンタの管理」本
発明のデータ処理装置のパイプライン上に存在するステ
ップコードは全て別命令に対するものである可能性があ
り、このためプログラムカウンタの値はステップコード
毎に管理される。全てのステップコードは、そのステッ
プコードのもとになった命令のプログラムカウンタ値を
有する。

ステップコードに付属してパイプラインの各ステージを
流れるプログラムカウンタ値はステンブブログラムカウ
ンタ（ＳＰＣ）　と称する。ＳＰＣはパイプラインの各
ステージ間を次々と受渡されていく。

（２，２）　　ｒ各バイブラインステージの処理」各パ
イプラインステージの人出力ステノブコドには第６図に
示したように便宜上名前が付けられている。

また、ステップコードはオペレーションコードに関する
処理を行い、マイクロプログラムのエントリアドレス及
びＥステージ３５に対するパラメータ等になる系列と、
Ｅステージ３５のマイクロ命令に対するオペランドにな
る系列との２系列がある。

（２，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１は命令をメモリある
いはブランチバッファからフェッチして命令キュー１１
２へ入力し、Ｄステージ３２に対して命令コードを出力
する。命令キュー１１２への入力は整置された４バイト
単位で行われる。

メモリから命令をフェッチする場合は、整置された４バ
イトにつき最小２クロック（１ステツプ）を要する。ブ
ランチバッファがヒツトした場合は、整置された４バイ
トにつきｌクロ・ツクでフェッチ可能である。命令キュ
ー１１２の出力単位は２バイト毎に可変であり、２クロ
ツクの間に最大６バイトまで出力できる。また、分岐の
直後には命令キュー３０１をバイパスして命令基本部２
バイトを直接命令デコーダへ転送することも可能である
。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理及び命令キュー
１１２の制御もＩＦステージ３１で行う。

ＩＦステージ３１で検出するＢＩＴには、命令をメモリ
からフェッチする際のハスアクセス例外あるいはメモリ
保護違反などによるアドレス変換例外がある。

（２，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力された命令コードをデコードする。

デコードは命令デコード部５２のＦＩＩＷデコーダ、Ｎ
ＦＩＩＷデコーダ及びアドレッシングモードデコーダを
合わせた第１デコーダを使用して、２クロフク（１ステ
ツプ）単位に１度行ない、１回のデコード処理で０〜６
バイトの命令コードを消費する（ＲＥＴ命令の復帰先ア
ドレスを含むステップコードの出力処理などでは命令コ
ードを消費しない）。Ｄステージ３２は１回のデコード
でＡステージ３３に対してアドレス計算情報としてのＡ
コード４２である約３５ヒツトの制御コードと最大３２
ビツトのアドレス修飾情報と、オペレーションコードの
中間デコード結果としてのＤコード４１である約５ｏビ
ツトの制御コードと８ビツトのリテラル情報とを出力す
る。

Ｄステージ３２では、各命令のｐｃ計算部５３の制御命
令キュー１１２からの命令コードの出力処理をも行う。

Ｄステージ３２で検出するＢＩＴには予約命令例外があ
る。また、ＩＰステージ３１から転送されてきた各種Ｂ
ＩＴはステンブコード内にエンコードする処理をしてＡ
ステージ３３へ転送する。

（２，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部５２の第２デコーダを使用してオペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部５４でオペランドアドレスの計算を行う処理
である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み’Ｆ　約及び
マイクロプログラムのエントリアドレスとマイクロプロ
グラムに対するパラメータなどを含むＲコード４３の出
力を行う。なお、レジスタあるいはメモリの書込み予約
は、アドレス計算で参照したレジスタやメモリの内容が
パイプライン上を先行する命令で書換えられることによ
り誤ったアドレス計算が行われるのを防ぐためのもので
ある。レジスタあるいはメモリの書込み予約はデソ）゛
ロックを避けるため、ステンプコード毎ではなく命令毎
に行う。レジスタ及びメモリへの書込み予約については
特願昭６２−１４４３９４号に詳細に開示されている。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従いオペランドアドレス計算部５４で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をＦコード４４として出力する。

この際、アドレス計算に伴うレジスタ及びメモリの読出
し時にコンフリクトチエツクが行われ、先行命令がレジ
スタあるいはメモリへの書込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がＥステージ
３５で書込み処理を終了するまで待機する。また、オペ
ランドアドレス及びメモリ間接参照のアドレスがメモリ
にマツプされたＩｌｏ　ＳＴＪ域に入るか否かのチエツ
クも行われる。

Ａステージ３３で検出す４ＥＩＴには予約命令例外特権
命令例外、ハスア・セス例外、アドレス変換例外、メモ
リ間接アドレッシング時のオペランドブレイクポイント
ヒントによるデバッグトラップがある。Ｄコード４】又
はＡコード４２自体がＥＩＴを発生したことを示してい
れば、Ａステージ３３はそのコードに対してアドレス計
算処理をせず、そのＥＩＴをＲコード４３及びＦコード
４４へ伝える。

（３，２，４）　　ｒマイクロＲＯ？ｌアクセスステー
ジ」オペランドフェッチステージ（Ｆステージ）３４　
も処理が大きく２つに分かれる。一方はマイクロｔ７０
ＦＩのアクセス処理であり、特にＲステージ３６と称す
る。他方はオペランドプリフェッチ処理であり、詩にＯ
Ｆステージ３７と称する。Ｒステージ３６とＯＦステー
ジ３７とは必ずしも同時に動作するわけではなく、メモ
リアクセス権が獲得できるか否か等に依存して独立に動
作する。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコード４５を生成
するためのマイクロｌｌ０Ｍアクセスとマイクロ命令デ
コード処理とである。１つのＲコード４３に対する処理
が２つ以上のマイクロプログラムステンプに分解される
場合、マイクロＩ？ＯＭはＥステージ３５で使用され、
次のＲコード４３はマイクロＲＯＭアクセス待ちになる
。Ｒコード４３に対するマイクロＲＯＭアクセスが行わ
れるのは、その前のＥステージ３５での最後のマイクロ
命令実行の時である。本発明のデータ処理装置では、は
とんどの基本命令は１マイクロプログラムステツプで行
われるため、実際にはＲコード４３に対するマイクロＲ
ＯＭアクセスが次々と行われることが多い。

Ｒステージ３６で新たに検出するＢＩＴはない。Ｒコー
ト４３が命令処理再実行型のＢＩＴを示している場合は
そのＢＩＴ処理に対するマイクロプログラムが実行され
るので、Ｒステージ３６はそのＲコード４３に従ったマ
イクロ命令をフェッチする。

Ｒコード４３が奇数アドレスジャンプトラップを示して
いる場合、Ｒステージ３６はそれをＥコード４５によっ
て伝える。これはプリブランチに対するもので、Ｅステ
ージ３５ではそのＥコード４５で分岐が生しなければそ
のプリブランチを有効として奇数アドレスジャンプトラ
、プを発生する。

（２，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を人力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４ハイド以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
したオペランドアドレス自体あるいは即値をＥステージ
３５に転送する場合にはオペランドプリフェッチは行わ
ず、Ｆコート４４の内容をＳコード４６として転送する
。ブリフェッチしようとするオペランドと、Ｅステージ
３５が書き込み処理を行おうとするオペランドとが一致
する場合は、オペランドプリフェッチはメモリからは行
わずにバイパスして行う。また、ｒ１０領域に対しては
オペランドプリフェッチを遅延させ、先行命令がすべて
完了するまで待ってオペランドフェッチを行う。

ＯＦステージ３７で検出されるＢＩＴには、ハスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒントによるデバッグトラップ
がある。Ｆコード４４がデバッグトラップ以外のＢＩＴ
を示している場合はそれをＳコード４６へ転送し、オペ
ランドプリフェッチは行わない。Ｆコード４４がデバッ
グトラップを示している場合はそのＦコード４４に対し
てＢＩＴを示していない場合と同し処理をすると共にデ
バ・７グトラノブをＳコード４６へ伝える。

（２，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を人力として動作する。この巳ステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は全てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、あるいはＢＩＴ処理が起動されたりした場合
は、ＩＦステージ３１からＦステージ３４までの間に行
われた処理は全て無効化される。Ｅステージ３５はマイ
クロプログラムにより制御され、Ｒコード４３に示され
たマイクロプログラムのエントリアドレスからの一連の
マイクロプログラムを実行することにより命令を実行す
る。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従って、マイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ３５はデータ演算部５６にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することもできる。

Ｅステージ３５では、Ａステージ３３で行ったレジスタ
及びメモリに対する書込み予約をオペランドの書込み後
に解除する。

また、条件分岐命令がＥステージ３５で分岐を発生した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ３５で検出されるＢＩＴには、バスアクセス
例外１アドレス変換例外、デバッグトラップ奇数アドレ
スジャンプトラップ、予約機能例外。

不正オペランド例外、予約スタックフォーマット例外、
ゼロ除算トラップ、無条件トラップ、条件トラップ、遅
延コンテキストトラップ、外部割込。

遅延割込、リセット割込、システム障害がある。

Ｅステージ３５で検出されたＢＩＴは全てＢＩＴ処理さ
れるが、Ｅステージ以前のＩＦステージ３１からＦステ
ージ３４の間で検出され且っＲコート４３あるいはＳコ
ード４６に反映されているＢＩＴは必ずしもＢＩＴ処理
されるとは限らない。ＩＰステージ３１からＦステージ
３４の間で検出されたが、先行の命令がＥステージ３５
でジャンプ命令が実行されたなどの原因でＥステージ３
５まで到達しなかったＢＩＴは全てキャンセルされる。

そのＢＩＴを起こした命令はそもそも実行されなかった
ことになる。

外部割込及び遅延割込は命令の切目でＥステージ３５に
直接受付けられ、マイクロプログラムにより必要な処理
が実行される。その他の各種ＢＩＴの処理はマイクロプ
ログラムにより行われる。

（２，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終わり、そ
の処理結果を出力う・ノチから次のステージの入力ラン
チへ転送し、自身のステージの人力ランチに次の処理に
必要な入力信号が総て揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する人力信号が全て有効となり、今
の処理結果を後段のステージの人力ランチに転送して出
力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで人力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力ラソチから次のステージの入力ラッチへ
の転送を行う場合には次のステージの人力ランチが空き
状態になっている必要があり、次のステージの人力ラン
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理臼（３）「分岐命令の処理」 本発明のデータ処理装置においては、上述のように多段
構成のパイプライン処理を採用しているため、分岐命令
を実行した際のオーバヘッドが大きい。このオーバヘッ
ドを小さくするためにＩＰステージ１１においてプリブ
ランチ処理を行っている。

プリブランチ処理はＥステージ１５において分岐する代
わりにＩＦステージ１１において予め分岐することによ
り、可及的早期において分岐命令をパイプライン処理機
構へ取込むことを目的としている。

また、本発明のデータ処理装置のプリブランチ処理は可
変長の分岐命令にも対応可能であり、従来の固定長の分
岐命令にのみ対応可能であったプリブランチ処理に比し
て処理可能な分岐命令の数が大幅に増加する。

本発明のデータ処理装置に限らず、データ処理装置では
一般的に分岐命令が実行される頻度は非常に高く、この
ためプリブランチ処理による性能向上の効果は大きい。

（３，１）　　ｒ分岐命令の種類」 本発明のデータ処理装置では、命令フェッチステージに
おいてプリブランチを行う命令をプリブランチ命令と称
す。このプリブランチ命令には、無条件分岐命令のよう
に、必ず分岐する命令も含まれる。

本発明のデータ処理装置が有する分岐命令は、分岐条件
がスタティックであるかダイナミックであるか及び分岐
先がスタティックであるかダイナミックであるかにより
計４種類に分類される。しかし、本発明のデータ処理装
置においては以下の２種類の命令をプリブランチ命令と
して扱う。

第１は、分岐条件及び分岐先共にスタティックな命令で
ある。この種の命令には無条件分岐命令（ＢＲＡ）とサ
ブルーチン呼出し命令（ＢＳＲ）とがある。

第２は、分岐条件がダイナミックで分岐先がスタティッ
クな命令である。この種の命令には、条件分岐命令（Ｂ
ｃｃ）とループ制御命令（ＡＣＢ）　とがある。

（３，２）　　ｒ分岐命令処理圏・路の機能構成」第１
図は本発明のデータ処理装置の全体の構成を示すブロフ
ク図である。

第１図には、命令フェッチ部５１．命令デコード部５２
．　ＰＣ計算部５３．オペランドアドレス計算部５４゜
データ演算部５６．外部バスインターフェイス部５７の
それぞれに含まれる内部回路の構成と、アドレス出力回
路５８．データ入出力回路５９等が示されている。

命令デコーダ１１１　とｐｃ加算器１３２の入力側及び
アドレス加算器１２４の入力側とは、ディスプレースメ
ント値１分岐命令の変位値を転送するＤＩＳＰ／＼ス１
００にて接続されている。

命令デコーダ１１１　とアドレス加算器１２４０入力側
とは、ステップコード生成に使用された命令コード長、
スタックブツシュモード時のプリデクリメント値等を転
送する補正値バス１０２とでも接続されている。

命令デコーダｔｘｔとｐｃ加算器１３２の入力側とは、
ステップコード生成に使用した命令コード長を転送する
命令長バス１０１とでも接続されている。

レジスタファイル１４４とアドレス加算器１２４の入力
端とは、レジスタファイル１４４に蓄えられているアド
レス値を転送するＡバス１０３で接続されている。

命令デコーダ１１１には命令キュー１１２から命令コー
ドが入力される。命令デコーダ１１１の出力部には、ブ
リブランチ処理により条件分岐命令の分岐条件指定フィ
ールドをＥステージ１５へそのまま出力するか、条件指
定を反転して出力するかを選択する分岐条件生成回路１
１４が備えられている。

命令長バス１０１の値とＤＩＳＰバス１００の値とを入
力とし、いずれかを選択して出力する被加算（Ｉ！選択
回路１３１の出力と、Ｄステージ１２においてデコード
された命令のＰＣ値を保持するＤＰＣ１３５の値または
ステップコードの切目毎の作業用ＰＣ値を保持するＴＰ
Ｃ１３４の値のいずれかとはＰＣ加算器１３２へ入力さ
れる。

ｐｃ加Ｘ器１３２の出力はｐｃ加算器出力ラうチ１３３
にランチされた後、ＰＯババス０５へ出力される。

ＰＯババス０５は、ラッチＴＰＣ１３４，ラッチＤＰＣ
１３５゜Ａステージ１３において処理中の命令のＰＣ値
を保持するラッチＡＰＣ１３６とに接続している。

ＴＰＣ１３４にはＥステージ１５で分岐あるいはジャン
プが生した際に新たな命令アドレスを入力するためのＣ
Ａババス０４からの入力経路もある。

補正値バス１０２の出力とＤＩＳＰバス１００の出力と
はディスブレースメン）！沢回路１２２へ入力され、い
ずれか一方がアドレス加算器１２４へ入力される。

ＤＩＳＰバス１００の出力とＡバス１０３の出力とはベ
ースアドレス選択回路１２３へ入力され、いずれか−方
がアドレス加算器１２４へ人力される。

アドレス加算器１２４は、ディスプレースメント選択回
路１２２の出力、ベースアドレス選択回路１２３の出力
及びＡバス１０３から入力された値をシフトすることに
より、１倍、２倍、４倍、８倍の値をとるインデンクス
値生成回路１２１の出力の３つ値を入力として３値加算
を行う。

アドレス加算１５１２４の出力値はアドレス加算品出カ
ラフチ１２５を通してＡＯババス０６へ出力される。

ＡＯババス０６は、メモリ間接アドレッシング時に、Ａ
Ａババス０７を通してアドレス出力回路５８からＣＰＵ
外部ヘアドレス値を出力する際にそのアドレス値を保持
するランチｌＡ１２６と、Ｆステージ１４におけるオペ
ランドフェッチ時に、ＡＡババス０７を通してアドレス
出力回路５８からＣＰＵ外部へオペランドアドレス値を
出力する際にそのオペランドアドレス値を保持するラッ
チＦＡＩ２７とに接続されている。

ラッチＦＡ１２７は、アドレス加算器１２４により計算
されたオペランドアドレスをＥステージ１５で使用する
ためにオペランドアドレス値を保持するランチ５Ａ１４
１への出力経路を有する。

ラッチ５Ａ１４１は、データ演算部５６の汎用データバ
スであるＳバス１０９への出力径路を有する。

命令のアドレスを転送するＣＡババス０４はＰＣ加算器
出力ララッチ３３と、ランチＴＰＣ１３４と、命令フェ
ッチ部５１がプリフエンチする命令コードのアドレスを
管理するカウンタＱＩＮＰＣ１１５と、命令フェッチの
ためのアドレスをＡＡババス０７を通してアドレス出力
回路５８からＣＰＵ外部へ出力する際にその値を保持す
るラッチＣＡＡ１４２と、Ｅステージ１５において分岐
あるいはジャンプが生した際に新たな命令アドレスをＳ
バス１０９から人力するラッチＥＢ１４３とに接続され
ている。

ラッチＡＰＣ１３６は、Ａバス１０３　と、Ｆステージ
１４において処理中の命令のｐｃ値を保持するためのラ
ンチＦＰＣ１３７とへの出力経路を有する。

ランチＦＰＣ１３７は、Ｅステージ１５において処理中
の命令のｐｃ値を保持するラッチＣＰＣｌ３８への出力
経路を有する。

ランチＣＰＣｌ３８は、Ｓバス１０９と、ＢＴＢ１６０
とに出力経路を有する。

レジスタファイル１４４は汎用レジスタあるいは作業用
レジスタ等にて構成されており、Ｓバス１０９とＡバス
１０３への出力経路を有し、Ｄバス１．１０からの人力
経路を有する。

データ演算部５６の演算機構であるデータ演算器１４５
は、Ｓバス１０９からの入力経路を有し、Ｄバス１１０
への出力経路を有している。

ＢＴＢ（プランヂターゲソトハソファ）１６０は６４エ
ントリで、各エントリは分岐命令アドレスフィールド　
（２５ビツト〉、　有効ビットフィールド（１ビツト〉
分岐先アドレスフィールド（３１ビツト）及びシーケン
ス制御フィールド（２ビツト）とで構成されている（第
２図参照）。

有効ビットフィールドは対応するエントリが有効か否か
を示すフィールドであり、シーケンス制御フィールドは
、ブリブランチが生した際の命令フェッチシーケンスを
切換えるタイミングを制御するフィールドである。

分岐先アドレスをＢＴＢ１６０に登録するために、ラン
チＣＰＣｌ３８からＢＴＢ１６０への経路が設けられて
いる。

また、分岐先アドレスを登録するために、ＣＡハス１０
４からＢＴＢ１６０への経路が設けられている。

分岐先アドレスレジスタ１６１は、ＢＴＢ１６０から出
力される分岐先アドレスフィールドの上位３０ビツトを
ラッチしておき、命令フェッチシーケンスが切換わるタ
イミングでカウンタＱＩＮＰＣ１１５へ値を出力する。

シーケンス制御機構１６２はダウンカウンタにて構成さ
れており、ＢＴＢ１６０のシーケンス制御フィールドの
値を取込み、命令フェッチが行われる都度値をカウント
ダウンする。そして、シーケンス制御機構１６２は計数
値が“０”になると命令シーケンスを切換える制御信号
を出力する。

（３，３）　　ｒプリブランチの処理方法」第１図に示
した本発明のデータ処理装置の構成において、プリブラ
ンチ処理に特に関係が深い部分の詳細な構成を第２図の
ブロック図に示す。

ＢＴＢＩ６０は６４エントリ、各エントリは分岐先アド
レスフィールド（２５ビツト）、　　有効ヒツトフィー
ルド（２ビツト）３　分岐先アドレスフィールド（３１
ビツト）、　シーケンス制御フィールド（２ビツト）に
て構成される。

分岐命令アドレスフィールドには、分岐命令アドレスの
上位２４ビツトと、最下位から２番目の１ビツトとが登
録される。

分岐先アドレスフィールドには、分岐先の命令アドレス
の上位３１ビツトが登録される。

分岐先アドレスレジスタ１６１は、ＢＴＢ１６０の分岐
先アドレスフィールドの出力の上位３０ビツトをラッチ
する。

シーケンス制御ＵＮＩＪ構１．６２は、ＢＴＢ１６０の
シーケンス制御フィールドの出力値を取込み、命令フェ
ッチが行われる都度、その値をカウントダウンする。

シーケンス制御機構１６２はカウント値が“０”になる
と、命令フェッチシーケンスを分岐先アドレスに切換え
る制御信号を出力する。

１６３はブリブランチ時に使用されるＰＯＯ値をラッチ
するラッチＰＢＩ？ＡＰＯであり、プリブランチが発生
した際の命令キュー１１２の出力ポインタＰＯ１６５を
調整する。

１９０はデコーダ１９テあり、カラ：／　タＱＩＮＰＣ
１１５ノ下位６ビソトをデコードしてＢＴＢ１６０の一
致すエントリを選択する。即ち、デコーダ１９０はＢＴ
Ｂ１６０のエントリ検索手段として機能する。

１９１は比較器であり、分岐命令アドレスフィールドの
上位２４ビツトの出方値とカウンタカウンタＱＩＮＰＣ
１１５の上位２４ビア）とを比較して一致すれば一致信
号１７９を２人力のＡＮＤゲート１９２の一方の入力と
して出力している。

ＡＮＤゲート１９２の他方の入力には有効ビノトフイー
ルドの１ビツトの出力値１８０が与えられている。ＡＮ
Ｄゲート１９２は再入力が共に“ドであれば、ブリブラ
ンチ発生信号１７１を出力して分岐先アドレスレジスタ
１６１及びシーケンス制御機構１６２へ与える。即ち、
このＡＮＤゲート１９２はＢＴＢ１６０の有効ビットフ
ィールドの有効性を判断する手段として機能する。

その他に、カウンタＱＩＮＰＣ１１５，命令キュー１１
２゜命令キューの入力ポインタＰ１１．６４．命令デコ
ーダ１１１等が備えられている。

入力ポインタＰ１１６４．　　出力ポインタＰＯ１６５
，ラッチＰＢｌｉＡＰＯ］６３はそれぞれ３ビツト構成
であり、カウンタＱＩＮＰＣ１１，５の値は下位に２ビ
ツトのデータ“００”を付加して命令フェッチのアドレ
スとして使用される。

命令キュー１１２には、命令コードを入力するフィール
ド（１６ビツト）の他に、ブリブランチが生したことを
示すフィールド（１ビツト）がある。

命令キュー１１２の各エントリは１６ピントで８エント
リで構成されている。

なお、本実施例では、内部キャッシュを有していないも
のとする。

以下、第１図及び第２図を参照して、分岐命令のプリブ
ランチ処理の手順を以下の４通りの場合に分けて説明す
る。

・ブリブランチが発生せず、Ｅステージ１５で分岐が発
生しない場合。

・ブリブランチが発生せず、Ｅステージ１５で分岐が発
生する場合。

・ブリブランチが発生し、Ｅステージ１５で分岐が発生
しない場合。

・ブリブランチが発生し、Ｅステージ１５で分岐が発生
する場合。

（３，３，１）　　ｒプリブランチが発生せず、Ｅステ
ージで分岐が発生しない場合」 カウンタＱＩＮＰＣ１１５の値で外部メモリに対して命
令フェッチを行うと同時に、カウンタ旧ＮＰＣ１１５の
下位６ビツトをデコーダ１９０でデコードし、ＢＴＢ１
６０の一つのエントリを選択する。

選択されたエントリの分岐命令アドレスフィールドの上
位２４ビツトとカウンタ（ｌｒＮＰｃ１１５の上位２４
ビツトとが比較器１９１で比較される。比較結果が一致
しなければ、ブリブランチは発生されない。

また、比較結果が一致する場合でも、選択されたエント
リの有効ビットビットフィールドの値が“０″であれば
、ブリブランチは発生されない。ブリブランチが発生し
ない場合、カウンタ旧ＮＰＣ１１５の値は“］”だけイ
ンクリメントされる。即ち、以降の命令のフェッチはシ
ーケンシャルに行われる。

外部メモリから取込まれた命令データは命令キュー１１
２へ入力され、入カポインクＰ１１６４は“２″だけイ
ンクリメントされる。命令キュー１１２に入力された命
令データは出力ポインタＰＯ１６５に従って命令バス１
７０を経由し、命令デコーダ１１１へ送られる。

命令デコーダ１１１において命令がデコードされた結果
、ＰＯインクリメント信号１７２が出力され、これに従
ってＰＯ±０（１６６）、　ＰＯ＋１（１６７）、　Ｐ
Ｏ＋２（１６８）のいずれかが選択され、出力ポインタ
ＰＯ１６５にセットされる。

命令デコーダ１１１は命令をデコードする際に、その命
令の命令長も計数し、計数結果の情報をＰＯインクリメ
ント信号１７２として出力すると共に、後段のパイプラ
インステージへも伝送する。

次のＡステージ１３では分岐先のアドレスが計算される
。また、命令の先頭アドレスはラッチＤＰＣ１３５、ラ
ッチＡＰＣ１３６，ラッチＦＰＣ１３７を経由してＥス
テージ１５が使用するランチＣＰＣ１３Ｂへ伝えられる
。

命令デコーダ１１１でデコードされたブリブランチ命令
がＥステージ１５で分岐しない場合には、命令処理シー
ケンスは変更されない。

（３，３，２）　　ｒブリブランチが発生せず、Ｅステ
ージで分岐が発生する場合」 ブリブランチしないブリブランチ命令がバイブライン処
理され、Ｅステージ１５に到達するまでの処理は（３，
３，１）の場合と同様である。

ブリブランチしなかったブリブランチ命令がＥステージ
１５で分岐すると、そのブリブランチ命令はＢＴＢ１６
０に登録される。

ブリブランチ命令のアドレスがラッチＣＰＣｌ３８から
ＢＴＢ１６０へ入力され、分岐先アドレスがラッチＥＢ
１４３からＣＡババス経由してＢＴＢ１６０へ入力され
る。

ラッチＣＰＣｌ３８の最下位２ビツトを除く下位６ビツ
トがデコーダ１９０によりデコードされ、ＢＴＢ１６０
の一つのエントリが選択される。選択されたエントリの
分岐命令アドレスフィールドには、ラッチＣＰＣｌ３８
の最上位２４ビツトと最下位から２番目の１ビツトとが
登録される。

選択されたエントリの分岐先アドレスフィールドには、
ラッチＥＢ１４３の上位３１ビツトが登録される。また
、プリブランチ命令のアドレスとその命令長とからその
命令をフェッチするに必要なメモリアクセスの回数が計
算され、その値がシーケンス制御の値として選択された
エントリのシーケンス制御フィールドに登録される。ま
た、選択されたエントリの有効ビットフィールドは“ｌ
”にセットされる。

Ｅステージ１５におけるＢＴＢ１６０の登録動作と、１
１’ステージ１１におけるＢＴＢ１６０の参照動作とが
同時に起こった場合には登録動作が優先される。

（３，３，３）　　ｒブリブランチが発生し″、Ｅステ
ージで分岐が発生しない場合」 カウンタＱＴＮＰＣ１１５の値で外部メモリに対して命
令フェッチを行うと同時に、カウンタＱＩＮＰＣ１１５
の下位６ビノトをデコーダ１９０でデコードしてＢＴＢ
１６０のの１エントリを選択する。

選択されたエントリの分岐命令アドレスフィールドの上
位２４ビツトとカウンタ（ｌＩＮＰｃ１１５の上位２４
ビツトとが比較器１９１で比較され、−敗すると判断さ
れ且つ選択されたエントリの有効ビットフィールドの値
が“ドであればプリブランチが発生される。

この際、プリブランチ発生信号１７７が分岐先アドレス
レジスタ１６１　とシーケンス制御Ｒ構１６２とへ出力
される。

プリブランチ発生信号１７７により分岐先アドレスレジ
スタ１６１はＢＴＢ１６０の分岐先アドレスフィールド
からの出力の上位３０ビツトをラッチし、う・７チ１７
４　はＢＴＢ１６０の分岐先アドレスフィールドの下位
１ビツトをラッチする。シーケンス制御レジスタ１６２
はＢＴＢ１６０のシーケンス制御フィールドからの出力
（２ビツト）をランチする。

シーケンス制御フィールドには分岐命令全体が取込まれ
るのに必要な命令フェッチの回数がセットされている。

シーケンス制御機構１６２中の値が“０′になると命令
シーケンス切換え信号１７８が出力される。

この命令シーケンス切換え信号１７８の出力により、分
岐先アドレスレジスフ１６１の値がカウンタＱＩＮＰＣ
１１５にセットされる。また、インクリメント後の入力
ポインタＰ１１６４の上位２ビツトがラッチＰＢｌ？Ａ
ＰＯ１６３の上位２ビツトに、ラッチ１７４の値がラッ
チＰＢＲＡＰＯ１６３の下位ｌビットにそれぞれセット
される。

分岐命令の最後がワード境界に跨っていない場合及び分
岐先の命令の先頭がワード境界に跨っていない場合には
、命令キュー１１２の中で分岐命令と分岐先命令との間
に無効なコードが挿入される。

ラッチＰＢＲＡＰＯ１６３はこの無効なコードを補正す
るために使用される。

第３図にプリブランチが発生した場合の命令キュー１１
２内での分岐命令と分岐先命令との関係を示す。

第３図（ａ）に示されているのは、分岐命令（ハツチン
グを付して示す）の最後がワード境界を跨いでおり、分
岐先命令（クロスハツチングを付して示す）の先頭がワ
ード境界を跨いでいない場合、第３図（ｂｌに示されて
いるのは、分岐命令の最後がワード境界を跨いでおらず
、分岐先命令の先頭がワード境界を跨いでいる場合、 第３図ｆｃｌに示されているのは、分岐命令の最後がワ
ード境界を跨いでおらず、分岐先命令の先頭がワード境
界を跨いでいない場合 である。

第３図（ａ）、　（ｂｌ及びｔｃ＋のいずれの場合も、
分岐命令と分岐先命令との間に無効なコードが介在して
おり、これを調整するためにラッチＰＢＲＡＩ”０１６
３が使用される。

プリブランチを発生した分岐命令が命令キュー１１．２
へ取込まれる際に、ＢＴＢ１６０の分岐先アドレスフィ
ールドの最下位ピントを参照することにより、その先頭
のハーフワードに対応するエントリのプリブランチ発生
フィールドが“１″にセットされる。

プリブランチを発生した分岐命令が命令デコーダ１１１
に送られる際には、命令データと同時にプリブランチ命
令信号１７１が送られ、プリブランチを発生した命令で
あることが伝達される。

命令デコーダ１１１がプリブランチを発生した命令のデ
コードを完了すると、ＰＯインクリメント信号１７２０
代わりにプリブランチ命令デコード完了信号１７３が出
力される。

セレクタ１７６はブリブランチ命令デコード完了信号１
７３を受取ると、ラッチＰＢＲＡＰＯ１６３の出力を選
択して出力ポインタＰＯ１６５にセットする。これによ
って、分岐命令と分岐先命令との間に介在する無効なコ
ードは無視される。

命令デコーダ１１．１はデコードした命令がブリブラン
チした命令であることを示す情報を後段のパイブライン
ステノブへ伝達する。また、ＰＣ計算部５３において分
岐先のアドレスが計算され、次の命令のＰＣ値とする。

更に、分岐条件生成回路１１４によりブリブランチした
命令の分岐条件を反転する。

また、プリブランチの予測が外れた場合には命令シーケ
ンスを分岐命令の次の命令に戻す必要がある。このため
、Ａステージ１３においてプリブランチ命令のアドレス
とプリブランチ命令の命令長とを加算して次の命令のア
ドレスを計算する。

これは、ラッチＡＰＣ１３６の値をＡバス１０３及びベ
ースアドレス選択回路１２３を通してアドレス加算器１
２４へ送り、プリブランチ命令の命令長を補正値バス１
０２及びディスプレースメント選択回路１２２を通して
アドレス加算器１２４へ送り、インデックス埴生成回路
１２１からＯ”を出力することで、アドレス加算器１２
４により計算されてアドレス加算器出力ラッチ１２５に
セットされる。

このアドレスはＡＯババス０６及びランチＦＡＩ２７を
通してランチ５Ａ１４１へ伝送され、Ｅステージ１５で
使用される。

プリブランチしたプリブランチ命令がＥステージ１５で
分岐しない場合には、Ｅステージ１５では命令シーケン
スは変更されナイ。

（３，３，４）　　ｒプリブランチが発生し、Ｅステー
ジで分岐が発生する場合」 プリブランチを発生したプリブランチ命令が命令デコー
ダ１１１でデコードされ、Ｅステージ１５に到達すうま
での処理は（３，３，３）と同様である。

ブリブランチを起こしたプリブランチ命令がＥステージ
１５で分岐するということは、プリブランチが誤ってい
たことを意味する。そこで、プリブランチ命令の次の命
令にシーケンスを戻す必要がある。プリブランチ命令の
次の命令のアドレスはラッチＳ　Ａ　１．４１にセット
されているので、ラッチ５Ａ１４１の値をＳバス１０９
を通してラッチＥＢ１４３にセットし、Ｅステージ１５
において分岐を発生する。

またＥステージ１５において分岐が発生した後、次に同
一のプリブランチ命令が実行される際にブリブランチを
発生しないようにするために、ＢＴＢ１６０中の対応す
るエントリの有ビットフィールドを“０”にする。

以上に説明したプリブランチ処理においては、ＢＴ８１
６０はダイレクトマツピング方式を採っているが、それ
以外の方式でも勿論よい。

また本実施例では、分岐先がスタティックに決定される
分岐命令のみをプリブランチ命令としているが、分岐先
がダイナミックな分岐命令に関してもブリブランチした
分岐先が適当であるか否かをチエツクする機構を備えれ
ば、プリブランチ命令として処理することが出来る。

〔発明の効果〕

以上に詳述した如く、本発明にれば、ブランチターゲッ
トバッファに命令フェッチシーケンスを制御するフィー
ルドを設けることにより、分岐命令が所定長ではなくて
複数回の命令フェッチにより取込まれる場合にも、命令
フェッチステージにおけるプリブランチ処理が可能にな
り、パイプライン処理機構をより効率的に動作させるこ
とが可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の全体の構成例を示す
ブロック図、第２図はそのブリブランチ処理に関係する
部分のより詳細な構成を示すブロック図、第３図は本発
明のデータ処理装置の命令キュー内の分岐命令と分岐先
命令との関係を示す模式図、第４図は本発明のデータ処
理装置の全体の概略構成を示すブロック図、第５図は本
発明のデータ処理装置のパイプライン処理機構の概略構
成を示す模式図、第６図は従来のデータ処理装置のパイ
プライン処理ｍ構の概略構成を示す模式図、第７図は従
来のデータ処理装置における分岐命令の処理手順を示す
模式図、第８図は従来のデータ処理装置のブランチター
ゲットバッファの構成を示す模式図である。 １６０・・・ＢＴＢ　（ブランチターゲットバッファ）
１６１・・・分岐先アドレスレジスタ １６２・・・シーケンス制御機構 １９０・・・デコーダ（エントリ検索手段）１９２・・
・ＡＮＤゲート　（有効性判断手段）なお、各図中同一
符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フェッチすべき命令のアドレスがセットされる命
   令アドレスレジスタと、 複数のエントリにて構成され、各エントリが命令アドレ
   スを格納する命令アドレスフィールドと、エントリの有
   効性を示す情報を格納する有効エントリフィールドと、
   分岐先の命令アドレスを格納する分岐先アドレスフィー
   ルドと、前記命令アドレスレジスタにセットされるアド
   レスを切換えるタイミングを制御する情報を格納するシ
   ーケンス制御フィールドとを含むテーブルと、 前記命令アドレスレジスタの記憶値で前記テーブルの命
   令アドレスフィールドを検索して双方の記憶値が一致す
   るエントリを検出するエントリ検索手段と、 該エントリ検索手段により検出されたエントリの有効性
   をそのエントリの有効エントリフィールドの情報により
   判断する有効性判断手段と、 該有効性判断手段が有効と判断した場合にそのエントリ
   の分岐先アドレスフィールドの値を前記命令アドレスレ
   ジスタにセットするタイミングをそのエントリのシーケ
   ンス制御フィールドの情報に従って制御するシーケンス
   制御手段と を備えたことを特徴とするデータ処理装置。