JPH0377138A - データ処理装置 - Google Patents
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- JPH0377138A JPH0377138A JP21355789A JP21355789A JPH0377138A JP H0377138 A JPH0377138 A JP H0377138A JP 21355789 A JP21355789 A JP 21355789A JP 21355789 A JP21355789 A JP 21355789A JP H0377138 A JPH0377138 A JP H0377138A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、更に詳述すれば、分岐
命令処理機構によりパイプライン処理の乱れを抑制して
多段パイプライン処理機構を効率的に動作させて高度の
処理能力を発揮し得るデータ処理装置に関する。
命令処理機構によりパイプライン処理の乱れを抑制して
多段パイプライン処理機構を効率的に動作させて高度の
処理能力を発揮し得るデータ処理装置に関する。
第6図は従来のデータ処理装置において一般的に採用さ
れているパイプライン処理機構の構成例の概略を示す模
式図である。
れているパイプライン処理機構の構成例の概略を示す模
式図である。
図中11は命令フェッチステージ(IFステージ)12
は命令デコードステージ(Dステージ)、13はオペラ
ンドアドレス計算ステージ(Aステージ)、14はオペ
ランドフェッチステージ(Fステージ)、15は命令実
行ステージ(Eステージ)である。
は命令デコードステージ(Dステージ)、13はオペラ
ンドアドレス計算ステージ(Aステージ)、14はオペ
ランドフェッチステージ(Fステージ)、15は命令実
行ステージ(Eステージ)である。
IPステージ11は図示しないメモリから命令コードを
フェッチしてDステージ12へ出力する。Dステージ1
2はIFステージ11がフェッチした命令コードをデコ
ードし、そのデコード結果をAステージX3へ出力する
。Aステージ13は命令コード中で指定されたオペラン
ドの実効アドレスを計算し、その結果をFステージ14
へ出力する。Fステージ14はAステージ13から入力
されたオペランドアドレスに従ってメモリからオペラン
ドアドレスをフェッチし、Eステージ15へ出力する。
フェッチしてDステージ12へ出力する。Dステージ1
2はIFステージ11がフェッチした命令コードをデコ
ードし、そのデコード結果をAステージX3へ出力する
。Aステージ13は命令コード中で指定されたオペラン
ドの実効アドレスを計算し、その結果をFステージ14
へ出力する。Fステージ14はAステージ13から入力
されたオペランドアドレスに従ってメモリからオペラン
ドアドレスをフェッチし、Eステージ15へ出力する。
Eステージ15はFステージ14から入力されたオペラ
ンドを対象として命令コード中で指定された演算を実行
し、更に必要な場合はその演算結果をメモリにストアす
る。
ンドを対象として命令コード中で指定された演算を実行
し、更に必要な場合はその演算結果をメモリにストアす
る。
上述のように、従来のデータ処理装置ではバイプライン
処理機構により各命令で指定される処理は一例として5
つに分解されて順次処理される。
処理機構により各命令で指定される処理は一例として5
つに分解されて順次処理される。
それぞれの5つの処理は異なる命令に対しては並列動作
させることが可能であり、理想的には5段のバイブライ
ン処理機構により5個の命令を同時並行的に処理して、
バイブライン処理を採用しない場合に比して最大で5倍
の処理能力を有するデータ処理装置が得られる。
させることが可能であり、理想的には5段のバイブライ
ン処理機構により5個の命令を同時並行的に処理して、
バイブライン処理を採用しない場合に比して最大で5倍
の処理能力を有するデータ処理装置が得られる。
パイプライン処理の手法は上述の如く、データ処理装置
の処理能力を大幅に向上させ得るため、処理速度が高い
データ処理装置では広く採用されている。
の処理能力を大幅に向上させ得るため、処理速度が高い
データ処理装置では広く採用されている。
しかし、パイプライン処理は常に理想的な状態で動作す
るという保証はない。パイプライン処理における問題の
一つとして、分岐命令の処理がある。
るという保証はない。パイプライン処理における問題の
一つとして、分岐命令の処理がある。
たとえば、第6図に示す如き構成のバイブライン処理機
構により分岐命令をEステージ15において処理した後
、別の分岐命令をIFステージ11が処理する場合には
、パイプライン処理が大きく乱れる。その様子を第7図
の従来のデータ処理装置における分岐命令の処理手順を
示す模式図を参照して説明する。
構により分岐命令をEステージ15において処理した後
、別の分岐命令をIFステージ11が処理する場合には
、パイプライン処理が大きく乱れる。その様子を第7図
の従来のデータ処理装置における分岐命令の処理手順を
示す模式図を参照して説明する。
第7図においては、命令1)i3及び命令lNl2が分
岐命令である。命令IN3が実行されると、既にパイプ
ライン処理が開始されている命令IN4. 命令TN
5. 命令IN6. 命令IN7はキャンセルされ
、命令IN3の分岐先命令として新たに命令[N11の
処理がIPステージ11から開始される。
岐命令である。命令IN3が実行されると、既にパイプ
ライン処理が開始されている命令IN4. 命令TN
5. 命令IN6. 命令IN7はキャンセルされ
、命令IN3の分岐先命令として新たに命令[N11の
処理がIPステージ11から開始される。
命令IN3がEステージ15で実行されてから命令lN
11がEステージ15で実行されるまでには4命令分の
処理時間が無駄になる。
11がEステージ15で実行されるまでには4命令分の
処理時間が無駄になる。
命令lNl2についても同様に4命令分の処理時間が無
駄になる。
駄になる。
この無駄時間は分岐命令の実行後に処理されるべき命令
のフェッチが分岐命令に対する全バイブライン処理が終
了した後に行われるために生しる。
のフェッチが分岐命令に対する全バイブライン処理が終
了した後に行われるために生しる。
従って、パイプライン処理の段数が多ければ多い程、無
駄時間も長くなる。
駄時間も長くなる。
このような、分岐命令の実行に際するパイプライン処理
の乱れを抑制する目的で、IPステージ11において命
令をフェッチする時点で分岐命令の分岐先を予測し、そ
の分岐命令がEステージ15において実行される以前に
命令のフェッチ先を予め分岐先へ変更する先行分岐処理
が採用されている。
の乱れを抑制する目的で、IPステージ11において命
令をフェッチする時点で分岐命令の分岐先を予測し、そ
の分岐命令がEステージ15において実行される以前に
命令のフェッチ先を予め分岐先へ変更する先行分岐処理
が採用されている。
このような先行分岐処理をプリブランチ処理と称する。
第8図は上述のようなプリブランチ処理に使用される従
来のデータ処理装置のブランチターゲットバッファ(B
TB)の構成例を示す模式図である。
来のデータ処理装置のブランチターゲットバッファ(B
TB)の構成例を示す模式図である。
BTBは、複数のエントリにて構成され、それぞれのエ
ントリは分岐命令アドレスフィールド、エントリが有効
であるか否かを示す有効ビットフィールド及び分岐先ア
ドレスフィールドにて構成されている。
ントリは分岐命令アドレスフィールド、エントリが有効
であるか否かを示す有効ビットフィールド及び分岐先ア
ドレスフィールドにて構成されている。
Eステージ15において分岐命令が分岐を発生ずると、
その命令のアドレスと分岐先アドレスとが対になってB
TBに登録され、対応する有効ビットが”1”になる。
その命令のアドレスと分岐先アドレスとが対になってB
TBに登録され、対応する有効ビットが”1”になる。
この後、IFステージ11が命令をフェッチすると、I
Pステージ11はその命令のアドレスとBr3中の分岐
命令アドレスフィールドの値とを比較する。この比較結
果が一致し、且つ対応する有効ビットが“1”であれば
、命令フェッチシーケンスがBr3中の分岐先アドレス
フィールドの値に変更される。これにより、IFステー
ジ11は分岐命令をフェッチした場合、その分岐命令の
分岐先の命令を次に直ちにフエ・ノチすることが出来る
。
Pステージ11はその命令のアドレスとBr3中の分岐
命令アドレスフィールドの値とを比較する。この比較結
果が一致し、且つ対応する有効ビットが“1”であれば
、命令フェッチシーケンスがBr3中の分岐先アドレス
フィールドの値に変更される。これにより、IFステー
ジ11は分岐命令をフェッチした場合、その分岐命令の
分岐先の命令を次に直ちにフエ・ノチすることが出来る
。
従って、Dステージ12以降の各ステージにおける処理
を乱すことなく命令シーケンスを変更することが出来る
。
を乱すことなく命令シーケンスを変更することが出来る
。
上述の如く、プリブランチ処理の採用により、命令フェ
ッチステージにおいて命令フェッチシーケンスを予め分
岐先へ切換えれば、パイプライン処理の効率は一般的に
向上する。しかし、従来のデータ処理装置に採用されて
いるプリブランチ処理では、分岐命令が1回の命令フェ
ッチによりメモリから命令フェッチステージへ取込めな
い場合には、命令フェッチシーケンスの切換えタイミン
グが判断不可能になるため、処理出来なくなる。
ッチステージにおいて命令フェッチシーケンスを予め分
岐先へ切換えれば、パイプライン処理の効率は一般的に
向上する。しかし、従来のデータ処理装置に採用されて
いるプリブランチ処理では、分岐命令が1回の命令フェ
ッチによりメモリから命令フェッチステージへ取込めな
い場合には、命令フェッチシーケンスの切換えタイミン
グが判断不可能になるため、処理出来なくなる。
本発明はこのような事情に鑑みてなされたものであり、
分岐命令が1回の命令フェッチにより取込めないような
場合である場合においても、プリブランチ処理が可能な
データ処理装置の提供を目的とする。
分岐命令が1回の命令フェッチにより取込めないような
場合である場合においても、プリブランチ処理が可能な
データ処理装置の提供を目的とする。
本発明のデータ処理装置では、ブランチターゲットバッ
ファに、命令フェッチシーケンスを制御するフィールド
を備えている。
ファに、命令フェッチシーケンスを制御するフィールド
を備えている。
本発明のデータ処理装置では、分岐命令が1回の命令フ
ェッチにては取込まれないような場合においても、命令
フェッチシーケンスがそれに応し〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
ェッチにては取込まれないような場合においても、命令
フェッチシーケンスがそれに応し〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
(1)「機能ブロックの構成」
第4図は本発明のデータ処理装置の構成を示すブロック
図である。
図である。
本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フエ’7チ部51.命令デコード部52、 P
C計算部53.オペランドアドレス計算部54゜マイク
ロROM部55.データ演算部56.外部バスインター
フェイス部57に分かれる。
と、命令フエ’7チ部51.命令デコード部52、 P
C計算部53.オペランドアドレス計算部54゜マイク
ロROM部55.データ演算部56.外部バスインター
フェイス部57に分かれる。
第4図では、その他にCPu外部ヘアドレスを出力する
ためのアドレス出力回路58と、CPU外部とデータを
入出力するためのデータ入出力回路59とを他の機能ブ
ロック部と分けて示した。
ためのアドレス出力回路58と、CPU外部とデータを
入出力するためのデータ入出力回路59とを他の機能ブ
ロック部と分けて示した。
(1,、l) r命令フェッチ部」
命令フェッチ部51にはブランチバッファ、命令キュー
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはCPU外部の
メモリから命令をフェッチする。
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはCPU外部の
メモリから命令をフェッチする。
またブランチバッファへの命令登録をも行う。
ブランチバッファは小規模であるためセレクティブキャ
ソシュとして動作する。ブランチバッファの動作の詳細
は特開昭63−56731号に開示されている。
ソシュとして動作する。ブランチバッファの動作の詳細
は特開昭63−56731号に開示されている。
次にフェッチすべき命令のアドレスは、命令キュー11
2(第1図参照)へ入力すべき命令のアドレスとして専
用のカウンタにて計算される。分岐あるいはジャンプが
発生した場合には、新たな命令のアドレスがPC計算部
53あるいはデータ演算部56から転送されてくる。
2(第1図参照)へ入力すべき命令のアドレスとして専
用のカウンタにて計算される。分岐あるいはジャンプが
発生した場合には、新たな命令のアドレスがPC計算部
53あるいはデータ演算部56から転送されてくる。
CPU外部のメモリから命令をフェッチする場合は、外
部ハスインターフェイス部57を通して、フェッチすべ
き命令のアドレスがアドレス出力回路58からCPU外
部へ出力されるこちにより、データ入出力回路59から
命令コードがフェッチされる。
部ハスインターフェイス部57を通して、フェッチすべ
き命令のアドレスがアドレス出力回路58からCPU外
部へ出力されるこちにより、データ入出力回路59から
命令コードがフェッチされる。
そして、バッファリングした命令コードの内、次にデコ
ードすべき命令コードが命令デコード部52へ出力され
る。
ードすべき命令コードが命令デコード部52へ出力され
る。
(1,2) r命令デコード部」
命令デコード部52においては、基本的には16ビツト
(ハーフワード)単位で命令コードをデコードする。こ
のブロックには第1ハーフワードに含まれるオペレーシ
ョンコードをデコードするPHWデコーダ、第2.第3
ハーフワードに含まれるオペレーションコートをデコー
ドするNF)I−デコーダ、アドレッシングモードをデ
コードするアドレッシングモードデコーダが含まれる。
(ハーフワード)単位で命令コードをデコードする。こ
のブロックには第1ハーフワードに含まれるオペレーシ
ョンコードをデコードするPHWデコーダ、第2.第3
ハーフワードに含まれるオペレーションコートをデコー
ドするNF)I−デコーダ、アドレッシングモードをデ
コードするアドレッシングモードデコーダが含まれる。
これらFl!−デコーダ、NFH−デコーダ、アドレッ
シングモードデコーダを一括して第1デコーダと称する
。
シングモードデコーダを一括して第1デコーダと称する
。
FH−デコーダあるいはNFHWデコーダの出力を更に
デコードしてマイクロRQI’lのエントリアドレスを
計算する第2デコーダ及びオペランドアドレス計算の際
のパイプラインコンフリクトをチエツクするアドレス計
算コンフリクトチエツク機構も含まれる。
デコードしてマイクロRQI’lのエントリアドレスを
計算する第2デコーダ及びオペランドアドレス計算の際
のパイプラインコンフリクトをチエツクするアドレス計
算コンフリクトチエツク機構も含まれる。
命令デコード部52は命令フェッチ部51から人力され
た命令コードを2クロツク(lステップ)につきO〜6
バイトずつデコードする。デコード結果の内、データ演
算部56での演算に関係する情報がマイクロROM部5
5へ、オペランドアドレス計算に関係する情報がオペラ
ンドアドレス計算部54へ、pc計算に関係する情報が
pc計算部53へそれぞれ出力される。
た命令コードを2クロツク(lステップ)につきO〜6
バイトずつデコードする。デコード結果の内、データ演
算部56での演算に関係する情報がマイクロROM部5
5へ、オペランドアドレス計算に関係する情報がオペラ
ンドアドレス計算部54へ、pc計算に関係する情報が
pc計算部53へそれぞれ出力される。
(1,3) rマイクロROM部」
マイクロROM部55には、主にデータ演算部56を制
御するマイクロプログラムが格納されているマイクロR
OM 、 マイクロシーケンサ1マイクロ命令デコー
ダ等が含まれる。
御するマイクロプログラムが格納されているマイクロR
OM 、 マイクロシーケンサ1マイクロ命令デコー
ダ等が含まれる。
マイクロ命令は71″クロROMから2クロツク(1ス
テツプ)に1度読出される。マイクロシーケンサはマイ
クロプログラムで示されるシーケンス処理の他に、例外
1割込及びトラップ(この3つを合わせてBITと称す
る)の処理をハードウェア的に受付ける。またマイクロ
ROM部55はストアバッファの管理も行う。
テツプ)に1度読出される。マイクロシーケンサはマイ
クロプログラムで示されるシーケンス処理の他に、例外
1割込及びトラップ(この3つを合わせてBITと称す
る)の処理をハードウェア的に受付ける。またマイクロ
ROM部55はストアバッファの管理も行う。
マイクロROM部55には命令コードに依存しない割込
みあるいは演算実行結果によるフラッグ情報と、第2デ
コーダの出力等の命令デコード部の出力が入力される。
みあるいは演算実行結果によるフラッグ情報と、第2デ
コーダの出力等の命令デコード部の出力が入力される。
マイクロデコーダの出力は主にデータ演算部56に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロックへも出力され
る。
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロックへも出力され
る。
(1,4) rオペランドアドレス計算部」オペラン
ドアドレス計算部54は命令デコード部52のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。、二の
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレッシングのため
のメモリアクセスのアドレス及びオペランドアドレスが
メモリにマンプされたl10SJr域に入るか否かのチ
エツクも行われる。
ドアドレス計算部54は命令デコード部52のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。、二の
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレッシングのため
のメモリアクセスのアドレス及びオペランドアドレスが
メモリにマンプされたl10SJr域に入るか否かのチ
エツクも行われる。
アドレス計算結果は外部バスインターフェイス部57へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部から入力される。
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部から入力される。
メモリ間接アドレッシングを行う際は外部ハスインター
フェイス部57を通じてアドレス出力回路58からCP
U外部へ参照すべきメモリアドレスが出力されることに
より、データ入出力部5つから人力された間接アドレス
値が命令デコード部52をそのまま通ってフヱソチされ
る。
フェイス部57を通じてアドレス出力回路58からCP
U外部へ参照すべきメモリアドレスが出力されることに
より、データ入出力部5つから人力された間接アドレス
値が命令デコード部52をそのまま通ってフヱソチされ
る。
(1,5) rPC計算部」
pc計算部53は命令デコード部52から出力されるP
C計算に関係する情報によりハードワイヤードに制御さ
れ、命令のpc値を計算する。
C計算に関係する情報によりハードワイヤードに制御さ
れ、命令のpc値を計算する。
本発明のデータ処理装置は可変長命令セットを有してお
り、命令をデコードしなければその命令の長さが判らな
い。このため、PC計算部53は命令デコード部52か
ら出力される命令長をデコード中の命令のPC値に加算
することにより次の命令のPC値を作り出す。
り、命令をデコードしなければその命令の長さが判らな
い。このため、PC計算部53は命令デコード部52か
ら出力される命令長をデコード中の命令のPC値に加算
することにより次の命令のPC値を作り出す。
pc計算部53の計算結果は各命令のpc値として命令
のデコード結果と共に出力される。
のデコード結果と共に出力される。
(1,6) rデータ演算部」
データ演算部56はマイクロプログラムにより制御され
、マイクロROM部55の出力情報に従って各命令の機
能を実現するに必要な演算をレジスタ≧演算器とで実行
する。
、マイクロROM部55の出力情報に従って各命令の機
能を実現するに必要な演算をレジスタ≧演算器とで実行
する。
演算対象となるオペランドがアドレスあるいは即値であ
る場合は、オペランドアドレス計算部54で計算された
アドレスあるいは即値を外部バスインタフェイス部57
を通過させて得る。また、演算対象となるオペランドが
CPU外部のメモリにある場合は、アドレス計算部54
で計算されたアドレスをバスインタフェイス部57がア
ドレス出力回路58から出力することにより、CPU外
部のメモリからフェッチしたオペランドをデータ入出力
回路59から得る。
る場合は、オペランドアドレス計算部54で計算された
アドレスあるいは即値を外部バスインタフェイス部57
を通過させて得る。また、演算対象となるオペランドが
CPU外部のメモリにある場合は、アドレス計算部54
で計算されたアドレスをバスインタフェイス部57がア
ドレス出力回路58から出力することにより、CPU外
部のメモリからフェッチしたオペランドをデータ入出力
回路59から得る。
演算器としてはALII、 バレルシフタ、プライオ
リティエンコーダあるいはカウンタ、シフトレジスタな
どがある。レジスタと主な演算器との間は3バスで結合
されており、1つのレジスタ間演算を指示する1マイク
ロ命令は2クロツク(1ステツプ)で処理される。
リティエンコーダあるいはカウンタ、シフトレジスタな
どがある。レジスタと主な演算器との間は3バスで結合
されており、1つのレジスタ間演算を指示する1マイク
ロ命令は2クロツク(1ステツプ)で処理される。
データ演算時にCPU外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部57を通してアドレス出力回路5
8からアドレスがCP[l外部へ出力されることにより
、データ入出力回路59を通して目的のデータがフェッ
チされる。
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部57を通してアドレス出力回路5
8からアドレスがCP[l外部へ出力されることにより
、データ入出力回路59を通して目的のデータがフェッ
チされる。
CPU外部のメモリからデータをリードする場合は、ア
ドレスがAALレジスタ76にセットされ、そのアドレ
スが外部バスインターフェイス部57を通してアドレス
出力回路58から出力されることにより、データがデー
タ入出力回路59からDDババス08を通してDDRI
レジスタ77へ取込まれる。
ドレスがAALレジスタ76にセットされ、そのアドレ
スが外部バスインターフェイス部57を通してアドレス
出力回路58から出力されることにより、データがデー
タ入出力回路59からDDババス08を通してDDRI
レジスタ77へ取込まれる。
CPU外部のメモリへデータをライトする場合は、アド
レスがAAIレジスタ76にセットされ、そのアドレス
が外部バスインターフェイス部57を通してアドレス出
力回路58から出力されることにより、DDl?2レジ
スタ78にセットされているデータがDDババス08を
通してデータ入出力回路59からCPU外部へ出力され
る。
レスがAAIレジスタ76にセットされ、そのアドレス
が外部バスインターフェイス部57を通してアドレス出
力回路58から出力されることにより、DDl?2レジ
スタ78にセットされているデータがDDババス08を
通してデータ入出力回路59からCPU外部へ出力され
る。
ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部56が得た場合は、これを
命令フェッチ部11とpc計算部13へ出力する。
命令アドレスをデータ演算部56が得た場合は、これを
命令フェッチ部11とpc計算部13へ出力する。
(1,7) r外部バスインターフェイス部」外部ハ
スインターフェイス部57は本発明のデータ処理装置の
外部バスでの通信を制御する。メモリのアクセスはすべ
てクロック同期で行われ、最小2クロックサイクル(1
ステツプ)で行うことができる。
スインターフェイス部57は本発明のデータ処理装置の
外部バスでの通信を制御する。メモリのアクセスはすべ
てクロック同期で行われ、最小2クロックサイクル(1
ステツプ)で行うことができる。
メモリに対するアクセス要求は命令フェッチ部51、オ
ペランドアドレス計算部54及びデータ演算部56から
独立に生しる。更に、オペランドプリフェッチを行うた
めのアクセス要求も生じる。
ペランドアドレス計算部54及びデータ演算部56から
独立に生しる。更に、オペランドプリフェッチを行うた
めのアクセス要求も生じる。
外部ハスインターフェイス部57はこれらのメモリアク
セス要求を調停する。更にメモリとCPLIとを結ぶデ
ータバスサイズである32ビツト(1ワード)の整置境
界を跨ぐメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界を跨ぐことが検知されて
2回のメモリアクセスに分解されて行われる。
セス要求を調停する。更にメモリとCPLIとを結ぶデ
ータバスサイズである32ビツト(1ワード)の整置境
界を跨ぐメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界を跨ぐことが検知されて
2回のメモリアクセスに分解されて行われる。
ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理も行
われる。
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理も行
われる。
命令フェッチ部51からのアクセス要求がある場合は、
CAMレジスタ142にアドレスがセットされる。アド
レス計算部54からのアクセス要求がある場合は、IA
レジスタ125にアドレスがセットされる。データ演算
部56からのアクセス要求がある場合は、AA、1レジ
スタ76にアドレスがセットされる。
CAMレジスタ142にアドレスがセットされる。アド
レス計算部54からのアクセス要求がある場合は、IA
レジスタ125にアドレスがセットされる。データ演算
部56からのアクセス要求がある場合は、AA、1レジ
スタ76にアドレスがセットされる。
オペランドのブリフェッチのためのアクセス要求がある
場合は、FAレジスタ127にセットされたアドレスが
AAハス107へ出力されることにより、CPU外部の
メモリからオペランドデータがフエ・ソチされる。フェ
ッチされたオペランドデータはDDババス08を通して
5DATA80へ人力される。また、アクセスに使用さ
れたAAハス107上のアドレスがSC4M79へ人力
される。SC4M79と5DATA80とは一致指示線
90により相互に接続されている。5DATA80には
整置された4ハイドのデータが2個まで入る。
場合は、FAレジスタ127にセットされたアドレスが
AAハス107へ出力されることにより、CPU外部の
メモリからオペランドデータがフエ・ソチされる。フェ
ッチされたオペランドデータはDDババス08を通して
5DATA80へ人力される。また、アクセスに使用さ
れたAAハス107上のアドレスがSC4M79へ人力
される。SC4M79と5DATA80とは一致指示線
90により相互に接続されている。5DATA80には
整置された4ハイドのデータが2個まで入る。
5CA1179には5DATA80中のデータに対応す
るアドレスが入る。5DATA80へのデータの入力は
整置された上で行われるが、そのデータをデータ演算部
56が取出して使用する際には、任意のアドレスから任
意のデータ長(但し、4ハイド以内)を取出す(2)「
パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第2
図に模式的に示される如く構成されている。
るアドレスが入る。5DATA80へのデータの入力は
整置された上で行われるが、そのデータをデータ演算部
56が取出して使用する際には、任意のアドレスから任
意のデータ長(但し、4ハイド以内)を取出す(2)「
パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第2
図に模式的に示される如く構成されている。
命令のブリフェッチを行う命令フェッチステージ(IP
ステージ)31. 命令のデコードを行うデコードス
テージ(Dステージ)32. オペランドのアドレス
計算を行うオペランドアドレス計算ステージ(^ステー
ジ)33. マイクロROMアクセス(特にRステー
ジ36と称す)を行う部分とオペランドのブリフェッチ
(特にOFステージ37と称す)を行う部分とからなる
オペランドフェッチステージ(Fステージ)34.
命令を実行する実行ステージ(Eステージ)35の5段
構成をパイプライン処理の基本とする。
ステージ)31. 命令のデコードを行うデコードス
テージ(Dステージ)32. オペランドのアドレス
計算を行うオペランドアドレス計算ステージ(^ステー
ジ)33. マイクロROMアクセス(特にRステー
ジ36と称す)を行う部分とオペランドのブリフェッチ
(特にOFステージ37と称す)を行う部分とからなる
オペランドフェッチステージ(Fステージ)34.
命令を実行する実行ステージ(Eステージ)35の5段
構成をパイプライン処理の基本とする。
Eステージ35では1段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には5段以上のパイプライン処理効果がある
。
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には5段以上のパイプライン処理効果がある
。
各ステージは他のステージとは独立に動作し、理論上は
5つのステージが完全に独立して動作する。各ステージ
は1回の処理を最小2クロック(1ステツプ)で行うこ
とができる。従って理想的には2クロツク(lステップ
)毎に次々とパイプライン処理が進行する。
5つのステージが完全に独立して動作する。各ステージ
は1回の処理を最小2クロック(1ステツプ)で行うこ
とができる。従って理想的には2クロツク(lステップ
)毎に次々とパイプライン処理が進行する。
本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く1回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位(ステップコード)に分解してパ
イプライン処理を行う。
るいはメモリ間接アドレッシング等の如く1回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位(ステップコード)に分解してパ
イプライン処理を行う。
パイプライン処理単位の分解方法に関しては特開昭63
−89932号で詳しく開示されている。
−89932号で詳しく開示されている。
IPステージ31からDステージ32へ渡される情報は
、命令コード40そのものである。Dステージ32から
Aステージ33へ渡される情報は、命令で指定された演
算に関するもの(Dコード41と称す)と、オペランド
の7ドレス計算に関係するものくへコード42と称す)
との2つがある。
、命令コード40そのものである。Dステージ32から
Aステージ33へ渡される情報は、命令で指定された演
算に関するもの(Dコード41と称す)と、オペランド
の7ドレス計算に関係するものくへコード42と称す)
との2つがある。
Aステージ33からFステージ34へ渡される情報はマ
イクロブリグラムルーチンのエントリアドレスあるいは
マイクロプログラムのパラメータ等を含むRコード43
と、オペランドのアドレスとアクセス方法指示情報等を
含むFコード44との2つである。
イクロブリグラムルーチンのエントリアドレスあるいは
マイクロプログラムのパラメータ等を含むRコード43
と、オペランドのアドレスとアクセス方法指示情報等を
含むFコード44との2つである。
Fステージ34からEステージ35へ渡される情報は、
演算制御情報とリテラル等を含むEコード45と、オペ
ランドあるいはオペランドアドレス等を含むSコード4
6との2つである。
演算制御情報とリテラル等を含むEコード45と、オペ
ランドあるいはオペランドアドレス等を含むSコード4
6との2つである。
Eステージ35以外のステージで検出されたBITは、
そのコードがEステージ35へ到達する迄はEFT処理
を起動しない。Eステージ35で処理されている命令の
みが実行段階の命令であり、IFステージ31からFス
テージ34までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Eステージ35
以外で検出されたBITは、それが検出されたことがス
テップコード中に記録されて次のステージへ伝えられる
のみである。
そのコードがEステージ35へ到達する迄はEFT処理
を起動しない。Eステージ35で処理されている命令の
みが実行段階の命令であり、IFステージ31からFス
テージ34までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Eステージ35
以外で検出されたBITは、それが検出されたことがス
テップコード中に記録されて次のステージへ伝えられる
のみである。
(2,1) rパイプライン処理単位」(2,1,1
) r命令コードフィールドの分類」本発明のデータ
処理装置では、上記の命令フォーマントの特徴を生かし
たパイプライン処理を行う。
) r命令コードフィールドの分類」本発明のデータ
処理装置では、上記の命令フォーマントの特徴を生かし
たパイプライン処理を行う。
Dステージ32では“2バイトの命令基本部子〇〜4バ
イトのアドレッシング拡張部”、”多段間接モード指定
部子アドレッシング拡張部”又は命令固有の拡張部を1
つのデコード単位として処理する。
イトのアドレッシング拡張部”、”多段間接モード指定
部子アドレッシング拡張部”又は命令固有の拡張部を1
つのデコード単位として処理する。
各回のデコード結果をステップコードと称し、Aステー
ジ33以降ではこのステップコードをパイプライン処理
の単位としている。ステップコードの数は命令毎に固有
であり、多段間接モード指定を行わない場合は、1つの
命令は最小1個、最大3個のステップコードに分かれる
。多段間接モード指定が行われた場合はそれだけステッ
プコードが増加する。
ジ33以降ではこのステップコードをパイプライン処理
の単位としている。ステップコードの数は命令毎に固有
であり、多段間接モード指定を行わない場合は、1つの
命令は最小1個、最大3個のステップコードに分かれる
。多段間接モード指定が行われた場合はそれだけステッ
プコードが増加する。
(2,1,2)、 rプログラムカウンタの管理」本
発明のデータ処理装置のパイプライン上に存在するステ
ップコードは全て別命令に対するものである可能性があ
り、このためプログラムカウンタの値はステップコード
毎に管理される。全てのステップコードは、そのステッ
プコードのもとになった命令のプログラムカウンタ値を
有する。
発明のデータ処理装置のパイプライン上に存在するステ
ップコードは全て別命令に対するものである可能性があ
り、このためプログラムカウンタの値はステップコード
毎に管理される。全てのステップコードは、そのステッ
プコードのもとになった命令のプログラムカウンタ値を
有する。
ステップコードに付属してパイプラインの各ステージを
流れるプログラムカウンタ値はステンブブログラムカウ
ンタ(SPC) と称する。SPCはパイプラインの各
ステージ間を次々と受渡されていく。
流れるプログラムカウンタ値はステンブブログラムカウ
ンタ(SPC) と称する。SPCはパイプラインの各
ステージ間を次々と受渡されていく。
(2,2) r各バイブラインステージの処理」各パ
イプラインステージの人出力ステノブコドには第6図に
示したように便宜上名前が付けられている。
イプラインステージの人出力ステノブコドには第6図に
示したように便宜上名前が付けられている。
また、ステップコードはオペレーションコードに関する
処理を行い、マイクロプログラムのエントリアドレス及
びEステージ35に対するパラメータ等になる系列と、
Eステージ35のマイクロ命令に対するオペランドにな
る系列との2系列がある。
処理を行い、マイクロプログラムのエントリアドレス及
びEステージ35に対するパラメータ等になる系列と、
Eステージ35のマイクロ命令に対するオペランドにな
る系列との2系列がある。
(2,2,1) r命令フェッチステージ」命令フェ
ッチステージ(IFステージ)31は命令をメモリある
いはブランチバッファからフェッチして命令キュー11
2へ入力し、Dステージ32に対して命令コードを出力
する。命令キュー112への入力は整置された4バイト
単位で行われる。
ッチステージ(IFステージ)31は命令をメモリある
いはブランチバッファからフェッチして命令キュー11
2へ入力し、Dステージ32に対して命令コードを出力
する。命令キュー112への入力は整置された4バイト
単位で行われる。
メモリから命令をフェッチする場合は、整置された4バ
イトにつき最小2クロック(1ステツプ)を要する。ブ
ランチバッファがヒツトした場合は、整置された4バイ
トにつきlクロ・ツクでフェッチ可能である。命令キュ
ー112の出力単位は2バイト毎に可変であり、2クロ
ツクの間に最大6バイトまで出力できる。また、分岐の
直後には命令キュー301をバイパスして命令基本部2
バイトを直接命令デコーダへ転送することも可能である
。
イトにつき最小2クロック(1ステツプ)を要する。ブ
ランチバッファがヒツトした場合は、整置された4バイ
トにつきlクロ・ツクでフェッチ可能である。命令キュ
ー112の出力単位は2バイト毎に可変であり、2クロ
ツクの間に最大6バイトまで出力できる。また、分岐の
直後には命令キュー301をバイパスして命令基本部2
バイトを直接命令デコーダへ転送することも可能である
。
ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理及び命令キュー
112の制御もIFステージ31で行う。
ブリフェッチ先の命令のアドレスの管理及び命令キュー
112の制御もIFステージ31で行う。
IFステージ31で検出するBITには、命令をメモリ
からフェッチする際のハスアクセス例外あるいはメモリ
保護違反などによるアドレス変換例外がある。
からフェッチする際のハスアクセス例外あるいはメモリ
保護違反などによるアドレス変換例外がある。
(2,2,2) r命令デコードステージ」命令デコ
ードステージ(Dステージ)32はIFステージ31か
ら入力された命令コードをデコードする。
ードステージ(Dステージ)32はIFステージ31か
ら入力された命令コードをデコードする。
デコードは命令デコード部52のFIIWデコーダ、N
FIIWデコーダ及びアドレッシングモードデコーダを
合わせた第1デコーダを使用して、2クロフク(1ステ
ツプ)単位に1度行ない、1回のデコード処理で0〜6
バイトの命令コードを消費する(RET命令の復帰先ア
ドレスを含むステップコードの出力処理などでは命令コ
ードを消費しない)。Dステージ32は1回のデコード
でAステージ33に対してアドレス計算情報としてのA
コード42である約35ヒツトの制御コードと最大32
ビツトのアドレス修飾情報と、オペレーションコードの
中間デコード結果としてのDコード41である約5oビ
ツトの制御コードと8ビツトのリテラル情報とを出力す
る。
FIIWデコーダ及びアドレッシングモードデコーダを
合わせた第1デコーダを使用して、2クロフク(1ステ
ツプ)単位に1度行ない、1回のデコード処理で0〜6
バイトの命令コードを消費する(RET命令の復帰先ア
ドレスを含むステップコードの出力処理などでは命令コ
ードを消費しない)。Dステージ32は1回のデコード
でAステージ33に対してアドレス計算情報としてのA
コード42である約35ヒツトの制御コードと最大32
ビツトのアドレス修飾情報と、オペレーションコードの
中間デコード結果としてのDコード41である約5oビ
ツトの制御コードと8ビツトのリテラル情報とを出力す
る。
Dステージ32では、各命令のpc計算部53の制御命
令キュー112からの命令コードの出力処理をも行う。
令キュー112からの命令コードの出力処理をも行う。
Dステージ32で検出するBITには予約命令例外があ
る。また、IPステージ31から転送されてきた各種B
ITはステンブコード内にエンコードする処理をしてA
ステージ33へ転送する。
る。また、IPステージ31から転送されてきた各種B
ITはステンブコード内にエンコードする処理をしてA
ステージ33へ転送する。
(2,2,3) rオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ(Aステージ)33
は処理機能が大きく2つに分かれる。1つは命令デコー
ド部52の第2デコーダを使用してオペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部54でオペランドアドレスの計算を行う処理
である。
」オペランドアドレス計算ステージ(Aステージ)33
は処理機能が大きく2つに分かれる。1つは命令デコー
ド部52の第2デコーダを使用してオペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部54でオペランドアドレスの計算を行う処理
である。
オペレーションコードの後段デコード処理はDコード4
1を入力とし、レジスタ、メモリの書込み’F 約及び
マイクロプログラムのエントリアドレスとマイクロプロ
グラムに対するパラメータなどを含むRコード43の出
力を行う。なお、レジスタあるいはメモリの書込み予約
は、アドレス計算で参照したレジスタやメモリの内容が
パイプライン上を先行する命令で書換えられることによ
り誤ったアドレス計算が行われるのを防ぐためのもので
ある。レジスタあるいはメモリの書込み予約はデソ)゛
ロックを避けるため、ステンプコード毎ではなく命令毎
に行う。レジスタ及びメモリへの書込み予約については
特願昭62−144394号に詳細に開示されている。
1を入力とし、レジスタ、メモリの書込み’F 約及び
マイクロプログラムのエントリアドレスとマイクロプロ
グラムに対するパラメータなどを含むRコード43の出
力を行う。なお、レジスタあるいはメモリの書込み予約
は、アドレス計算で参照したレジスタやメモリの内容が
パイプライン上を先行する命令で書換えられることによ
り誤ったアドレス計算が行われるのを防ぐためのもので
ある。レジスタあるいはメモリの書込み予約はデソ)゛
ロックを避けるため、ステンプコード毎ではなく命令毎
に行う。レジスタ及びメモリへの書込み予約については
特願昭62−144394号に詳細に開示されている。
オペランドアドレス計算処理はAコード42を入力とし
、Aコード42に従いオペランドアドレス計算部54で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をFコード44として出力する。
、Aコード42に従いオペランドアドレス計算部54で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をFコード44として出力する。
この際、アドレス計算に伴うレジスタ及びメモリの読出
し時にコンフリクトチエツクが行われ、先行命令がレジ
スタあるいはメモリへの書込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がEステージ
35で書込み処理を終了するまで待機する。また、オペ
ランドアドレス及びメモリ間接参照のアドレスがメモリ
にマツプされたIlo STJ域に入るか否かのチエツ
クも行われる。
し時にコンフリクトチエツクが行われ、先行命令がレジ
スタあるいはメモリへの書込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がEステージ
35で書込み処理を終了するまで待機する。また、オペ
ランドアドレス及びメモリ間接参照のアドレスがメモリ
にマツプされたIlo STJ域に入るか否かのチエツ
クも行われる。
Aステージ33で検出す4EITには予約命令例外特権
命令例外、ハスア・セス例外、アドレス変換例外、メモ
リ間接アドレッシング時のオペランドブレイクポイント
ヒントによるデバッグトラップがある。Dコード4】又
はAコード42自体がEITを発生したことを示してい
れば、Aステージ33はそのコードに対してアドレス計
算処理をせず、そのEITをRコード43及びFコード
44へ伝える。
命令例外、ハスア・セス例外、アドレス変換例外、メモ
リ間接アドレッシング時のオペランドブレイクポイント
ヒントによるデバッグトラップがある。Dコード4】又
はAコード42自体がEITを発生したことを示してい
れば、Aステージ33はそのコードに対してアドレス計
算処理をせず、そのEITをRコード43及びFコード
44へ伝える。
(3,2,4) rマイクロRO?lアクセスステー
ジ」オペランドフェッチステージ(Fステージ)34
も処理が大きく2つに分かれる。一方はマイクロt70
FIのアクセス処理であり、特にRステージ36と称す
る。他方はオペランドプリフェッチ処理であり、詩にO
Fステージ37と称する。Rステージ36とOFステー
ジ37とは必ずしも同時に動作するわけではなく、メモ
リアクセス権が獲得できるか否か等に依存して独立に動
作する。
ジ」オペランドフェッチステージ(Fステージ)34
も処理が大きく2つに分かれる。一方はマイクロt70
FIのアクセス処理であり、特にRステージ36と称す
る。他方はオペランドプリフェッチ処理であり、詩にO
Fステージ37と称する。Rステージ36とOFステー
ジ37とは必ずしも同時に動作するわけではなく、メモ
リアクセス権が獲得できるか否か等に依存して独立に動
作する。
Rステージ36の処理であるマイクロROMアクセス処
理は、Rコード43に対して次のEステージ35での実
行に使用する実行制御コードであるEコード45を生成
するためのマイクロll0Mアクセスとマイクロ命令デ
コード処理とである。1つのRコード43に対する処理
が2つ以上のマイクロプログラムステンプに分解される
場合、マイクロI?OMはEステージ35で使用され、
次のRコード43はマイクロROMアクセス待ちになる
。Rコード43に対するマイクロROMアクセスが行わ
れるのは、その前のEステージ35での最後のマイクロ
命令実行の時である。本発明のデータ処理装置では、は
とんどの基本命令は1マイクロプログラムステツプで行
われるため、実際にはRコード43に対するマイクロR
OMアクセスが次々と行われることが多い。
理は、Rコード43に対して次のEステージ35での実
行に使用する実行制御コードであるEコード45を生成
するためのマイクロll0Mアクセスとマイクロ命令デ
コード処理とである。1つのRコード43に対する処理
が2つ以上のマイクロプログラムステンプに分解される
場合、マイクロI?OMはEステージ35で使用され、
次のRコード43はマイクロROMアクセス待ちになる
。Rコード43に対するマイクロROMアクセスが行わ
れるのは、その前のEステージ35での最後のマイクロ
命令実行の時である。本発明のデータ処理装置では、は
とんどの基本命令は1マイクロプログラムステツプで行
われるため、実際にはRコード43に対するマイクロR
OMアクセスが次々と行われることが多い。
Rステージ36で新たに検出するBITはない。Rコー
ト43が命令処理再実行型のBITを示している場合は
そのBIT処理に対するマイクロプログラムが実行され
るので、Rステージ36はそのRコード43に従ったマ
イクロ命令をフェッチする。
ト43が命令処理再実行型のBITを示している場合は
そのBIT処理に対するマイクロプログラムが実行され
るので、Rステージ36はそのRコード43に従ったマ
イクロ命令をフェッチする。
Rコード43が奇数アドレスジャンプトラップを示して
いる場合、Rステージ36はそれをEコード45によっ
て伝える。これはプリブランチに対するもので、Eステ
ージ35ではそのEコード45で分岐が生しなければそ
のプリブランチを有効として奇数アドレスジャンプトラ
、プを発生する。
いる場合、Rステージ36はそれをEコード45によっ
て伝える。これはプリブランチに対するもので、Eステ
ージ35ではそのEコード45で分岐が生しなければそ
のプリブランチを有効として奇数アドレスジャンプトラ
、プを発生する。
(2,2,5) rオペランドフェッチステージ」オ
ペランドフェッチステージ(OFステージ)37はFス
テージ34で行う上記の2つの処理の内のオペランドプ
リフェッチ処理を行う。
ペランドフェッチステージ(OFステージ)37はFス
テージ34で行う上記の2つの処理の内のオペランドプ
リフェッチ処理を行う。
オペランドプリフェッチはFコード44を人力とし、フ
ェッチしたオペランドとそのアドレスとをSコード46
として出力する。1つのFコード44ではワード境界を
跨いでもよいが、4ハイド以下のオペランドフェッチを
指定する。Fコード44にはオペランドのアクセスを行
うか否かの指定も含まれており、Aステージ33で計算
したオペランドアドレス自体あるいは即値をEステージ
35に転送する場合にはオペランドプリフェッチは行わ
ず、Fコート44の内容をSコード46として転送する
。ブリフェッチしようとするオペランドと、Eステージ
35が書き込み処理を行おうとするオペランドとが一致
する場合は、オペランドプリフェッチはメモリからは行
わずにバイパスして行う。また、r10領域に対しては
オペランドプリフェッチを遅延させ、先行命令がすべて
完了するまで待ってオペランドフェッチを行う。
ェッチしたオペランドとそのアドレスとをSコード46
として出力する。1つのFコード44ではワード境界を
跨いでもよいが、4ハイド以下のオペランドフェッチを
指定する。Fコード44にはオペランドのアクセスを行
うか否かの指定も含まれており、Aステージ33で計算
したオペランドアドレス自体あるいは即値をEステージ
35に転送する場合にはオペランドプリフェッチは行わ
ず、Fコート44の内容をSコード46として転送する
。ブリフェッチしようとするオペランドと、Eステージ
35が書き込み処理を行おうとするオペランドとが一致
する場合は、オペランドプリフェッチはメモリからは行
わずにバイパスして行う。また、r10領域に対しては
オペランドプリフェッチを遅延させ、先行命令がすべて
完了するまで待ってオペランドフェッチを行う。
OFステージ37で検出されるBITには、ハスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒントによるデバッグトラップ
がある。Fコード44がデバッグトラップ以外のBIT
を示している場合はそれをSコード46へ転送し、オペ
ランドプリフェッチは行わない。Fコード44がデバッ
グトラップを示している場合はそのFコード44に対し
てBITを示していない場合と同し処理をすると共にデ
バ・7グトラノブをSコード46へ伝える。
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒントによるデバッグトラップ
がある。Fコード44がデバッグトラップ以外のBIT
を示している場合はそれをSコード46へ転送し、オペ
ランドプリフェッチは行わない。Fコード44がデバッ
グトラップを示している場合はそのFコード44に対し
てBITを示していない場合と同し処理をすると共にデ
バ・7グトラノブをSコード46へ伝える。
(2,2,6) r実行ステージ」
実行ステージ(Eステージ)35はEコード45及びS
コード46を人力として動作する。この巳ステージ35
が命令を実行するステージであり、Fステージ34以前
のステージで行われた処理は全てEステージ35のため
の前処理である。Eステージ35でジャンプ命令が実行
されたり、あるいはBIT処理が起動されたりした場合
は、IFステージ31からFステージ34までの間に行
われた処理は全て無効化される。Eステージ35はマイ
クロプログラムにより制御され、Rコード43に示され
たマイクロプログラムのエントリアドレスからの一連の
マイクロプログラムを実行することにより命令を実行す
る。
コード46を人力として動作する。この巳ステージ35
が命令を実行するステージであり、Fステージ34以前
のステージで行われた処理は全てEステージ35のため
の前処理である。Eステージ35でジャンプ命令が実行
されたり、あるいはBIT処理が起動されたりした場合
は、IFステージ31からFステージ34までの間に行
われた処理は全て無効化される。Eステージ35はマイ
クロプログラムにより制御され、Rコード43に示され
たマイクロプログラムのエントリアドレスからの一連の
マイクロプログラムを実行することにより命令を実行す
る。
マイクロROMの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従って、マイクロプログラ
ムで分岐が起きた場合は、1マイクロステツプの空きが
できる。また、Eステージ35はデータ演算部56にあ
るストアバッファを利用して、4バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することもできる。
プライン化されて行われる。従って、マイクロプログラ
ムで分岐が起きた場合は、1マイクロステツプの空きが
できる。また、Eステージ35はデータ演算部56にあ
るストアバッファを利用して、4バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することもできる。
Eステージ35では、Aステージ33で行ったレジスタ
及びメモリに対する書込み予約をオペランドの書込み後
に解除する。
及びメモリに対する書込み予約をオペランドの書込み後
に解除する。
また、条件分岐命令がEステージ35で分岐を発生した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。
Eステージ35で検出されるBITには、バスアクセス
例外1アドレス変換例外、デバッグトラップ奇数アドレ
スジャンプトラップ、予約機能例外。
例外1アドレス変換例外、デバッグトラップ奇数アドレ
スジャンプトラップ、予約機能例外。
不正オペランド例外、予約スタックフォーマット例外、
ゼロ除算トラップ、無条件トラップ、条件トラップ、遅
延コンテキストトラップ、外部割込。
ゼロ除算トラップ、無条件トラップ、条件トラップ、遅
延コンテキストトラップ、外部割込。
遅延割込、リセット割込、システム障害がある。
Eステージ35で検出されたBITは全てBIT処理さ
れるが、Eステージ以前のIFステージ31からFステ
ージ34の間で検出され且っRコート43あるいはSコ
ード46に反映されているBITは必ずしもBIT処理
されるとは限らない。IPステージ31からFステージ
34の間で検出されたが、先行の命令がEステージ35
でジャンプ命令が実行されたなどの原因でEステージ3
5まで到達しなかったBITは全てキャンセルされる。
れるが、Eステージ以前のIFステージ31からFステ
ージ34の間で検出され且っRコート43あるいはSコ
ード46に反映されているBITは必ずしもBIT処理
されるとは限らない。IPステージ31からFステージ
34の間で検出されたが、先行の命令がEステージ35
でジャンプ命令が実行されたなどの原因でEステージ3
5まで到達しなかったBITは全てキャンセルされる。
そのBITを起こした命令はそもそも実行されなかった
ことになる。
ことになる。
外部割込及び遅延割込は命令の切目でEステージ35に
直接受付けられ、マイクロプログラムにより必要な処理
が実行される。その他の各種BITの処理はマイクロプ
ログラムにより行われる。
直接受付けられ、マイクロプログラムにより必要な処理
が実行される。その他の各種BITの処理はマイクロプ
ログラムにより行われる。
(2,3) r各パイプラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは1つ前に行った処理が終わり、そ
の処理結果を出力う・ノチから次のステージの入力ラン
チへ転送し、自身のステージの人力ランチに次の処理に
必要な入力信号が総て揃えば次の処理を開始する。
パイプラインの各ステージは入力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは1つ前に行った処理が終わり、そ
の処理結果を出力う・ノチから次のステージの入力ラン
チへ転送し、自身のステージの人力ランチに次の処理に
必要な入力信号が総て揃えば次の処理を開始する。
つまり各ステージは、1つ前段のステージから出力され
てくる次の処理に対する人力信号が全て有効となり、今
の処理結果を後段のステージの人力ランチに転送して出
力ランチが空になると次の処理を開始する。
てくる次の処理に対する人力信号が全て有効となり、今
の処理結果を後段のステージの人力ランチに転送して出
力ランチが空になると次の処理を開始する。
各ステージが動作を開始する1つ前のクロックタイミン
グで人力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態(入力待ち
)になる。出力ラソチから次のステージの入力ラッチへ
の転送を行う場合には次のステージの人力ランチが空き
状態になっている必要があり、次のステージの人力ラン
チが空きでない場合もパイプラインステージは待ち状態
(出力待ち)になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理臼(3)「分岐命令の処理」 本発明のデータ処理装置においては、上述のように多段
構成のパイプライン処理を採用しているため、分岐命令
を実行した際のオーバヘッドが大きい。このオーバヘッ
ドを小さくするためにIPステージ11においてプリブ
ランチ処理を行っている。
グで人力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態(入力待ち
)になる。出力ラソチから次のステージの入力ラッチへ
の転送を行う場合には次のステージの人力ランチが空き
状態になっている必要があり、次のステージの人力ラン
チが空きでない場合もパイプラインステージは待ち状態
(出力待ち)になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理臼(3)「分岐命令の処理」 本発明のデータ処理装置においては、上述のように多段
構成のパイプライン処理を採用しているため、分岐命令
を実行した際のオーバヘッドが大きい。このオーバヘッ
ドを小さくするためにIPステージ11においてプリブ
ランチ処理を行っている。
プリブランチ処理はEステージ15において分岐する代
わりにIFステージ11において予め分岐することによ
り、可及的早期において分岐命令をパイプライン処理機
構へ取込むことを目的としている。
わりにIFステージ11において予め分岐することによ
り、可及的早期において分岐命令をパイプライン処理機
構へ取込むことを目的としている。
また、本発明のデータ処理装置のプリブランチ処理は可
変長の分岐命令にも対応可能であり、従来の固定長の分
岐命令にのみ対応可能であったプリブランチ処理に比し
て処理可能な分岐命令の数が大幅に増加する。
変長の分岐命令にも対応可能であり、従来の固定長の分
岐命令にのみ対応可能であったプリブランチ処理に比し
て処理可能な分岐命令の数が大幅に増加する。
本発明のデータ処理装置に限らず、データ処理装置では
一般的に分岐命令が実行される頻度は非常に高く、この
ためプリブランチ処理による性能向上の効果は大きい。
一般的に分岐命令が実行される頻度は非常に高く、この
ためプリブランチ処理による性能向上の効果は大きい。
(3,1) r分岐命令の種類」
本発明のデータ処理装置では、命令フェッチステージに
おいてプリブランチを行う命令をプリブランチ命令と称
す。このプリブランチ命令には、無条件分岐命令のよう
に、必ず分岐する命令も含まれる。
おいてプリブランチを行う命令をプリブランチ命令と称
す。このプリブランチ命令には、無条件分岐命令のよう
に、必ず分岐する命令も含まれる。
本発明のデータ処理装置が有する分岐命令は、分岐条件
がスタティックであるかダイナミックであるか及び分岐
先がスタティックであるかダイナミックであるかにより
計4種類に分類される。しかし、本発明のデータ処理装
置においては以下の2種類の命令をプリブランチ命令と
して扱う。
がスタティックであるかダイナミックであるか及び分岐
先がスタティックであるかダイナミックであるかにより
計4種類に分類される。しかし、本発明のデータ処理装
置においては以下の2種類の命令をプリブランチ命令と
して扱う。
第1は、分岐条件及び分岐先共にスタティックな命令で
ある。この種の命令には無条件分岐命令(BRA)とサ
ブルーチン呼出し命令(BSR)とがある。
ある。この種の命令には無条件分岐命令(BRA)とサ
ブルーチン呼出し命令(BSR)とがある。
第2は、分岐条件がダイナミックで分岐先がスタティッ
クな命令である。この種の命令には、条件分岐命令(B
cc)とループ制御命令(ACB) とがある。
クな命令である。この種の命令には、条件分岐命令(B
cc)とループ制御命令(ACB) とがある。
(3,2) r分岐命令処理圏・路の機能構成」第1
図は本発明のデータ処理装置の全体の構成を示すブロフ
ク図である。
図は本発明のデータ処理装置の全体の構成を示すブロフ
ク図である。
第1図には、命令フェッチ部51.命令デコード部52
. PC計算部53.オペランドアドレス計算部54゜
データ演算部56.外部バスインターフェイス部57の
それぞれに含まれる内部回路の構成と、アドレス出力回
路58.データ入出力回路59等が示されている。
. PC計算部53.オペランドアドレス計算部54゜
データ演算部56.外部バスインターフェイス部57の
それぞれに含まれる内部回路の構成と、アドレス出力回
路58.データ入出力回路59等が示されている。
命令デコーダ111 とpc加算器132の入力側及び
アドレス加算器124の入力側とは、ディスプレースメ
ント値1分岐命令の変位値を転送するDISP/\ス1
00にて接続されている。
アドレス加算器124の入力側とは、ディスプレースメ
ント値1分岐命令の変位値を転送するDISP/\ス1
00にて接続されている。
命令デコーダ111 とアドレス加算器1240入力側
とは、ステップコード生成に使用された命令コード長、
スタックブツシュモード時のプリデクリメント値等を転
送する補正値バス102とでも接続されている。
とは、ステップコード生成に使用された命令コード長、
スタックブツシュモード時のプリデクリメント値等を転
送する補正値バス102とでも接続されている。
命令デコーダtxtとpc加算器132の入力側とは、
ステップコード生成に使用した命令コード長を転送する
命令長バス101とでも接続されている。
ステップコード生成に使用した命令コード長を転送する
命令長バス101とでも接続されている。
レジスタファイル144とアドレス加算器124の入力
端とは、レジスタファイル144に蓄えられているアド
レス値を転送するAバス103で接続されている。
端とは、レジスタファイル144に蓄えられているアド
レス値を転送するAバス103で接続されている。
命令デコーダ111には命令キュー112から命令コー
ドが入力される。命令デコーダ111の出力部には、ブ
リブランチ処理により条件分岐命令の分岐条件指定フィ
ールドをEステージ15へそのまま出力するか、条件指
定を反転して出力するかを選択する分岐条件生成回路1
14が備えられている。
ドが入力される。命令デコーダ111の出力部には、ブ
リブランチ処理により条件分岐命令の分岐条件指定フィ
ールドをEステージ15へそのまま出力するか、条件指
定を反転して出力するかを選択する分岐条件生成回路1
14が備えられている。
命令長バス101の値とDISPバス100の値とを入
力とし、いずれかを選択して出力する被加算(I!選択
回路131の出力と、Dステージ12においてデコード
された命令のPC値を保持するDPC135の値または
ステップコードの切目毎の作業用PC値を保持するTP
C134の値のいずれかとはPC加算器132へ入力さ
れる。
力とし、いずれかを選択して出力する被加算(I!選択
回路131の出力と、Dステージ12においてデコード
された命令のPC値を保持するDPC135の値または
ステップコードの切目毎の作業用PC値を保持するTP
C134の値のいずれかとはPC加算器132へ入力さ
れる。
pc加X器132の出力はpc加算器出力ラうチ133
にランチされた後、POババス05へ出力される。
にランチされた後、POババス05へ出力される。
POババス05は、ラッチTPC134,ラッチDPC
135゜Aステージ13において処理中の命令のPC値
を保持するラッチAPC136とに接続している。
135゜Aステージ13において処理中の命令のPC値
を保持するラッチAPC136とに接続している。
TPC134にはEステージ15で分岐あるいはジャン
プが生した際に新たな命令アドレスを入力するためのC
Aババス04からの入力経路もある。
プが生した際に新たな命令アドレスを入力するためのC
Aババス04からの入力経路もある。
補正値バス102の出力とDISPバス100の出力と
はディスブレースメン)!沢回路122へ入力され、い
ずれか一方がアドレス加算器124へ入力される。
はディスブレースメン)!沢回路122へ入力され、い
ずれか一方がアドレス加算器124へ入力される。
DISPバス100の出力とAバス103の出力とはベ
ースアドレス選択回路123へ入力され、いずれか−方
がアドレス加算器124へ人力される。
ースアドレス選択回路123へ入力され、いずれか−方
がアドレス加算器124へ人力される。
アドレス加算器124は、ディスプレースメント選択回
路122の出力、ベースアドレス選択回路123の出力
及びAバス103から入力された値をシフトすることに
より、1倍、2倍、4倍、8倍の値をとるインデンクス
値生成回路121の出力の3つ値を入力として3値加算
を行う。
路122の出力、ベースアドレス選択回路123の出力
及びAバス103から入力された値をシフトすることに
より、1倍、2倍、4倍、8倍の値をとるインデンクス
値生成回路121の出力の3つ値を入力として3値加算
を行う。
アドレス加算15124の出力値はアドレス加算品出カ
ラフチ125を通してAOババス06へ出力される。
ラフチ125を通してAOババス06へ出力される。
AOババス06は、メモリ間接アドレッシング時に、A
Aババス07を通してアドレス出力回路58からCPU
外部ヘアドレス値を出力する際にそのアドレス値を保持
するランチlA126と、Fステージ14におけるオペ
ランドフェッチ時に、AAババス07を通してアドレス
出力回路58からCPU外部へオペランドアドレス値を
出力する際にそのオペランドアドレス値を保持するラッ
チFAI27とに接続されている。
Aババス07を通してアドレス出力回路58からCPU
外部ヘアドレス値を出力する際にそのアドレス値を保持
するランチlA126と、Fステージ14におけるオペ
ランドフェッチ時に、AAババス07を通してアドレス
出力回路58からCPU外部へオペランドアドレス値を
出力する際にそのオペランドアドレス値を保持するラッ
チFAI27とに接続されている。
ラッチFA127は、アドレス加算器124により計算
されたオペランドアドレスをEステージ15で使用する
ためにオペランドアドレス値を保持するランチ5A14
1への出力経路を有する。
されたオペランドアドレスをEステージ15で使用する
ためにオペランドアドレス値を保持するランチ5A14
1への出力経路を有する。
ラッチ5A141は、データ演算部56の汎用データバ
スであるSバス109への出力径路を有する。
スであるSバス109への出力径路を有する。
命令のアドレスを転送するCAババス04はPC加算器
出力ララッチ33と、ランチTPC134と、命令フェ
ッチ部51がプリフエンチする命令コードのアドレスを
管理するカウンタQINPC115と、命令フェッチの
ためのアドレスをAAババス07を通してアドレス出力
回路58からCPU外部へ出力する際にその値を保持す
るラッチCAA142と、Eステージ15において分岐
あるいはジャンプが生した際に新たな命令アドレスをS
バス109から人力するラッチEB143とに接続され
ている。
出力ララッチ33と、ランチTPC134と、命令フェ
ッチ部51がプリフエンチする命令コードのアドレスを
管理するカウンタQINPC115と、命令フェッチの
ためのアドレスをAAババス07を通してアドレス出力
回路58からCPU外部へ出力する際にその値を保持す
るラッチCAA142と、Eステージ15において分岐
あるいはジャンプが生した際に新たな命令アドレスをS
バス109から人力するラッチEB143とに接続され
ている。
ラッチAPC136は、Aバス103 と、Fステージ
14において処理中の命令のpc値を保持するためのラ
ンチFPC137とへの出力経路を有する。
14において処理中の命令のpc値を保持するためのラ
ンチFPC137とへの出力経路を有する。
ランチFPC137は、Eステージ15において処理中
の命令のpc値を保持するラッチCPCl38への出力
経路を有する。
の命令のpc値を保持するラッチCPCl38への出力
経路を有する。
ランチCPCl38は、Sバス109と、BTB160
とに出力経路を有する。
とに出力経路を有する。
レジスタファイル144は汎用レジスタあるいは作業用
レジスタ等にて構成されており、Sバス109とAバス
103への出力経路を有し、Dバス1.10からの人力
経路を有する。
レジスタ等にて構成されており、Sバス109とAバス
103への出力経路を有し、Dバス1.10からの人力
経路を有する。
データ演算部56の演算機構であるデータ演算器145
は、Sバス109からの入力経路を有し、Dバス110
への出力経路を有している。
は、Sバス109からの入力経路を有し、Dバス110
への出力経路を有している。
BTB(プランヂターゲソトハソファ)160は64エ
ントリで、各エントリは分岐命令アドレスフィールド
(25ビツト〉、 有効ビットフィールド(1ビツト〉
分岐先アドレスフィールド(31ビツト)及びシーケン
ス制御フィールド(2ビツト)とで構成されている(第
2図参照)。
ントリで、各エントリは分岐命令アドレスフィールド
(25ビツト〉、 有効ビットフィールド(1ビツト〉
分岐先アドレスフィールド(31ビツト)及びシーケン
ス制御フィールド(2ビツト)とで構成されている(第
2図参照)。
有効ビットフィールドは対応するエントリが有効か否か
を示すフィールドであり、シーケンス制御フィールドは
、ブリブランチが生した際の命令フェッチシーケンスを
切換えるタイミングを制御するフィールドである。
を示すフィールドであり、シーケンス制御フィールドは
、ブリブランチが生した際の命令フェッチシーケンスを
切換えるタイミングを制御するフィールドである。
分岐先アドレスをBTB160に登録するために、ラン
チCPCl38からBTB160への経路が設けられて
いる。
チCPCl38からBTB160への経路が設けられて
いる。
また、分岐先アドレスを登録するために、CAハス10
4からBTB160への経路が設けられている。
4からBTB160への経路が設けられている。
分岐先アドレスレジスタ161は、BTB160から出
力される分岐先アドレスフィールドの上位30ビツトを
ラッチしておき、命令フェッチシーケンスが切換わるタ
イミングでカウンタQINPC115へ値を出力する。
力される分岐先アドレスフィールドの上位30ビツトを
ラッチしておき、命令フェッチシーケンスが切換わるタ
イミングでカウンタQINPC115へ値を出力する。
シーケンス制御機構162はダウンカウンタにて構成さ
れており、BTB160のシーケンス制御フィールドの
値を取込み、命令フェッチが行われる都度値をカウント
ダウンする。そして、シーケンス制御機構162は計数
値が“0”になると命令シーケンスを切換える制御信号
を出力する。
れており、BTB160のシーケンス制御フィールドの
値を取込み、命令フェッチが行われる都度値をカウント
ダウンする。そして、シーケンス制御機構162は計数
値が“0”になると命令シーケンスを切換える制御信号
を出力する。
(3,3) rプリブランチの処理方法」第1図に示
した本発明のデータ処理装置の構成において、プリブラ
ンチ処理に特に関係が深い部分の詳細な構成を第2図の
ブロック図に示す。
した本発明のデータ処理装置の構成において、プリブラ
ンチ処理に特に関係が深い部分の詳細な構成を第2図の
ブロック図に示す。
BTBI60は64エントリ、各エントリは分岐先アド
レスフィールド(25ビツト)、 有効ヒツトフィー
ルド(2ビツト)3 分岐先アドレスフィールド(31
ビツト)、 シーケンス制御フィールド(2ビツト)に
て構成される。
レスフィールド(25ビツト)、 有効ヒツトフィー
ルド(2ビツト)3 分岐先アドレスフィールド(31
ビツト)、 シーケンス制御フィールド(2ビツト)に
て構成される。
分岐命令アドレスフィールドには、分岐命令アドレスの
上位24ビツトと、最下位から2番目の1ビツトとが登
録される。
上位24ビツトと、最下位から2番目の1ビツトとが登
録される。
分岐先アドレスフィールドには、分岐先の命令アドレス
の上位31ビツトが登録される。
の上位31ビツトが登録される。
分岐先アドレスレジスタ161は、BTB160の分岐
先アドレスフィールドの出力の上位30ビツトをラッチ
する。
先アドレスフィールドの出力の上位30ビツトをラッチ
する。
シーケンス制御UNIJ構1.62は、BTB160の
シーケンス制御フィールドの出力値を取込み、命令フェ
ッチが行われる都度、その値をカウントダウンする。
シーケンス制御フィールドの出力値を取込み、命令フェ
ッチが行われる都度、その値をカウントダウンする。
シーケンス制御機構162はカウント値が“0”になる
と、命令フェッチシーケンスを分岐先アドレスに切換え
る制御信号を出力する。
と、命令フェッチシーケンスを分岐先アドレスに切換え
る制御信号を出力する。
163はブリブランチ時に使用されるPOO値をラッチ
するラッチPBI?APOであり、プリブランチが発生
した際の命令キュー112の出力ポインタPO165を
調整する。
するラッチPBI?APOであり、プリブランチが発生
した際の命令キュー112の出力ポインタPO165を
調整する。
190はデコーダ19テあり、カラ:/ タQINPC
115ノ下位6ビソトをデコードしてBTB160の一
致すエントリを選択する。即ち、デコーダ190はBT
B160のエントリ検索手段として機能する。
115ノ下位6ビソトをデコードしてBTB160の一
致すエントリを選択する。即ち、デコーダ190はBT
B160のエントリ検索手段として機能する。
191は比較器であり、分岐命令アドレスフィールドの
上位24ビツトの出方値とカウンタカウンタQINPC
115の上位24ビア)とを比較して一致すれば一致信
号179を2人力のANDゲート192の一方の入力と
して出力している。
上位24ビツトの出方値とカウンタカウンタQINPC
115の上位24ビア)とを比較して一致すれば一致信
号179を2人力のANDゲート192の一方の入力と
して出力している。
ANDゲート192の他方の入力には有効ビノトフイー
ルドの1ビツトの出力値180が与えられている。AN
Dゲート192は再入力が共に“ドであれば、ブリブラ
ンチ発生信号171を出力して分岐先アドレスレジスタ
161及びシーケンス制御機構162へ与える。即ち、
このANDゲート192はBTB160の有効ビットフ
ィールドの有効性を判断する手段として機能する。
ルドの1ビツトの出力値180が与えられている。AN
Dゲート192は再入力が共に“ドであれば、ブリブラ
ンチ発生信号171を出力して分岐先アドレスレジスタ
161及びシーケンス制御機構162へ与える。即ち、
このANDゲート192はBTB160の有効ビットフ
ィールドの有効性を判断する手段として機能する。
その他に、カウンタQINPC115,命令キュー11
2゜命令キューの入力ポインタP11.64.命令デコ
ーダ111等が備えられている。
2゜命令キューの入力ポインタP11.64.命令デコ
ーダ111等が備えられている。
入力ポインタP1164. 出力ポインタPO165
,ラッチPBliAPO]63はそれぞれ3ビツト構成
であり、カウンタQINPC11,5の値は下位に2ビ
ツトのデータ“00”を付加して命令フェッチのアドレ
スとして使用される。
,ラッチPBliAPO]63はそれぞれ3ビツト構成
であり、カウンタQINPC11,5の値は下位に2ビ
ツトのデータ“00”を付加して命令フェッチのアドレ
スとして使用される。
命令キュー112には、命令コードを入力するフィール
ド(16ビツト)の他に、ブリブランチが生したことを
示すフィールド(1ビツト)がある。
ド(16ビツト)の他に、ブリブランチが生したことを
示すフィールド(1ビツト)がある。
命令キュー112の各エントリは16ピントで8エント
リで構成されている。
リで構成されている。
なお、本実施例では、内部キャッシュを有していないも
のとする。
のとする。
以下、第1図及び第2図を参照して、分岐命令のプリブ
ランチ処理の手順を以下の4通りの場合に分けて説明す
る。
ランチ処理の手順を以下の4通りの場合に分けて説明す
る。
・ブリブランチが発生せず、Eステージ15で分岐が発
生しない場合。
生しない場合。
・ブリブランチが発生せず、Eステージ15で分岐が発
生する場合。
生する場合。
・ブリブランチが発生し、Eステージ15で分岐が発生
しない場合。
しない場合。
・ブリブランチが発生し、Eステージ15で分岐が発生
する場合。
する場合。
(3,3,1) rプリブランチが発生せず、Eステ
ージで分岐が発生しない場合」 カウンタQINPC115の値で外部メモリに対して命
令フェッチを行うと同時に、カウンタ旧NPC115の
下位6ビツトをデコーダ190でデコードし、BTB1
60の一つのエントリを選択する。
ージで分岐が発生しない場合」 カウンタQINPC115の値で外部メモリに対して命
令フェッチを行うと同時に、カウンタ旧NPC115の
下位6ビツトをデコーダ190でデコードし、BTB1
60の一つのエントリを選択する。
選択されたエントリの分岐命令アドレスフィールドの上
位24ビツトとカウンタ(lrNPc115の上位24
ビツトとが比較器191で比較される。比較結果が一致
しなければ、ブリブランチは発生されない。
位24ビツトとカウンタ(lrNPc115の上位24
ビツトとが比較器191で比較される。比較結果が一致
しなければ、ブリブランチは発生されない。
また、比較結果が一致する場合でも、選択されたエント
リの有効ビットビットフィールドの値が“0″であれば
、ブリブランチは発生されない。ブリブランチが発生し
ない場合、カウンタ旧NPC115の値は“]”だけイ
ンクリメントされる。即ち、以降の命令のフェッチはシ
ーケンシャルに行われる。
リの有効ビットビットフィールドの値が“0″であれば
、ブリブランチは発生されない。ブリブランチが発生し
ない場合、カウンタ旧NPC115の値は“]”だけイ
ンクリメントされる。即ち、以降の命令のフェッチはシ
ーケンシャルに行われる。
外部メモリから取込まれた命令データは命令キュー11
2へ入力され、入カポインクP1164は“2″だけイ
ンクリメントされる。命令キュー112に入力された命
令データは出力ポインタPO165に従って命令バス1
70を経由し、命令デコーダ111へ送られる。
2へ入力され、入カポインクP1164は“2″だけイ
ンクリメントされる。命令キュー112に入力された命
令データは出力ポインタPO165に従って命令バス1
70を経由し、命令デコーダ111へ送られる。
命令デコーダ111において命令がデコードされた結果
、POインクリメント信号172が出力され、これに従
ってPO±0(166)、 PO+1(167)、 P
O+2(168)のいずれかが選択され、出力ポインタ
PO165にセットされる。
、POインクリメント信号172が出力され、これに従
ってPO±0(166)、 PO+1(167)、 P
O+2(168)のいずれかが選択され、出力ポインタ
PO165にセットされる。
命令デコーダ111は命令をデコードする際に、その命
令の命令長も計数し、計数結果の情報をPOインクリメ
ント信号172として出力すると共に、後段のパイプラ
インステージへも伝送する。
令の命令長も計数し、計数結果の情報をPOインクリメ
ント信号172として出力すると共に、後段のパイプラ
インステージへも伝送する。
次のAステージ13では分岐先のアドレスが計算される
。また、命令の先頭アドレスはラッチDPC135、ラ
ッチAPC136,ラッチFPC137を経由してEス
テージ15が使用するランチCPC13Bへ伝えられる
。
。また、命令の先頭アドレスはラッチDPC135、ラ
ッチAPC136,ラッチFPC137を経由してEス
テージ15が使用するランチCPC13Bへ伝えられる
。
命令デコーダ111でデコードされたブリブランチ命令
がEステージ15で分岐しない場合には、命令処理シー
ケンスは変更されない。
がEステージ15で分岐しない場合には、命令処理シー
ケンスは変更されない。
(3,3,2) rブリブランチが発生せず、Eステ
ージで分岐が発生する場合」 ブリブランチしないブリブランチ命令がバイブライン処
理され、Eステージ15に到達するまでの処理は(3,
3,1)の場合と同様である。
ージで分岐が発生する場合」 ブリブランチしないブリブランチ命令がバイブライン処
理され、Eステージ15に到達するまでの処理は(3,
3,1)の場合と同様である。
ブリブランチしなかったブリブランチ命令がEステージ
15で分岐すると、そのブリブランチ命令はBTB16
0に登録される。
15で分岐すると、そのブリブランチ命令はBTB16
0に登録される。
ブリブランチ命令のアドレスがラッチCPCl38から
BTB160へ入力され、分岐先アドレスがラッチEB
143からCAババス経由してBTB160へ入力され
る。
BTB160へ入力され、分岐先アドレスがラッチEB
143からCAババス経由してBTB160へ入力され
る。
ラッチCPCl38の最下位2ビツトを除く下位6ビツ
トがデコーダ190によりデコードされ、BTB160
の一つのエントリが選択される。選択されたエントリの
分岐命令アドレスフィールドには、ラッチCPCl38
の最上位24ビツトと最下位から2番目の1ビツトとが
登録される。
トがデコーダ190によりデコードされ、BTB160
の一つのエントリが選択される。選択されたエントリの
分岐命令アドレスフィールドには、ラッチCPCl38
の最上位24ビツトと最下位から2番目の1ビツトとが
登録される。
選択されたエントリの分岐先アドレスフィールドには、
ラッチEB143の上位31ビツトが登録される。また
、プリブランチ命令のアドレスとその命令長とからその
命令をフェッチするに必要なメモリアクセスの回数が計
算され、その値がシーケンス制御の値として選択された
エントリのシーケンス制御フィールドに登録される。ま
た、選択されたエントリの有効ビットフィールドは“l
”にセットされる。
ラッチEB143の上位31ビツトが登録される。また
、プリブランチ命令のアドレスとその命令長とからその
命令をフェッチするに必要なメモリアクセスの回数が計
算され、その値がシーケンス制御の値として選択された
エントリのシーケンス制御フィールドに登録される。ま
た、選択されたエントリの有効ビットフィールドは“l
”にセットされる。
Eステージ15におけるBTB160の登録動作と、1
1’ステージ11におけるBTB160の参照動作とが
同時に起こった場合には登録動作が優先される。
1’ステージ11におけるBTB160の参照動作とが
同時に起こった場合には登録動作が優先される。
(3,3,3) rブリブランチが発生し″、Eステ
ージで分岐が発生しない場合」 カウンタQTNPC115の値で外部メモリに対して命
令フェッチを行うと同時に、カウンタQINPC115
の下位6ビノトをデコーダ190でデコードしてBTB
160のの1エントリを選択する。
ージで分岐が発生しない場合」 カウンタQTNPC115の値で外部メモリに対して命
令フェッチを行うと同時に、カウンタQINPC115
の下位6ビノトをデコーダ190でデコードしてBTB
160のの1エントリを選択する。
選択されたエントリの分岐命令アドレスフィールドの上
位24ビツトとカウンタ(lINPc115の上位24
ビツトとが比較器191で比較され、−敗すると判断さ
れ且つ選択されたエントリの有効ビットフィールドの値
が“ドであればプリブランチが発生される。
位24ビツトとカウンタ(lINPc115の上位24
ビツトとが比較器191で比較され、−敗すると判断さ
れ且つ選択されたエントリの有効ビットフィールドの値
が“ドであればプリブランチが発生される。
この際、プリブランチ発生信号177が分岐先アドレス
レジスタ161 とシーケンス制御R構162とへ出力
される。
レジスタ161 とシーケンス制御R構162とへ出力
される。
プリブランチ発生信号177により分岐先アドレスレジ
スタ161はBTB160の分岐先アドレスフィールド
からの出力の上位30ビツトをラッチし、う・7チ17
4 はBTB160の分岐先アドレスフィールドの下位
1ビツトをラッチする。シーケンス制御レジスタ162
はBTB160のシーケンス制御フィールドからの出力
(2ビツト)をランチする。
スタ161はBTB160の分岐先アドレスフィールド
からの出力の上位30ビツトをラッチし、う・7チ17
4 はBTB160の分岐先アドレスフィールドの下位
1ビツトをラッチする。シーケンス制御レジスタ162
はBTB160のシーケンス制御フィールドからの出力
(2ビツト)をランチする。
シーケンス制御フィールドには分岐命令全体が取込まれ
るのに必要な命令フェッチの回数がセットされている。
るのに必要な命令フェッチの回数がセットされている。
シーケンス制御機構162中の値が“0′になると命令
シーケンス切換え信号178が出力される。
シーケンス切換え信号178が出力される。
この命令シーケンス切換え信号178の出力により、分
岐先アドレスレジスフ161の値がカウンタQINPC
115にセットされる。また、インクリメント後の入力
ポインタP1164の上位2ビツトがラッチPBl?A
PO163の上位2ビツトに、ラッチ174の値がラッ
チPBRAPO163の下位lビットにそれぞれセット
される。
岐先アドレスレジスフ161の値がカウンタQINPC
115にセットされる。また、インクリメント後の入力
ポインタP1164の上位2ビツトがラッチPBl?A
PO163の上位2ビツトに、ラッチ174の値がラッ
チPBRAPO163の下位lビットにそれぞれセット
される。
分岐命令の最後がワード境界に跨っていない場合及び分
岐先の命令の先頭がワード境界に跨っていない場合には
、命令キュー112の中で分岐命令と分岐先命令との間
に無効なコードが挿入される。
岐先の命令の先頭がワード境界に跨っていない場合には
、命令キュー112の中で分岐命令と分岐先命令との間
に無効なコードが挿入される。
ラッチPBRAPO163はこの無効なコードを補正す
るために使用される。
るために使用される。
第3図にプリブランチが発生した場合の命令キュー11
2内での分岐命令と分岐先命令との関係を示す。
2内での分岐命令と分岐先命令との関係を示す。
第3図(a)に示されているのは、分岐命令(ハツチン
グを付して示す)の最後がワード境界を跨いでおり、分
岐先命令(クロスハツチングを付して示す)の先頭がワ
ード境界を跨いでいない場合、第3図(blに示されて
いるのは、分岐命令の最後がワード境界を跨いでおらず
、分岐先命令の先頭がワード境界を跨いでいる場合、 第3図fclに示されているのは、分岐命令の最後がワ
ード境界を跨いでおらず、分岐先命令の先頭がワード境
界を跨いでいない場合 である。
グを付して示す)の最後がワード境界を跨いでおり、分
岐先命令(クロスハツチングを付して示す)の先頭がワ
ード境界を跨いでいない場合、第3図(blに示されて
いるのは、分岐命令の最後がワード境界を跨いでおらず
、分岐先命令の先頭がワード境界を跨いでいる場合、 第3図fclに示されているのは、分岐命令の最後がワ
ード境界を跨いでおらず、分岐先命令の先頭がワード境
界を跨いでいない場合 である。
第3図(a)、 (bl及びtc+のいずれの場合も、
分岐命令と分岐先命令との間に無効なコードが介在して
おり、これを調整するためにラッチPBRAI”016
3が使用される。
分岐命令と分岐先命令との間に無効なコードが介在して
おり、これを調整するためにラッチPBRAI”016
3が使用される。
プリブランチを発生した分岐命令が命令キュー11.2
へ取込まれる際に、BTB160の分岐先アドレスフィ
ールドの最下位ピントを参照することにより、その先頭
のハーフワードに対応するエントリのプリブランチ発生
フィールドが“1″にセットされる。
へ取込まれる際に、BTB160の分岐先アドレスフィ
ールドの最下位ピントを参照することにより、その先頭
のハーフワードに対応するエントリのプリブランチ発生
フィールドが“1″にセットされる。
プリブランチを発生した分岐命令が命令デコーダ111
に送られる際には、命令データと同時にプリブランチ命
令信号171が送られ、プリブランチを発生した命令で
あることが伝達される。
に送られる際には、命令データと同時にプリブランチ命
令信号171が送られ、プリブランチを発生した命令で
あることが伝達される。
命令デコーダ111がプリブランチを発生した命令のデ
コードを完了すると、POインクリメント信号1720
代わりにプリブランチ命令デコード完了信号173が出
力される。
コードを完了すると、POインクリメント信号1720
代わりにプリブランチ命令デコード完了信号173が出
力される。
セレクタ176はブリブランチ命令デコード完了信号1
73を受取ると、ラッチPBRAPO163の出力を選
択して出力ポインタPO165にセットする。これによ
って、分岐命令と分岐先命令との間に介在する無効なコ
ードは無視される。
73を受取ると、ラッチPBRAPO163の出力を選
択して出力ポインタPO165にセットする。これによ
って、分岐命令と分岐先命令との間に介在する無効なコ
ードは無視される。
命令デコーダ11.1はデコードした命令がブリブラン
チした命令であることを示す情報を後段のパイブライン
ステノブへ伝達する。また、PC計算部53において分
岐先のアドレスが計算され、次の命令のPC値とする。
チした命令であることを示す情報を後段のパイブライン
ステノブへ伝達する。また、PC計算部53において分
岐先のアドレスが計算され、次の命令のPC値とする。
更に、分岐条件生成回路114によりブリブランチした
命令の分岐条件を反転する。
命令の分岐条件を反転する。
また、プリブランチの予測が外れた場合には命令シーケ
ンスを分岐命令の次の命令に戻す必要がある。このため
、Aステージ13においてプリブランチ命令のアドレス
とプリブランチ命令の命令長とを加算して次の命令のア
ドレスを計算する。
ンスを分岐命令の次の命令に戻す必要がある。このため
、Aステージ13においてプリブランチ命令のアドレス
とプリブランチ命令の命令長とを加算して次の命令のア
ドレスを計算する。
これは、ラッチAPC136の値をAバス103及びベ
ースアドレス選択回路123を通してアドレス加算器1
24へ送り、プリブランチ命令の命令長を補正値バス1
02及びディスプレースメント選択回路122を通して
アドレス加算器124へ送り、インデックス埴生成回路
121からO”を出力することで、アドレス加算器12
4により計算されてアドレス加算器出力ラッチ125に
セットされる。
ースアドレス選択回路123を通してアドレス加算器1
24へ送り、プリブランチ命令の命令長を補正値バス1
02及びディスプレースメント選択回路122を通して
アドレス加算器124へ送り、インデックス埴生成回路
121からO”を出力することで、アドレス加算器12
4により計算されてアドレス加算器出力ラッチ125に
セットされる。
このアドレスはAOババス06及びランチFAI27を
通してランチ5A141へ伝送され、Eステージ15で
使用される。
通してランチ5A141へ伝送され、Eステージ15で
使用される。
プリブランチしたプリブランチ命令がEステージ15で
分岐しない場合には、Eステージ15では命令シーケン
スは変更されナイ。
分岐しない場合には、Eステージ15では命令シーケン
スは変更されナイ。
(3,3,4) rプリブランチが発生し、Eステー
ジで分岐が発生する場合」 プリブランチを発生したプリブランチ命令が命令デコー
ダ111でデコードされ、Eステージ15に到達すうま
での処理は(3,3,3)と同様である。
ジで分岐が発生する場合」 プリブランチを発生したプリブランチ命令が命令デコー
ダ111でデコードされ、Eステージ15に到達すうま
での処理は(3,3,3)と同様である。
ブリブランチを起こしたプリブランチ命令がEステージ
15で分岐するということは、プリブランチが誤ってい
たことを意味する。そこで、プリブランチ命令の次の命
令にシーケンスを戻す必要がある。プリブランチ命令の
次の命令のアドレスはラッチS A 1.41にセット
されているので、ラッチ5A141の値をSバス109
を通してラッチEB143にセットし、Eステージ15
において分岐を発生する。
15で分岐するということは、プリブランチが誤ってい
たことを意味する。そこで、プリブランチ命令の次の命
令にシーケンスを戻す必要がある。プリブランチ命令の
次の命令のアドレスはラッチS A 1.41にセット
されているので、ラッチ5A141の値をSバス109
を通してラッチEB143にセットし、Eステージ15
において分岐を発生する。
またEステージ15において分岐が発生した後、次に同
一のプリブランチ命令が実行される際にブリブランチを
発生しないようにするために、BTB160中の対応す
るエントリの有ビットフィールドを“0”にする。
一のプリブランチ命令が実行される際にブリブランチを
発生しないようにするために、BTB160中の対応す
るエントリの有ビットフィールドを“0”にする。
以上に説明したプリブランチ処理においては、BT81
60はダイレクトマツピング方式を採っているが、それ
以外の方式でも勿論よい。
60はダイレクトマツピング方式を採っているが、それ
以外の方式でも勿論よい。
また本実施例では、分岐先がスタティックに決定される
分岐命令のみをプリブランチ命令としているが、分岐先
がダイナミックな分岐命令に関してもブリブランチした
分岐先が適当であるか否かをチエツクする機構を備えれ
ば、プリブランチ命令として処理することが出来る。
分岐命令のみをプリブランチ命令としているが、分岐先
がダイナミックな分岐命令に関してもブリブランチした
分岐先が適当であるか否かをチエツクする機構を備えれ
ば、プリブランチ命令として処理することが出来る。
以上に詳述した如く、本発明にれば、ブランチターゲッ
トバッファに命令フェッチシーケンスを制御するフィー
ルドを設けることにより、分岐命令が所定長ではなくて
複数回の命令フェッチにより取込まれる場合にも、命令
フェッチステージにおけるプリブランチ処理が可能にな
り、パイプライン処理機構をより効率的に動作させるこ
とが可能になる。
トバッファに命令フェッチシーケンスを制御するフィー
ルドを設けることにより、分岐命令が所定長ではなくて
複数回の命令フェッチにより取込まれる場合にも、命令
フェッチステージにおけるプリブランチ処理が可能にな
り、パイプライン処理機構をより効率的に動作させるこ
とが可能になる。
第1図は本発明のデータ処理装置の全体の構成例を示す
ブロック図、第2図はそのブリブランチ処理に関係する
部分のより詳細な構成を示すブロック図、第3図は本発
明のデータ処理装置の命令キュー内の分岐命令と分岐先
命令との関係を示す模式図、第4図は本発明のデータ処
理装置の全体の概略構成を示すブロック図、第5図は本
発明のデータ処理装置のパイプライン処理機構の概略構
成を示す模式図、第6図は従来のデータ処理装置のパイ
プライン処理m構の概略構成を示す模式図、第7図は従
来のデータ処理装置における分岐命令の処理手順を示す
模式図、第8図は従来のデータ処理装置のブランチター
ゲットバッファの構成を示す模式図である。 160・・・BTB (ブランチターゲットバッファ)
161・・・分岐先アドレスレジスタ 162・・・シーケンス制御機構 190・・・デコーダ(エントリ検索手段)192・・
・ANDゲート (有効性判断手段)なお、各図中同一
符号は同−又は相当部分を示す。
ブロック図、第2図はそのブリブランチ処理に関係する
部分のより詳細な構成を示すブロック図、第3図は本発
明のデータ処理装置の命令キュー内の分岐命令と分岐先
命令との関係を示す模式図、第4図は本発明のデータ処
理装置の全体の概略構成を示すブロック図、第5図は本
発明のデータ処理装置のパイプライン処理機構の概略構
成を示す模式図、第6図は従来のデータ処理装置のパイ
プライン処理m構の概略構成を示す模式図、第7図は従
来のデータ処理装置における分岐命令の処理手順を示す
模式図、第8図は従来のデータ処理装置のブランチター
ゲットバッファの構成を示す模式図である。 160・・・BTB (ブランチターゲットバッファ)
161・・・分岐先アドレスレジスタ 162・・・シーケンス制御機構 190・・・デコーダ(エントリ検索手段)192・・
・ANDゲート (有効性判断手段)なお、各図中同一
符号は同−又は相当部分を示す。
Claims (1)
- (1)フェッチすべき命令のアドレスがセットされる命
令アドレスレジスタと、 複数のエントリにて構成され、各エントリが命令アドレ
スを格納する命令アドレスフィールドと、エントリの有
効性を示す情報を格納する有効エントリフィールドと、
分岐先の命令アドレスを格納する分岐先アドレスフィー
ルドと、前記命令アドレスレジスタにセットされるアド
レスを切換えるタイミングを制御する情報を格納するシ
ーケンス制御フィールドとを含むテーブルと、 前記命令アドレスレジスタの記憶値で前記テーブルの命
令アドレスフィールドを検索して双方の記憶値が一致す
るエントリを検出するエントリ検索手段と、 該エントリ検索手段により検出されたエントリの有効性
をそのエントリの有効エントリフィールドの情報により
判断する有効性判断手段と、 該有効性判断手段が有効と判断した場合にそのエントリ
の分岐先アドレスフィールドの値を前記命令アドレスレ
ジスタにセットするタイミングをそのエントリのシーケ
ンス制御フィールドの情報に従って制御するシーケンス
制御手段と を備えたことを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21355789A JPH0377138A (ja) | 1989-08-18 | 1989-08-18 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21355789A JPH0377138A (ja) | 1989-08-18 | 1989-08-18 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0377138A true JPH0377138A (ja) | 1991-04-02 |
Family
ID=16641182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21355789A Pending JPH0377138A (ja) | 1989-08-18 | 1989-08-18 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0377138A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5512351A (en) * | 1993-12-28 | 1996-04-30 | Nikkiso Company Limited | Prepreg, process for preparation of prepreg, and products derived therefrom |
US6446855B1 (en) | 1999-02-18 | 2002-09-10 | Speedline Technologies, Inc. | Compact reflow and cleaning apparatus |
CN1324460C (zh) * | 2004-03-09 | 2007-07-04 | 国际商业机器公司 | 用最近条目队列补充分支目标缓冲器的方法和系统 |
-
1989
- 1989-08-18 JP JP21355789A patent/JPH0377138A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5512351A (en) * | 1993-12-28 | 1996-04-30 | Nikkiso Company Limited | Prepreg, process for preparation of prepreg, and products derived therefrom |
US6446855B1 (en) | 1999-02-18 | 2002-09-10 | Speedline Technologies, Inc. | Compact reflow and cleaning apparatus |
CN1324460C (zh) * | 2004-03-09 | 2007-07-04 | 国际商业机器公司 | 用最近条目队列补充分支目标缓冲器的方法和系统 |
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